JP2002100586A - 半導体素子のコンタクト構造体の形成方法 - Google Patents
半導体素子のコンタクト構造体の形成方法Info
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Abstract
(57)【要約】
【課題】 半導体素子のコンタクト構造体の形成方法を
提供する。 【解決手段】 半導体基板４４の上に不純物を含む層間
絶縁膜７０を形成し、層間絶縁膜７０をパターニングし
て半導体基板４４の所定領域を露出させるパッドコンタ
クトホールを形成する。パッドコンタクトホール内に導
電性パッド７８ａ、７８ｂを形成し、導電性パッド７８
ａ、７８ｂの形成後得られた結果物を熱酸化させて、導
電性パッド７８ａ、７８ｂの上部面、ならびに導電性パ
ッド７８ａ、７８ｂ及び層間絶縁膜７０の間の界面に熱
酸化膜８０を形成する。
提供する。 【解決手段】 半導体基板４４の上に不純物を含む層間
絶縁膜７０を形成し、層間絶縁膜７０をパターニングし
て半導体基板４４の所定領域を露出させるパッドコンタ
クトホールを形成する。パッドコンタクトホール内に導
電性パッド７８ａ、７８ｂを形成し、導電性パッド７８
ａ、７８ｂの形成後得られた結果物を熱酸化させて、導
電性パッド７８ａ、７８ｂの上部面、ならびに導電性パ
ッド７８ａ、７８ｂ及び層間絶縁膜７０の間の界面に熱
酸化膜８０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、さらには半導体素子のコンタクト構造体の形
成方法に関する。
法に関し、さらには半導体素子のコンタクト構造体の形
成方法に関する。
【０００２】
【従来の技術】半導体素子の集積度が増加するに従っ
て、配線の幅ならびにこれらの間の間隔は狭くなりつつ
ある。これに従って、配線の間の所定領域を突き抜ける
コンタクトホールを形成するための写真工程を実施する
時整列余裕度を増加させるための自己整列コンタクト技
術が提案されてきた。
て、配線の幅ならびにこれらの間の間隔は狭くなりつつ
ある。これに従って、配線の間の所定領域を突き抜ける
コンタクトホールを形成するための写真工程を実施する
時整列余裕度を増加させるための自己整列コンタクト技
術が提案されてきた。
【０００３】ＤＲＡＭ素子において、ビットライン及び
キャパシタのストレージノードは自己整列方法によって
形成されたパッドを通して半導体基板と連結される。パ
ッドは層間絶縁膜の所定領域を突き抜けて半導体基板の
活性領域と連結される。この場合、層間絶縁膜として
は、メモリセル領域の平坦化と電気的絶縁のために、不
純物を含む酸化膜が幅広く使用されている。例えば、Ｂ
ＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌ
ａｓｓ）膜はそのような目的に一番適合した物質であ
り、ホウ素（Ｂｏｒｏｎ）及びリン（Ｐｈｏｓｐｈｒｏ
ｕｓ）を含むシリコン酸化膜である。ＢＰＳＧ膜は不純
物を含まない酸化膜よりリフロー性に優れ、低誘電常数
（Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ）、低スト
レスならびに優秀なステップカバレジを有する。ＢＰＳ
Ｇ膜は８５０℃から１０００℃の間でリフローされ、表
面が平らになる。このようなＢＰＳＧ膜の長所にもかか
わらず、ＢＰＳＧ膜を突き抜けるように形成されるコン
タクト構造体は大きな問題点を有する。
キャパシタのストレージノードは自己整列方法によって
形成されたパッドを通して半導体基板と連結される。パ
ッドは層間絶縁膜の所定領域を突き抜けて半導体基板の
活性領域と連結される。この場合、層間絶縁膜として
は、メモリセル領域の平坦化と電気的絶縁のために、不
純物を含む酸化膜が幅広く使用されている。例えば、Ｂ
ＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌ
ａｓｓ）膜はそのような目的に一番適合した物質であ
り、ホウ素（Ｂｏｒｏｎ）及びリン（Ｐｈｏｓｐｈｒｏ
ｕｓ）を含むシリコン酸化膜である。ＢＰＳＧ膜は不純
物を含まない酸化膜よりリフロー性に優れ、低誘電常数
（Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ）、低スト
レスならびに優秀なステップカバレジを有する。ＢＰＳ
Ｇ膜は８５０℃から１０００℃の間でリフローされ、表
面が平らになる。このようなＢＰＳＧ膜の長所にもかか
わらず、ＢＰＳＧ膜を突き抜けるように形成されるコン
タクト構造体は大きな問題点を有する。
【０００４】図１及び図２を参照して、従来技術による
コンタクト構造体を説明する。図１及び図２を参照する
と、半導体基板１に活性領域を限定するトレンチ素子分
離膜３が形成され、活性領域にはドレイン領域５及びソ
ース領域７が形成される。ゲートパターン９、即ちワー
ドラインパターンは、半導体基板１の上に順次に積層さ
れたゲート酸化膜９ａ、ポリシリコン膜パターン９ｂ、
金属シリサイド膜パターン９ｃ及びキャッピング絶縁膜
９ｄで構成される。このようなゲートパターン９はコン
フォーマルなシリコン窒化膜１１によって覆われ、コン
フォーマルなシリコン窒化膜１１はゲートパターン９の
間の空間を充填しリフローされたＢＰＳＧ膜１３によっ
て覆われる。ＢＰＳＧ膜１３及びシリコン窒化膜１１が
自己整列方法によって選択的に乾式エッチングされて、
ドレイン領域５を露出させるビットラインパッドコンタ
クトホールが形成される。ビットラインパッドコンタク
トホールの内部に導電性物質、例えばドープポリシリコ
ンからなるビットラインパッド１５が形成される。結果
物の全面に絶縁膜１７を形成し、パターニングして、ビ
ットラインパッド１５を露出させるビットラインコンタ
クトホール１９を形成する。ポリシリコンパターン２１
ａ及び金属シリサイド膜パターン２１ｂからなるポリサ
イドビットライン２１は、ビットラインコンタクトホー
ル１９を通してビットラインパッド１５と連結される。
この時、ポリシリコンからなるビットラインパッド１５
はＢＰＳＧ膜１３及びドレイン領域５と接触するように
なる。従って、後続の熱処理工程が実施される時、ＢＰ
ＳＧ膜１３の内部の不純物、例えばリンが外部に拡散し
て、ビットラインパッド１５を経てドレイン領域５に流
入する。これによって、ドレイン領域５の不純物濃度が
変化し、半導体素子の電気的な特性が低下する問題点が
ある。
コンタクト構造体を説明する。図１及び図２を参照する
と、半導体基板１に活性領域を限定するトレンチ素子分
離膜３が形成され、活性領域にはドレイン領域５及びソ
ース領域７が形成される。ゲートパターン９、即ちワー
ドラインパターンは、半導体基板１の上に順次に積層さ
れたゲート酸化膜９ａ、ポリシリコン膜パターン９ｂ、
金属シリサイド膜パターン９ｃ及びキャッピング絶縁膜
９ｄで構成される。このようなゲートパターン９はコン
フォーマルなシリコン窒化膜１１によって覆われ、コン
フォーマルなシリコン窒化膜１１はゲートパターン９の
間の空間を充填しリフローされたＢＰＳＧ膜１３によっ
て覆われる。ＢＰＳＧ膜１３及びシリコン窒化膜１１が
自己整列方法によって選択的に乾式エッチングされて、
ドレイン領域５を露出させるビットラインパッドコンタ
クトホールが形成される。ビットラインパッドコンタク
トホールの内部に導電性物質、例えばドープポリシリコ
ンからなるビットラインパッド１５が形成される。結果
物の全面に絶縁膜１７を形成し、パターニングして、ビ
ットラインパッド１５を露出させるビットラインコンタ
クトホール１９を形成する。ポリシリコンパターン２１
ａ及び金属シリサイド膜パターン２１ｂからなるポリサ
イドビットライン２１は、ビットラインコンタクトホー
ル１９を通してビットラインパッド１５と連結される。
この時、ポリシリコンからなるビットラインパッド１５
はＢＰＳＧ膜１３及びドレイン領域５と接触するように
なる。従って、後続の熱処理工程が実施される時、ＢＰ
ＳＧ膜１３の内部の不純物、例えばリンが外部に拡散し
て、ビットラインパッド１５を経てドレイン領域５に流
入する。これによって、ドレイン領域５の不純物濃度が
変化し、半導体素子の電気的な特性が低下する問題点が
ある。
【０００５】前述した問題点を解決するために、日本国
特許第６０２０９８９号には、ＢＰＳＧ膜を突き抜ける
コンタクトホールを形成した後、コンタクトホールの内
部の側壁にシリコン酸化膜スペーサを形成し、コンタク
トホールの内部に導電性物質からなるパッドを形成する
方法が開示されている。しかし、前記方法によると、コ
ンタクトホールのアスペクト比が増加しつつある高集積
半導体素子のコンタクトホールの側壁に酸化膜スペーサ
を形成しにくく、酸化膜スペーサを形成するためのエッ
チバック工程の時、活性領域に損傷を受ける。
特許第６０２０９８９号には、ＢＰＳＧ膜を突き抜ける
コンタクトホールを形成した後、コンタクトホールの内
部の側壁にシリコン酸化膜スペーサを形成し、コンタク
トホールの内部に導電性物質からなるパッドを形成する
方法が開示されている。しかし、前記方法によると、コ
ンタクトホールのアスペクト比が増加しつつある高集積
半導体素子のコンタクトホールの側壁に酸化膜スペーサ
を形成しにくく、酸化膜スペーサを形成するためのエッ
チバック工程の時、活性領域に損傷を受ける。
【０００６】
【発明が解決しようとする課題】本発明の目的は、不純
物を含む層間絶縁膜を突き抜けるコンタクト構造体を形
成する方法において、スペーサを形成するためのエッチ
ング工程を利用しなくても、層間絶縁膜の不純物がソー
ス／ドレイン領域に注入されることを防止できる半導体
素子のコンタクト構造体の形成方法を提供することにあ
る。
物を含む層間絶縁膜を突き抜けるコンタクト構造体を形
成する方法において、スペーサを形成するためのエッチ
ング工程を利用しなくても、層間絶縁膜の不純物がソー
ス／ドレイン領域に注入されることを防止できる半導体
素子のコンタクト構造体の形成方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】前述の目的を達成するた
めの本発明は、不純物を含む層間絶縁膜を半導体基板の
上に形成し、層間絶縁膜をパターニングして、半導体基
板の所定領域を露出させるパッドコンタクトホールを形
成する。パッドコンタクトホールの内部に導電性パッド
を形成し、導電性パッドの形成後得られた結果物を熱酸
化させ、導電性パッドの上部面、ならびに導電性パッド
及び層間絶縁膜の間の界面に酸化膜を形成する。
めの本発明は、不純物を含む層間絶縁膜を半導体基板の
上に形成し、層間絶縁膜をパターニングして、半導体基
板の所定領域を露出させるパッドコンタクトホールを形
成する。パッドコンタクトホールの内部に導電性パッド
を形成し、導電性パッドの形成後得られた結果物を熱酸
化させ、導電性パッドの上部面、ならびに導電性パッド
及び層間絶縁膜の間の界面に酸化膜を形成する。
【０００８】望ましくは、層間絶縁膜を形成する前に、
半導体基板の上に並列し互いに絶縁された複数の配線パ
ターンを形成し、結果物の全面にエッチング阻止膜を形
成する。ここで、絶縁された配線パターンは、半導体基
板の上に絶縁膜、導電膜及びキャッピング膜を順次に形
成した後、キャッピング膜及び導電膜を順次にパターニ
ングして形成する。これによって、各配線パターンは配
線と配線の上に積層されたキャッピング膜パターンとで
構成される。この時、絶縁膜を追加してパターニングす
ることもできる。ここで、配線はＤＲＡＭ素子のワード
ラインに該当する。
半導体基板の上に並列し互いに絶縁された複数の配線パ
ターンを形成し、結果物の全面にエッチング阻止膜を形
成する。ここで、絶縁された配線パターンは、半導体基
板の上に絶縁膜、導電膜及びキャッピング膜を順次に形
成した後、キャッピング膜及び導電膜を順次にパターニ
ングして形成する。これによって、各配線パターンは配
線と配線の上に積層されたキャッピング膜パターンとで
構成される。この時、絶縁膜を追加してパターニングす
ることもできる。ここで、配線はＤＲＡＭ素子のワード
ラインに該当する。
【０００９】
【発明の実施の形態】以下、図３から図２４を参照し
て、本発明の実施形態を詳細に説明する。図４から図２
２において参照符号ａはセルアレイ領域を、参照符号ｂ
は周辺回路領域を示す。図３は、一般的なＤＲＡＭ素子
のセルアレイ領域の一部分を示す平面図である。
て、本発明の実施形態を詳細に説明する。図４から図２
２において参照符号ａはセルアレイ領域を、参照符号ｂ
は周辺回路領域を示す。図３は、一般的なＤＲＡＭ素子
のセルアレイ領域の一部分を示す平面図である。
【００１０】図３を参照すると、Ｔ形の活性領域４６ａ
は素子分離領域によって限定され、ワードライン５０は
活性領域４６ａを横切る。各活性領域４６ａは１対のワ
ードライン５０によって３つの領域に分けられる。１対
のワードライン５０の間の活性領域に共通ドレイン領域
が形成され、共通ドレイン領域の両側にソース領域が形
成される。共通ドレイン領域の上にビットラインパッド
７８ａが形成され、各ソース領域の上にストレージノー
ドパッド７８ｂが形成される。複数のビットライン８６
はワードライン５０を横切るように配置される。ビット
ライン８６はビットラインパッド７８ａとビットライン
コンタクトホール８１を通して電気的に接続される。
又、各ストレージノードパッド７８ｂの上にストレージ
ノード、即ちキャパシタの下部電極が形成される。スト
レージノードはストレージノードコンタクトホール９０
を通してストレージノードパッド７８ｂと電気的に接続
される。Ｔ形の活性領域４６ａは高集積化の実現のため
に一字形又は対角線形等様々な形態に変形され得る。
は素子分離領域によって限定され、ワードライン５０は
活性領域４６ａを横切る。各活性領域４６ａは１対のワ
ードライン５０によって３つの領域に分けられる。１対
のワードライン５０の間の活性領域に共通ドレイン領域
が形成され、共通ドレイン領域の両側にソース領域が形
成される。共通ドレイン領域の上にビットラインパッド
７８ａが形成され、各ソース領域の上にストレージノー
ドパッド７８ｂが形成される。複数のビットライン８６
はワードライン５０を横切るように配置される。ビット
ライン８６はビットラインパッド７８ａとビットライン
コンタクトホール８１を通して電気的に接続される。
又、各ストレージノードパッド７８ｂの上にストレージ
ノード、即ちキャパシタの下部電極が形成される。スト
レージノードはストレージノードコンタクトホール９０
を通してストレージノードパッド７８ｂと電気的に接続
される。Ｔ形の活性領域４６ａは高集積化の実現のため
に一字形又は対角線形等様々な形態に変形され得る。
【００１１】図４、図５及び図６を参照すると、半導体
基板４４の所定領域に活性領域を限定する素子分離膜４
６を形成する。素子分離膜４６はＬＯＣＯＳ又はトレン
チ素子分離方法を利用して形成でき、望ましくは、トレ
ンチ素子分離方法を利用して形成する。素子分離膜４６
の形成後得られた結果物の全面にゲート絶縁膜４８、導
電膜、キャッピング絶縁膜を順次に形成する。ゲート絶
縁膜４８は熱酸化膜で形成し、導電膜はポリシリコン膜
及び金属シリサイド膜の複合膜であるポリサイド膜で形
成することが望ましい。又、キャッピング絶縁膜はシリ
コン窒化膜で形成することが望ましい。キャッピング絶
縁膜及びポリサイド膜を連続的にパターニングし、ゲー
ト電極５０及びキャッピング絶縁膜パターン５２からな
る複数の配線パターン、即ち、ゲートパタン５４を形成
する。この時、周辺回路領域にもゲートパターン５４が
同時に形成される。ここで、セルアレイ領域ａに形成さ
れたゲートパターン５４は並列したワードラインパター
ンに該当する。
基板４４の所定領域に活性領域を限定する素子分離膜４
６を形成する。素子分離膜４６はＬＯＣＯＳ又はトレン
チ素子分離方法を利用して形成でき、望ましくは、トレ
ンチ素子分離方法を利用して形成する。素子分離膜４６
の形成後得られた結果物の全面にゲート絶縁膜４８、導
電膜、キャッピング絶縁膜を順次に形成する。ゲート絶
縁膜４８は熱酸化膜で形成し、導電膜はポリシリコン膜
及び金属シリサイド膜の複合膜であるポリサイド膜で形
成することが望ましい。又、キャッピング絶縁膜はシリ
コン窒化膜で形成することが望ましい。キャッピング絶
縁膜及びポリサイド膜を連続的にパターニングし、ゲー
ト電極５０及びキャッピング絶縁膜パターン５２からな
る複数の配線パターン、即ち、ゲートパタン５４を形成
する。この時、周辺回路領域にもゲートパターン５４が
同時に形成される。ここで、セルアレイ領域ａに形成さ
れたゲートパターン５４は並列したワードラインパター
ンに該当する。
【００１２】ゲートパターン５４及び素子分離膜４６に
イオン注入マスクを使用して、活性領域に不純物を注入
し低濃度不純物領域を形成する。これによって、セルア
レイ領域ａ内の各活性領域に３つの低濃度不純物領域５
６、５８が形成される。ここで、セルアレイ領域ａ内の
活性領域の中心部に形成された低濃度不純物領域５６は
共通ドレイン領域に該当し、共通ドレイン領域の両側に
形成された低濃度不純物領域５８はソース領域に該当す
る。又、周辺回路領域ｂ内にも低濃度ソース／ドレイン
領域６０が形成される。
イオン注入マスクを使用して、活性領域に不純物を注入
し低濃度不純物領域を形成する。これによって、セルア
レイ領域ａ内の各活性領域に３つの低濃度不純物領域５
６、５８が形成される。ここで、セルアレイ領域ａ内の
活性領域の中心部に形成された低濃度不純物領域５６は
共通ドレイン領域に該当し、共通ドレイン領域の両側に
形成された低濃度不純物領域５８はソース領域に該当す
る。又、周辺回路領域ｂ内にも低濃度ソース／ドレイン
領域６０が形成される。
【００１３】図７、図８及び図９を参照すると、低濃度
不純物領域５６、５８の形成後得られた結果物の全面に
コンフォーマルなスペーサ用絶縁膜６２を形成する。ス
ペーサ用絶縁膜６２は後続工程で形成される層間絶縁膜
に対してエッチング選択比を有する物質膜、例えばシリ
コン窒化膜で形成することが望ましい。スペーサ用絶縁
膜６２の形成後得られた結果物の全面に感光膜を形成し
た後、写真工程によって、周辺回路領域ｂだけを露出さ
せる感光膜パターン６４を形成する。続いて、露出した
周辺回路領域ｂのスペーサ用絶縁膜６２を異方性エッチ
ングし、周辺回路領域ｂのゲートパターン５４の側壁に
スペーサ６６を形成する。周辺回路領域ｂ内のゲートパ
ターン５４及びスペーサ６６と、セルアレイ領域ａを覆
う感光膜パターン６４とにイオン注入マスクを使用し
て、周辺回路領域ｂに選択的に高濃度の不純物を注入
し、ＬＤＤ型ソース／ドレイン領域６０ａを形成する
不純物領域５６、５８の形成後得られた結果物の全面に
コンフォーマルなスペーサ用絶縁膜６２を形成する。ス
ペーサ用絶縁膜６２は後続工程で形成される層間絶縁膜
に対してエッチング選択比を有する物質膜、例えばシリ
コン窒化膜で形成することが望ましい。スペーサ用絶縁
膜６２の形成後得られた結果物の全面に感光膜を形成し
た後、写真工程によって、周辺回路領域ｂだけを露出さ
せる感光膜パターン６４を形成する。続いて、露出した
周辺回路領域ｂのスペーサ用絶縁膜６２を異方性エッチ
ングし、周辺回路領域ｂのゲートパターン５４の側壁に
スペーサ６６を形成する。周辺回路領域ｂ内のゲートパ
ターン５４及びスペーサ６６と、セルアレイ領域ａを覆
う感光膜パターン６４とにイオン注入マスクを使用し
て、周辺回路領域ｂに選択的に高濃度の不純物を注入
し、ＬＤＤ型ソース／ドレイン領域６０ａを形成する
【００１４】図１０、図１１及び図１２を参照すると、
感光膜パターン６４を除去した後、半導体基板４４の全
面に薄いエッチング阻止膜６８及び層間絶縁膜７０を順
次に形成する。エッチング阻止膜６８はシリコン窒化膜
で形成することが望ましい。層間絶縁膜７０は不純物を
含むシリコン酸化膜、例えばＢＰＳＧ膜を形成した後、
熱処理でリフローさせることによって形成する。これに
よって、メモリセル領域のゲートパターン５４の間のギ
ャップ領域は、層間絶縁膜７０でボイドなしに充填され
る。この時、薄いエッチング阻止膜６８は層間絶縁膜７
０内の不純物がセルアレイ領域ａの低濃度不純物領域５
６、５８と周辺回路領域ｂのソース／ドレイン領域６８
ａとに拡散することを防止する拡散障壁層（ｄｉｆｆｕ
ｓｉｏｎｂａｒｒｉｅｒ ｌａｙｅｒ）の役割をする。
感光膜パターン６４を除去した後、半導体基板４４の全
面に薄いエッチング阻止膜６８及び層間絶縁膜７０を順
次に形成する。エッチング阻止膜６８はシリコン窒化膜
で形成することが望ましい。層間絶縁膜７０は不純物を
含むシリコン酸化膜、例えばＢＰＳＧ膜を形成した後、
熱処理でリフローさせることによって形成する。これに
よって、メモリセル領域のゲートパターン５４の間のギ
ャップ領域は、層間絶縁膜７０でボイドなしに充填され
る。この時、薄いエッチング阻止膜６８は層間絶縁膜７
０内の不純物がセルアレイ領域ａの低濃度不純物領域５
６、５８と周辺回路領域ｂのソース／ドレイン領域６８
ａとに拡散することを防止する拡散障壁層（ｄｉｆｆｕ
ｓｉｏｎｂａｒｒｉｅｒ ｌａｙｅｒ）の役割をする。
【００１５】続いて、層間絶縁膜７０の上にセルアレイ
領域ａの所定領域を露出させる感光膜パターン７２を形
成する。感光膜パターン７２にエッチングマスクを使用
して、エッチング阻止膜６８が露出する時までＢＰＳＧ
膜７０を選択的に異方性乾式エッチングする。露出した
エッチング阻止膜６８及びスペーサ用絶縁膜６２を連続
的に異方性乾式エッチングし、セルアレイ領域ａのゲー
トパターン５４の側壁にスペーサ７４を形成すると同時
に、低濃度不純物領域５６、５８を露出させるパッドコ
ンタクトホール７６を形成する。パッドコンタクトホー
ル７６は、エッチング阻止膜６８及びスペーサ用絶縁膜
６２に対して優秀なエッチング選択比を有する層間絶縁
膜７０をエッチングした後、エッチング阻止膜６８及び
スペーサ用絶縁膜６２をエッチングする２段階エッチン
グ工程によって形成する。従って、感光膜パターン７２
を形成するための写真工程の時、不整列が発生しても、
セルアレイ領域ａのゲート電極５０、即ちワードライン
が露出することを防止できる。即ち、パッドコンタクト
ホール７６は自己整列コンタクト工程によって形成され
る。
領域ａの所定領域を露出させる感光膜パターン７２を形
成する。感光膜パターン７２にエッチングマスクを使用
して、エッチング阻止膜６８が露出する時までＢＰＳＧ
膜７０を選択的に異方性乾式エッチングする。露出した
エッチング阻止膜６８及びスペーサ用絶縁膜６２を連続
的に異方性乾式エッチングし、セルアレイ領域ａのゲー
トパターン５４の側壁にスペーサ７４を形成すると同時
に、低濃度不純物領域５６、５８を露出させるパッドコ
ンタクトホール７６を形成する。パッドコンタクトホー
ル７６は、エッチング阻止膜６８及びスペーサ用絶縁膜
６２に対して優秀なエッチング選択比を有する層間絶縁
膜７０をエッチングした後、エッチング阻止膜６８及び
スペーサ用絶縁膜６２をエッチングする２段階エッチン
グ工程によって形成する。従って、感光膜パターン７２
を形成するための写真工程の時、不整列が発生しても、
セルアレイ領域ａのゲート電極５０、即ちワードライン
が露出することを防止できる。即ち、パッドコンタクト
ホール７６は自己整列コンタクト工程によって形成され
る。
【００１６】図１３、図１４及び図１５を参照すると、
感光膜パターン７２を除去し、結果物の全面にパッドコ
ンタクトホール７６の内部を充填する導電性物質膜を形
成する。導電性物質膜はドーピングされたポリシリコン
膜で形成することが望ましい。続いて、層間絶縁膜７０
の上部面が露出する時まで導電性物質膜をエッチバック
し、パッドコンタクトホール７６の内部に導電性パッド
７８ａ、７８ｂを形成する。共通ドレイン領域５６の上
に形成された導電性パッド７８ａはビットラインパッド
に該当し、ソース領域５８の上に形成された導電性パッ
ド７８ｂはストレージノードパッドに該当する。
感光膜パターン７２を除去し、結果物の全面にパッドコ
ンタクトホール７６の内部を充填する導電性物質膜を形
成する。導電性物質膜はドーピングされたポリシリコン
膜で形成することが望ましい。続いて、層間絶縁膜７０
の上部面が露出する時まで導電性物質膜をエッチバック
し、パッドコンタクトホール７６の内部に導電性パッド
７８ａ、７８ｂを形成する。共通ドレイン領域５６の上
に形成された導電性パッド７８ａはビットラインパッド
に該当し、ソース領域５８の上に形成された導電性パッ
ド７８ｂはストレージノードパッドに該当する。
【００１７】図１６、図１７及び図１８を参照すると、
コンタクトパッド７８ａ、７８ｂの形成後得られた結果
物をＨ2Ｏ及びＯ2の雰囲気で熱酸化させる。熱酸化は６
００℃から８００℃の間で実施することが望ましい。こ
れによって、導電性パッド７８ａ、７８ｂの上部面は勿
論、層間絶縁膜７０と接する導電性パッド７８ａ、７８
ｂの側壁にも熱酸化膜８０が形成される。ここで、層間
絶縁膜７０、即ちＢＰＳＧ膜内では酸素の拡散性が大き
いので、ＢＰＳＧ膜と接する導電性パッド７８ａ、７８
ｂの側壁に熱酸化膜８０が容易に形成される。
コンタクトパッド７８ａ、７８ｂの形成後得られた結果
物をＨ2Ｏ及びＯ2の雰囲気で熱酸化させる。熱酸化は６
００℃から８００℃の間で実施することが望ましい。こ
れによって、導電性パッド７８ａ、７８ｂの上部面は勿
論、層間絶縁膜７０と接する導電性パッド７８ａ、７８
ｂの側壁にも熱酸化膜８０が形成される。ここで、層間
絶縁膜７０、即ちＢＰＳＧ膜内では酸素の拡散性が大き
いので、ＢＰＳＧ膜と接する導電性パッド７８ａ、７８
ｂの側壁に熱酸化膜８０が容易に形成される。
【００１８】一方、セルアレイ領域ａのシリコン窒化膜
スペーサ７４と接する導電性パッド７８ａ、７８ｂの側
壁には、酸化膜が形成されない。導電性パッド７８ａ、
７８ｂは不純物を含むポリシリコンで形成されるので、
ドーピングされないポリシリコンに比べて相対的に酸化
速度が速い。従って、層間絶縁膜７０から不純物が拡散
する前に、導電性パッド７８ａ、７８ｂの側壁及び上部
面に要求される厚みの熱酸化膜８０を形成できる。導電
性パッド７８ａ、７８ｂの側壁に形成された熱酸化膜８
０は、後続の熱処理工程を実施する間、層間絶縁膜７０
内の不純物、例えばリンが導電性パッド７８ａ、７８ｂ
に拡散することを防止する拡散防止膜の役割をする。
スペーサ７４と接する導電性パッド７８ａ、７８ｂの側
壁には、酸化膜が形成されない。導電性パッド７８ａ、
７８ｂは不純物を含むポリシリコンで形成されるので、
ドーピングされないポリシリコンに比べて相対的に酸化
速度が速い。従って、層間絶縁膜７０から不純物が拡散
する前に、導電性パッド７８ａ、７８ｂの側壁及び上部
面に要求される厚みの熱酸化膜８０を形成できる。導電
性パッド７８ａ、７８ｂの側壁に形成された熱酸化膜８
０は、後続の熱処理工程を実施する間、層間絶縁膜７０
内の不純物、例えばリンが導電性パッド７８ａ、７８ｂ
に拡散することを防止する拡散防止膜の役割をする。
【００１９】図１９、図２０及び図２１を参照すると、
熱酸化膜８０の形成後得られた結果物の全面に感光膜を
塗布し、写真工程でパターニングして、ビットラインパ
ッド７８ａの上の熱酸化膜８０を露出させる感光膜パタ
ーン（図示しない）を形成する。感光膜パターンにエッ
チングマスクを使用して、露出した熱酸化膜８０をエッ
チングし、ビットラインパッド７８ａを露出させるビッ
トラインコンタクトホール８１を形成する。続いて、感
光膜パターンを除去し、結果物の全面に導電膜を形成す
る。導電膜はポリシリコン膜及び金属シリサイド膜の複
合膜であるポリサイド膜で形成することが望ましい。ポ
リサイド膜をパターニングし、ビットラインコンタクト
ホール８１を覆うポリシリコンパターン８２及び金属シ
リサイドパターン８４で構成されたビットライン８６を
形成する。この時、ストレージノードパッド７８ｂの上
の熱酸化膜は、ビットラインを形成するための乾式エッ
チング工程の間、エッチング阻止膜の役割をし、ストレ
ージノードパッド７８ｂが露出することを防止する。
熱酸化膜８０の形成後得られた結果物の全面に感光膜を
塗布し、写真工程でパターニングして、ビットラインパ
ッド７８ａの上の熱酸化膜８０を露出させる感光膜パタ
ーン（図示しない）を形成する。感光膜パターンにエッ
チングマスクを使用して、露出した熱酸化膜８０をエッ
チングし、ビットラインパッド７８ａを露出させるビッ
トラインコンタクトホール８１を形成する。続いて、感
光膜パターンを除去し、結果物の全面に導電膜を形成す
る。導電膜はポリシリコン膜及び金属シリサイド膜の複
合膜であるポリサイド膜で形成することが望ましい。ポ
リサイド膜をパターニングし、ビットラインコンタクト
ホール８１を覆うポリシリコンパターン８２及び金属シ
リサイドパターン８４で構成されたビットライン８６を
形成する。この時、ストレージノードパッド７８ｂの上
の熱酸化膜は、ビットラインを形成するための乾式エッ
チング工程の間、エッチング阻止膜の役割をし、ストレ
ージノードパッド７８ｂが露出することを防止する。
【００２０】図２２、図２３及び図２４を参照すると、
ビットライン８６の形成後得られた結果物の全面に絶縁
膜８８を形成する。絶縁膜８８は通常のシリコン酸化膜
で形成できる。続いて、絶縁膜８８及び熱酸化膜８０を
パターニングし、ストレージノードパッド７８ｂを露出
させるストレージノードコンタクトホール９０を形成す
る。続いて、図示しないが、通常の方法を利用して、ス
トレージノードコンタクトホール９０を通してストレー
ジノードパッド７８ｂと電気的に接続されたストレージ
ノード、即ち、キャパシタの下部電極を形成する。
ビットライン８６の形成後得られた結果物の全面に絶縁
膜８８を形成する。絶縁膜８８は通常のシリコン酸化膜
で形成できる。続いて、絶縁膜８８及び熱酸化膜８０を
パターニングし、ストレージノードパッド７８ｂを露出
させるストレージノードコンタクトホール９０を形成す
る。続いて、図示しないが、通常の方法を利用して、ス
トレージノードコンタクトホール９０を通してストレー
ジノードパッド７８ｂと電気的に接続されたストレージ
ノード、即ち、キャパシタの下部電極を形成する。
【００２１】
【発明の効果】本発明によると、不純物を含む層間絶縁
膜を突き抜けるパッドコンタクトホール内に導電性パッ
ドを形成した後、結果物を熱酸化させることによって、
導電性パッドの側壁、ならびに層間絶縁膜の間の界面に
熱酸化膜を形成する。これによって、後続の熱処理工程
を実施する間、層間絶縁膜内の不純物が導電性パッドを
通してソース／ドレイン領域に拡散することを防止でき
る。結果的に、半導体素子の電気的な特性が低下するこ
とを防止できる。
膜を突き抜けるパッドコンタクトホール内に導電性パッ
ドを形成した後、結果物を熱酸化させることによって、
導電性パッドの側壁、ならびに層間絶縁膜の間の界面に
熱酸化膜を形成する。これによって、後続の熱処理工程
を実施する間、層間絶縁膜内の不純物が導電性パッドを
通してソース／ドレイン領域に拡散することを防止でき
る。結果的に、半導体素子の電気的な特性が低下するこ
とを防止できる。
【００２２】又、本発明によると、ビットラインパッド
だけでなくストレージノードパッドの上部面にも熱酸化
膜が形成されるので、ビットラインとストレージノード
パッドとを引き離すための別の絶縁膜の形成が不要であ
る。従って、半導体素子製造工程を単純化できる。又、
本発明によると、周辺回路領域のＬＤＤ型ソース／ドレ
イン領域と層間絶縁膜との間に薄いエッチング阻止膜を
形成することによって、層間絶縁膜からＬＤＤ型ソース
／ドレイン領域に不純物が流入することを防止できる。
だけでなくストレージノードパッドの上部面にも熱酸化
膜が形成されるので、ビットラインとストレージノード
パッドとを引き離すための別の絶縁膜の形成が不要であ
る。従って、半導体素子製造工程を単純化できる。又、
本発明によると、周辺回路領域のＬＤＤ型ソース／ドレ
イン領域と層間絶縁膜との間に薄いエッチング阻止膜を
形成することによって、層間絶縁膜からＬＤＤ型ソース
／ドレイン領域に不純物が流入することを防止できる。
【図１】従来のＤＲＡＭのワードラインを横切る方向に
沿って形成されたビットラインコンタクト構造体を示す
断面図である。
沿って形成されたビットラインコンタクト構造体を示す
断面図である。
【図２】従来のＤＲＡＭのビットラインを横切る方向に
沿って形成されたビットラインコンタクト構造体を示す
断面図である。
沿って形成されたビットラインコンタクト構造体を示す
断面図である。
【図３】一般的なＤＲＡＭのセルアレイ領域を示す平面
図である。
図である。
【図４】図３のI−I線に沿って本発明の実施例によるコ
ンタクト構造体の形成方法を説明するための断面図、な
らびに周辺回路領域のトランジスタの断面図である。
ンタクト構造体の形成方法を説明するための断面図、な
らびに周辺回路領域のトランジスタの断面図である。
【図５】図３のII−II線に沿って本発明の実施例による
コンタクト構造体の形成方法を説明するための断面図で
ある。
コンタクト構造体の形成方法を説明するための断面図で
ある。
【図６】図３のIII−III線に沿って本発明の実施例によ
るコンタクト構造体の形成方法を説明するための断面図
である。
るコンタクト構造体の形成方法を説明するための断面図
である。
【図７】図３のI−I線に沿って本発明の実施例によるコ
ンタクト構造体の形成方法を説明するための断面図、な
らびに周辺回路領域のトランジスタの断面図である。
ンタクト構造体の形成方法を説明するための断面図、な
らびに周辺回路領域のトランジスタの断面図である。
【図８】図３のII−II線に沿って本発明の実施例による
コンタクト構造体の形成方法を説明するための断面図で
ある。
コンタクト構造体の形成方法を説明するための断面図で
ある。
【図９】図３のIII−III線に沿って本発明の実施例によ
るコンタクト構造体の形成方法を説明するための断面図
である。
るコンタクト構造体の形成方法を説明するための断面図
である。
【図１０】図３のI−I線に沿って本発明の実施例による
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
【図１１】図３のII−II線に沿って本発明の実施例によ
るコンタクト構造体の形成方法を説明するための断面図
である。
るコンタクト構造体の形成方法を説明するための断面図
である。
【図１２】図３のIII−III線に沿って本発明の実施例に
よるコンタクト構造体の形成方法を説明するための断面
図である。
よるコンタクト構造体の形成方法を説明するための断面
図である。
【図１３】図３のI−I線に沿って本発明の実施例による
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
【図１４】図３のII−II線に沿って本発明の実施例によ
るコンタクト構造体の形成方法を説明するための断面図
である。
るコンタクト構造体の形成方法を説明するための断面図
である。
【図１５】図３のIII−III線に沿って本発明の実施例に
よるコンタクト構造体の形成方法を説明するための断面
図である。
よるコンタクト構造体の形成方法を説明するための断面
図である。
【図１６】図３のI−I線に沿って本発明の実施例による
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
【図１７】図３のII−II線に沿って本発明の実施例によ
るコンタクト構造体の形成方法を説明するための断面図
である。
るコンタクト構造体の形成方法を説明するための断面図
である。
【図１８】図３のIII−III線に沿って本発明の実施例に
よるコンタクト構造体の形成方法を説明するための断面
図である。
よるコンタクト構造体の形成方法を説明するための断面
図である。
【図１９】図３のI−I線に沿って本発明の実施例による
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
【図２０】図３のII−II線に沿って本発明の実施例によ
るコンタクト構造体の形成方法を説明するための断面図
である。
るコンタクト構造体の形成方法を説明するための断面図
である。
【図２１】図３のIII−III線に沿って本発明の実施例に
よるコンタクト構造体の形成方法を説明するための断面
図である。
よるコンタクト構造体の形成方法を説明するための断面
図である。
【図２２】図３のI−I線に沿って本発明の実施例による
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
コンタクト構造体の形成方法を説明するための断面図、
ならびに周辺回路領域のトランジスタの断面図である。
【図２３】図３のII−II線に沿って本発明の実施例によ
るコンタクト構造体の形成方法を説明するための断面図
である。
るコンタクト構造体の形成方法を説明するための断面図
である。
【図２４】図３のIII−III線に沿って本発明の実施例に
よるコンタクト構造体の形成方法を説明するための断面
図である。
よるコンタクト構造体の形成方法を説明するための断面
図である。
４４ 半導体基板 ７０ 層間絶縁膜 ７６ パッドコンタクトホール ７８ａ、７８ｂ 導電性パッド ８０ 熱酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB40 CC01 DD02 DD04 DD08 DD17 DD19 DD86 DD88 EE09 EE14 EE15 EE17 FF14 GG16 HH04 5F033 HH04 HH25 JJ04 KK01 LL04 MM07 QQ09 QQ10 QQ11 QQ25 QQ37 QQ73 QQ89 RR04 RR06 RR15 SS25 SS27 TT02 TT08 VV16 WW03 XX28 5F058 BA20 BD07 BD10 BF55 BF62 BH12 BH15 BJ02 5F083 AD21 GA25 JA35 JA53 JA56 MA03 MA06 MA17 MA20 PR06 PR12 PR39 PR43 PR44 PR45 PR53 PR54 PR55 ZA06
Claims (13)
- 【請求項１】 不純物を含む層間絶縁膜を半導体基板の
上に形成する段階と、 前記層間絶縁膜をパターニングし、前記半導体基板の所
定領域を露出させるパッドコンタクトホールを形成する
段階と、 前記パッドコンタクトホールの内部に導電性パッドを形
成する段階と、 前記導電性パッドの形成後得られた結果物を熱酸化さ
せ、前記導電性パッドの上部面、ならびに前記導電性パ
ッドと前記層間絶縁膜との間の界面に酸化膜を形成する
段階とを含むことを特徴とする半導体素子のコンタクト
構造体の形成方法。 - 【請求項２】 前記層間絶縁膜を形成する段階の前に、 前記半導体基板の上に並列し互いに絶縁された複数の配
線パターンを形成する段階と、 前記複数の配線パターンの形成後得られた結果物の全面
にエッチング阻止膜を形成する段階とを含むことを特徴
とする請求項１に記載の半導体素子のコンタクト構造体
の形成方法。 - 【請求項３】 前記複数の配線パターンを形成する段階
は、 前記半導体基板の上に絶縁膜を形成する段階と、 前記絶縁膜の上に導電膜及びキャッピング絶縁膜を順次
に形成する段階と、 前記キャッピング絶縁膜及び前記導電膜を連続的にパタ
ーニングし、並列した複数の配線、ならびに前記配線の
上に各々積層されたキャッピング膜パターンを形成する
段階とを含むことを特徴とする請求項２に記載の半導体
素子のコンタクト構造体の形成方法。 - 【請求項４】 前記エッチング阻止膜は、シリコン窒化
膜で形成することを特徴とする請求項２に記載の半導体
素子のコンタクト構造体の形成方法。 - 【請求項５】 前記配線パターンを形成する段階の後、 前記配線パターンの両側の半導体基板に低濃度不純物領
域を形成する段階を含むことを特徴とする請求項２に記
載の半導体素子のコンタクト構造体の形成方法。 - 【請求項６】 前記層間絶縁膜は、不純物を含む酸化膜
で形成することを特徴とする請求項１に記載の半導体素
子のコンタクト構造体の形成方法。 - 【請求項７】 前記不純物を含む酸化膜は、ＢＰＳＧ膜
で形成することを特徴とする請求項６に記載の半導体素
子のコンタクト構造体の形成方法。 - 【請求項８】 前記熱酸化は、６００℃から８００℃で
実施することを特徴とする請求項１に記載の半導体素子
のコンタクト構造体の形成方法。 - 【請求項９】 前記熱酸化は、Ｈ2Ｏ及びＯ2雰囲気で実
施することを特徴とする請求項１に記載の半導体素子の
コンタクト構造体の形成方法。 - 【請求項１０】 前記導電性パッドは、ドープポリシリ
コン膜で形成することを特徴とする請求項１に記載の半
導体素子のコンタクト構造体の形成方法。 - 【請求項１１】 セルアレイ領域及び周辺回路領域を有
する半導体素子のコンタクト構造体の形成方法であっ
て、 半導体基板の所定領域に活性領域を限定する素子分離膜
を形成する段階と、 前記活性領域の上にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜の形成後得られた結果物の全面に導電
膜及びキャッピング絶縁膜を順次に形成する段階と、 前記キャッピング絶縁膜及び前記導電膜を連続的にパタ
ーニングし、前記セルアレイ領域の活性領域を横切るよ
うに並列した複数のワードラインパターンを形成すると
同時に、前記周辺回路領域の活性領域を横切るゲートパ
ターンを形成する段階と、 前記ワードラインパターン及び前記ゲートパターンの形
成後得られた結果物の全面にスペーサ用絶縁膜を形成す
る段階と、 前記周辺回路領域を露出させる感光膜パターンを形成す
る段階と、 前記感光膜パターン及びエッチングマスクを使用して前
記スペーサ用絶縁膜を異方性エッチングし、前記ゲート
パターンの側壁にスペーサを形成する段階と、 前記感光膜パターンを除去する段階と、 前記感光膜パターンの除去後得られた結果物の全面にエ
ッチング阻止膜を形成する段階と、 不純物を含む層間絶縁膜を前記エッチング阻止膜の上に
前記ワードラインパターンの間のギャップ領域を充填す
るように形成する段階と、 前記層間絶縁膜、前記エッチング阻止膜及び前記スペー
サ用絶縁膜を順次にパターニングし、前記セルアレイ領
域の活性領域を露出させるパッドコンタクトホールを形
成する段階と、 前記パッドコンタクトホールの内部に導電性パッドを形
成する段階と、 前記導電性パッドの形成後得られた結果物を熱酸化さ
せ、前記導電性パッドの上部面、ならびに前記導電性パ
ッド及び前記層間絶縁膜の間の界面に熱酸化膜を形成す
る段階とを含むことを特徴とする半導体素子のコンタク
ト構造体の形成方法。 - 【請求項１２】 前記スペーサ用絶縁膜を形成する段階
の前に、 前記ワードラインパターンの間の活性領域と前記ゲート
パターンの両側の活性領域とに不純物を注入し、前記セ
ルアレイ領域の活性領域に共通ドレイン領域を形成し前
記共通ドレインの両側にソース領域を形成すると同時に
前記周辺回路領域の活性領域に低濃度不純物領域を形成
する段階を含み、 前記共通ドレイン領域を露出させるパッドコンタクトホ
ールはビットラインパッドコンタクトホールに該当し、
前記ソース領域を露出させるパッドコンタクトホールは
ストレージノードパッドコンタクトホールに該当し、前
記ビットラインパッドコンタクトホールの内部に形成さ
れる導電性パッドはビットラインパッドに該当し、前記
ストレージノードパッドコンタクトホールの内部に形成
される導電性パッドはストレージノードパッドに該当す
ることを特徴とする請求項１１に記載の半導体素子のコ
ンタクト構造体の形成方法。 - 【請求項１３】 前記ビットラインパッドの上部面に形
成された熱酸化膜を選択的にパターニングし、前記ビッ
トラインパッドを露出させるビットラインコンタクトホ
ールを形成する段階と、 前記ビットラインコンタクトホールを覆うビットライン
を形成する段階と、 前記ビットラインの形成後得られた結果物の全面に絶縁
膜を形成する段階と、 前記絶縁膜をパターニングし、前記ストレージノードパ
ッドを露出させるストレージノードコンタクトホールを
形成する段階と、 前記ストレージノードコンタクトホールを通して前記ス
トレージノードパッドと電気的に接続されたストレージ
ノードを形成する段階とを含むことを特徴とする請求項
１２に記載の半導体素子のコンタクト構造体の形成方
法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391988B1 (ko) * | 2001-02-09 | 2003-07-22 | 삼성전자주식회사 | 디램 셀 및 그 제조방법 |
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| KR100487951B1 (ko) * | 2003-02-11 | 2005-05-06 | 삼성전자주식회사 | 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법 |
| US6797611B1 (en) * | 2003-08-03 | 2004-09-28 | Nanya Technology Corp. | Method of fabricating contact holes on a semiconductor chip |
| US7375033B2 (en) * | 2003-11-14 | 2008-05-20 | Micron Technology, Inc. | Multi-layer interconnect with isolation layer |
| KR100707310B1 (ko) | 2006-02-07 | 2007-04-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR100750943B1 (ko) | 2006-07-03 | 2007-08-22 | 삼성전자주식회사 | 반도체 장치의 배선 구조물 및 그 형성 방법 |
| KR100819001B1 (ko) * | 2006-10-23 | 2008-04-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100849818B1 (ko) * | 2007-07-03 | 2008-07-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US9153483B2 (en) * | 2013-10-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
| US10998228B2 (en) * | 2014-06-12 | 2021-05-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned interconnect with protection layer |
| US9997632B2 (en) * | 2015-12-15 | 2018-06-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin-type field effect transistor device and manufacturing method thereof |
| US10797161B2 (en) * | 2018-08-14 | 2020-10-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing semiconductor structure using selective forming process |
| EP4235788A4 (en) * | 2021-03-01 | 2024-05-15 | Changxin Memory Technologies, Inc. | METHOD FOR MANUFACTURING SEMICONDUCTOR STRUCTURE AND SEMICONDUCTOR STRUCTURE |
| CN114038903B (zh) * | 2021-12-03 | 2023-05-26 | 福建省晋华集成电路有限公司 | 半导体结构及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5362666A (en) * | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
| US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
| US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5498562A (en) * | 1993-04-07 | 1996-03-12 | Micron Technology, Inc. | Semiconductor processing methods of forming stacked capacitors |
| KR960011653B1 (ko) * | 1993-04-16 | 1996-08-24 | 현대전자산업 주식회사 | 디램 셀 및 그 제조방법 |
| US5705438A (en) * | 1996-10-18 | 1998-01-06 | Vanguard International Semiconductor Corporation | Method for manufacturing stacked dynamic random access memories using reduced photoresist masking steps |
| US6130161A (en) * | 1997-05-30 | 2000-10-10 | International Business Machines Corporation | Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity |
| US6303505B1 (en) * | 1998-07-09 | 2001-10-16 | Advanced Micro Devices, Inc. | Copper interconnect with improved electromigration resistance |
| JP3907151B2 (ja) * | 2000-01-25 | 2007-04-18 | 株式会社東芝 | 半導体装置の製造方法 |
-
2000
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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