KR100351933B1 - 반도체소자의 콘택 구조체 형성방법 - Google Patents

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Abstract

반도체소자의 콘택 구조체 형성방법을 제공한다. 이 방법은 반도체기판 상에 불순물을 함유하는 층간절연막을 형성하고, 층간절연막을 패터닝하여 반도체기판의 소정영역을 노출시키는 패드 콘택홀을 형성한다. 패드 콘택홀 내에 도전성 패드를 형성하고, 도전성 패드가 형성된 결과물을 열산화시키어 도전성 패드의 상부면 및 도전성 패드 및 층간절연막 사이의 계면에 열산화막을 형성한다.

Description

반도체소자의 콘택 구조체 형성방법{Method of forming a contact structure in semiconductor device}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 콘택 구조체 형성방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 배선들의 폭 및 그들 사이의 간격이 점점 좁아지고 있다. 이에 따라, 상기 배선들 사이의 소정영역을 관통하는 콘택홀을 형성하기 위한 사진공정을 실시하는 동안 정렬 여유도를 증가시키기 위하여 자기정렬 콘택 기술이 제안된 바 있다.
비트라인 및 캐패시터의 스토리지 노드는 자기정렬 방법에 의해 형성된 패드들을 통해 반도체기판의 활성영역과 연결된다. 상기 패드들은 층간절연막의 소정영역을 관통하여 반도체기판의 활성영역과 연결된다. 이때, 상기 층간절연막으로는 메모리 셀 영역의 평탄화와 전기적 절연의 목적을 위해 불순물이 함유된 산화막이 널리 사용된다. 예컨대 BPSG(BoroPhosphoSilicate Glass)막은 그러한 목적에 적합한 대표적인 물질로 붕소(Boron) 및 인(Phosphorus)이 함유된 실리콘산화막이다. BPSG막은 불순물이 함유되지 않은 산화막보다 리플로우성이 뛰어나고, 낮은 유전상수, 작은 스트레스 및 우수한 스텝 커버리지를 가지고 있다. BPSG막은 850 ℃ 내지 1000 ℃ 사이의 온도에서 리플로우 되어 BPSG막의 표면이 완만해진다. 이러한 BPSG막의 장점에도 불구하고 BPSG막을 관통하여 형성되는 콘택 구조체는 심각한 문제점을 안고 있다.
도 1 및 도 2를 참조하여 종래의 기술에 따른 콘택 구조체를 설명하기로 한다.
도 1 및 도 2를 참조하면, 반도체기판(1)에 활성영역을 한정하는 트렌치 소자분리막(3)이 형성되고, 활성영역에는 드레인 영역(5) 및 소오스 영역(7)이 형성된다. 게이트 패턴(9), 즉 워드라인 패턴은 반도체기판(1) 상에 차례로 적층된 게이트 산화막(9a), 폴리실리콘막 패턴(9b), 금속실리사이드막 패턴(9c) 및 캐핑절연막 패턴(9d)으로 구성된다. 이러한 게이트 패턴들(9)은 콘포말한 실리콘 질화막(11)에 의해 덮여지고, 상기 콘포말한 실리콘 질화막(11)은 상기 게이트 패턴들(9) 사이의 공간을 채우는 리플로우된 BPSG막(13)에 의해 덮여진다. BPSG막(13) 및 실리콘질화막(11)이 자기정렬 방법에 의해 선택적으로 건식식각되어 상기 드레인 영역(5)을 노출시키는 비트라인 패드 콘택홀이 형성된다. 상기 비트라인 패드 콘택홀 내에 도전성 물질, 예컨대 도우프트 폴리실리콘으로 이루어진 비트라인 패드(15)가 형성된다. 상기 결과물 전면에 절연막(17)을 형성하고 패터닝하여 상기 비트라인 패드(15)를 노출시키는 비트라인 콘택홀(19)을 형성한다. 상기 비트라인 콘택홀(19)을 통하여 폴리실리콘막 패턴(21a) 및 금속 실리사이드막 패턴(21b)으로 구성된 폴리사이드 비트라인(21)이 비트라인 패드(15)와 연결된다. 이때, 폴리실리콘으로 이루어진 비트라인 패드(15)는 BPSG막(13) 및 드레인 영역(5)과 접촉하게 된다. 따라서, 후속의 열처리 공정이 진행되는 경우 BPSG막(13) 내의 불순물들, 예컨대 인(Phosphorus)이 외확산 되어 비트라인 패드(15)를 거쳐 드레인 영역(5)으로 유입되게 된다. 이로 인해 드레인 영역(5)의 불순물 농도가 변화되어 반도체소자의 전기적 특성이 악화되는 문제점이 발생한다.
상술한 문제점을 해결하기 위해 일본 공개 특허공보(Japanese laid-open patent number) 제6020989호는 BPSG막을 관통하는 콘택홀을 형성한 후 콘택홀 내부의 측벽에 실리콘산화막 스페이서를 형성하고, 콘택홀 내부에 도전성 물질로 이루어진 패드를 형성하는 방법을 개시한다. 그러나 상기 방법에 따르면, 콘택홀의 종횡비가 점점 증가하는 고집적 반도체소자의 콘택홀 측벽에 산화막 스페이서를 형성하기 어렵고 산화막 스페이서를 형성하기 위한 에치백 공정시 활성영역에 손상이 가해진다.
본 발명이 이루고자 하는 기술적 과제는 불순물이 함유된 층간절연막을 관통하는 콘택 구조체를 형성함에 있어서, 스페이서를 형성하기 위한 식각공정을 사용하지 않고도 층간절연막의 불순물이 소오스/드레인 영역으로 주입되는 것을 방지할 수 있는 콘택 구조체 형성 방법을 제공하는데 있다.
도 1은 종래의 디램의 워드라인을 가로지르는 방향을 따라 취해진 비트라인 콘택 구조체의 단면도이다.
도 2는 종래의 디램의 비트라인을 가로지르는 방향을 따라 취해진 비트라인 콘택 구조체의 단면도이다.
도 3은 일반적인 디램의 셀 어레이 영역의 평면도이다.
도 4a 내지 도 10a는 도 3의 I-I을 따라 본 발명에 따른 콘택 구조체 형성방법을 설명하기 위한 단면도들 및 주변회로 영역의 트랜지스터의 단면도들이다.
도 4b 내지 도 10b는 도 3의 II-II를 따라 본 발명에 따른 콘택 구조체 형성방법을 설명하기 위한 단면도들이다.
도 4c 내지 도 10c는 도 3의 III-III을 따라 본 발명에 따른 콘택 구조체 형성방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 이루기 위하여 본 발명은 반도체기판 상에 불순물을 함유하는 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드 콘택홀을 형성한다. 상기 패드 콘택홀 내에 도전성 패드를 형성하고, 상기 도전성 패드가 형성된 결과물을 열산화시키어 상기 도전성 패드의 상부면 및 도전성 패드 및 상기 층간절연막 사이의 계면에 산화막을 형성한다.
바람직하게는, 상기 층간절연막을 형성하기 전에 상기 반도체기판 상에 서로 평행한 복수개의 절연된 배선패턴들을 형성하고, 상기 결과물 전면에 식각저지막을 형성한다. 여기서, 상기 절연된 배선패턴들은 상기 반도체기판 상에 절연막, 도전막 및 캐핑막을 차례로 형성한 후, 상기 캐핑막 및 도전막을 차례로 패터닝하여 형성한다. 이에 따라, 상기 각 배선패턴은 배선 및 상기 배선 상에 적층된 캐핑막 패턴으로 구성된다. 이때, 상기 절연막을 추가로 패터닝할 수도 있다. 여기서, 상기 배선은 디램소자의 워드라인에 해당할 수 있다.
이하 도 3, 도 4a 내지 도 10a, 도 4b 내지 도 10b 및 도 4c 내지 도10c를 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도 4a 내지 도 10a에서 참조부호 a로 표시한 부분은 셀 어레이 영역을 나타내고, 참조부호 b로 표시한 부분은 주변회로 영역을 나타낸다.
도 3은 디램 소자의 셀 어레이 영역의 일 부분을 보여주는 일반적인 평면도이다.
도 3을 참조하면, T자형의 활성영역들(46a)이 소자분리영역에 의해 한정되고, 워드라인들(50)이 활성영역들(46a)을 가로지르고 있다. 상기 각 활성영역(46a)은 한 쌍의 워드라인들(50)에 의해 3개의 영역으로 분할된다. 상기 한 쌍의 워드라인들(50) 사이의 활성영역에 공통 드레인 영역이 형성되고, 상기 공통 드레인 영역의 양 옆에 소오스 영역들이 형성된다. 상기 공통 드레인 영역 상에 비트라인 패드(78a)가 형성되고, 상기 각 소오스 영역 상에 스토리지 노드 패드(78b)가 형성된다. 복수개의 비트라인들(86)이 상기 워드라인들(50)을 가로질러 배치된다. 상기 비트라인들(86)은 상기 비트라인 패드들(78a)과 비트라인 콘택홀들(81)을 통하여 전기적으로 접속된다. 또한, 상기 각 스토리지 노드 패드(78b) 상에는 스토리지 노드, 즉 커패시터의 하부전극이 형성된다. 상기 스토리지 노드는 스토리지 노드 콘택홀(90)을 통하여 상기 스토리지 노드패드(78b)와 전기적으로 접속된다. 상기 T자형의 활성영역들(46a)은 고집적화를 실현하기 위해 일자형 또는 대각선형 등 여러 형태로 변형될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 반도체기판(44)의 소정영역에 활성영역을 한정하는 소자분리막(46)을 형성한다. 상기 소자분리막(46)은 LOCOS 또는 트렌치 소자분리 방법을 사용하여 형성할 수 있고, 바람직하게는 트렌치 소자분리 방법을 사용하여 형성한다. 상기 소자분리막(46)이 형성된 결과물 전면에 게이트 절연막(48), 도전막, 캐핑절연막을 차례로 형성한다. 상기 게이트 절연막(48)은 열산화막으로 형성하고, 상기 도전막은 폴리실리콘막 및 금속 실리사이드막의 복합막인 폴리사이드막으로 형성하는 것이 바람직하다. 또한, 상기 캐핑절연막은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 캐핑절연막 및 폴리사이드막을 연속적으로 패터닝하여 게이트 전극(50) 및 캐핑절연막 패턴(52)으로 구성된 복수개의 배선패턴들, 즉 게이트 패턴(54)을 형성한다. 이때, 주변회로 영역에도 게이트 패턴(54)이 동시에 형성된다. 여기서, 셀 어레이 영역(a)에 형성된 게이트 패턴(54)은 서로 평행한 워드라인 패턴에 해당한다.
상기 게이트 패턴(54) 및 소자분리막(46)을 이온주입 마스크로 사용하여 상기 활성영역에 불순물을 주입하여 저농도 불순물 영역들을 형성한다. 이에 따라, 셀 어레이 영역(a) 내의 각 활성영역에 3개의 저농도 불순물 영역들(56,58)이 형성된다. 여기서, 상기 셀 어레이 영역(a) 내의 활성영역의 중심부에 형성된 저농도 불순물 영역(56)은 공통 드레인 영역에 해당하고, 상기 공통 드레인 영역의 양 옆에 형성된 저농도 불순물 영역들(58)은 소오스 영역들에 해당한다. 또한 주변회로영역(b) 내에도 저농도 소오스/드레인 영역(60)이 형성된다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 저농도 불순물 영역들(56, 58)이 형성된 결과물 전면에 콘포말한 스페이서용 절연막(62)을 형성한다. 상기 스페이서용 절연막(62)은 후속공정에서 형성되는 층간절연막에 대하여 식각선택비를 갖는 물질막, 예를 들면, 실리콘질화막으로 형성하는 것이 바람직하다. 상기 스페이서용 절연막(62)이 형성된 결과물 전면에 감광막을 형성한 다음, 사진공정을 통해 주변회로 영역(b)만을 노출시키는 감광막 패턴(64)을 형성한다. 이어서, 상기 노출된 주변회로 영역(b)의 스페이서용 절연막(62)을 이방성 식각하여 상기 주변회로 영역(b)의 게이트 패턴(54)의 측벽에 스페이서(66)를 형성한다. 상기 주변회로 영역(b) 내의 게이트 패턴(54) 및 스페이서(66)와 상기 셀 어레이 영역(a)을 덮는 감광막 패턴(64)을 이온주입 마스크로 사용하여 상기 주변회로 영역(b)에 선택적으로 고농도의 불순물을 주입하여 엘디디형 소오스/드레인 영역(60a)을 형성한다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 감광막 패턴(64)을 제거한 후, 상기 반도체기판(44) 전면에 얇은 식각저지막(68) 및 층간절연막(70)을 차례로 형성한다. 상기 식각저지막(68)은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 층간절연막(70)은 불순물을 함유하는 실리콘산화막, 예컨대 BPSG막을 형성한 다음, 열처리를 통하여 리플로우시킴으로써 형성한다. 이에 따라, 상기 메모리 셀 영역의 조밀한 게이트 패턴(54) 사이의 갭 영역들은 상기 층간절연막(70)에 의해 보이드 없이 완전히 채워진다. 이때, 상기 얇은 식각저지막(68)은 층간절연막(70) 내의 불순물들이 셀 어레이 영역(a)의 저농도 불순물 영역들(56, 58) 및 주변회로 영역(b)의 소오스/드레인 영역(68a)으로 확산하는 현상을 방지하는 확산장벽층(diffusion barrier layer) 역할을 한다.
이어서, 상기 층간절연막(70) 상에 셀 어레이 영역(a)의 소정영역들을 노출시키는 감광막 패턴(72)을 형성한다. 상기 감광막 패턴(72)을 식각마스크로 사용하여 상기 식각저지막(68)이 노출될 때까지 상기 BPSG막(70)을 선택적으로 이방성 건식식각한다. 계속해서, 상기 노출된 식각저지막(68) 및 상기 스페이서용 절연막(62)을 연속적으로 이방성 건식식각하여 상기 셀 어레이 영역(a)의 게이트 패턴(54)들의 측벽에 스페이서(74)를 형성함과 동시에 저농도 불순물 영역들(56,58)을 노출시키는 패드 콘택홀들(76)을 형성한다. 상기 패드 콘택홀들(76)은 상기 식각저지막(68) 및 스페이서용 절연막(62)에 대하여 우수한 식각선택비를 갖는 층간절연막(70)을 식각한 후에 상기 식각저지막(68) 및 스페이서용 절연막(62)을 식각하는 2단계 식각공정을 사용하여 형성한다. 따라서, 상기 감광막 패턴(72)을 형성하기 위한 사진공정시 오정렬이 발생할지라도, 상기 셀 어레이 영역(a)의 게이트 전극들(50), 즉 워드라인들이 노출되는 것을 방지할 수 있다. 즉, 상기 패드 콘택홀들(76)은 자기정렬 콘택 공정에 의해 형성된다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 감광막 패턴(72)을 제거하고, 그 결과물 전면에 상기 패드 콘택홀들(76) 내부를 채우는 도전성 물질막을 형성한다. 상기 도전성 물질막은 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 이어서, 상기 층간절연막(70)의 상부면이 노출될 때까지 상기 도전성 물질막을 에치백하여 상기 패드 콘택홀들(76) 내부에 도전성 패드들(78a,78b)을 형성한다. 여기서,공통 드레인 영역(56) 상에 형성된 도전성 패드(78a)는 비트라인 패드에 해당하고, 소오스 영역(58) 상에 형성된 도전성 패드(78b)는 스토리지 노드 패드에 해당한다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 콘택패드들(78a,78b)이 형성된 결과물을 H2O 및 O2분위기에서 열산화시킨다. 상기 열산화는 600 ℃ 내지 800 ℃ 사이의 온도에서 실시하는 것이 바람직하다. 이에 따라, 상기 도전성 패드들(78a,78b)의 상부면은 물론 상기 층간절연막(70)과 접하고 있는 상기 도전성 패드들(78a, 78b)의 측벽에도 열산화막(80)이 형성된다. 여기서, 상기 층간절연막(70), 즉 BPSG막 내에서 산소의 확산도(Diffusivity)는 매우 크기 때문에 BPSG막과 접하고 있는 도전성 패드들(78a,78b)의 측벽에 열산화막(80)이 용이하게 형성된다.
한편, 셀 어레이 영역(a)의 실리콘질화막 스페이서(74)와 접하고 있는 도전성 패드들(78a,78b)의 측벽에는 산화막이 형성되지 않는다. 상기 도전성 패드들(78a,78b)은 불순물이 함유된 폴리실리콘으로 형성되어 있어서 도핑되지 않은 폴리실리콘에 비하여 상대적으로 산화 속도가 빠르다. 따라서, 상기 층간절연막(70)으로부터 불순물들이 외확산되기 전에, 상기 도전성 패드들(78a,78b)의 측벽 및 상부면에 원하는 두께의 열산화막(80)을 형성할 수 있다. 상기 도전성 패드들(78a,78b)의 측벽에 형성된 열산화막(80)은 후속의 열처리 공정을 실시하는 동안 층간절연막(70) 내의 불순물, 예컨대 인(Phosphorus)이 상기 도전성 패드들(78a,78b)로 외확산되는 것을 차단하는 확산방지막 역할을 한다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 열산화막(80)이 형성된 결과물 전면에 감광막을 도포하고, 이를 사진공정으로 패터닝하여 상기 비트라인 패드(78a) 상의 열산화막(80)을 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 노출된 열산화막(80)을 식각하여 비트라인 패드들(78a)을 노출시키는 비트라인 콘택홀(81)을 형성한다. 다음에, 감광막 패턴을 제거하고, 그 결과물 전면에 도전막을 형성한다. 상기 도전막은 폴리실리콘막 및 금속 실리사이드막의 복합막인 폴리사이드막으로 형성하는 것이 바람직하다. 상기 폴리사이드막을 패터닝하여 상기 비트라인 콘택홀(81)을 덮는 폴리실리콘 패턴(82) 및 금속 실리사이드 패턴(84)으로 구성된 비트라인들(86)을 형성한다. 이때, 상기 스토리지 노드 패드들(78b) 상의 열산화막(80)은 상기 비트라인들(86)을 형성하기 위한 건식식각 공정중 식각저지막 역할을 수행하여 스토리지 노드 패드들(78b)이 노출되는 것을 방지한다.
도 10a, 도 10b 및 도 10c를 참조하면, 상기 비트라인들(86)이 형성된 결과물 전면에 절연막(88)을 형성한다. 상기 절연막(88)은 통상의 실리콘 산화막으로 형성할 수 있다. 이어서, 상기 절연막(88) 및 상기 열산화막(80)을 패터닝하여 상기 스토리지 노드 패드들(78b)을 노출시키는 스토리지 노드 콘택홀들(90)을 형성한다. 이어서, 도시하지는 않았지만, 통상의 방법을 사용하여 상기 스토리지 노드 콘택홀들(90)을 통하여 스토리지 노드 패드들(78b)과 전기적으로 접속된 스토리지 노드들, 즉 커패시터의 하부전극들을 형성한다.
상술한 바와 같이 본 발명의 실시예에 따르면, 불순물이 함유된 층간절연막을 관통하는 패드 콘택홀들 내에 도전성 패드들을 형성한 후 그 결과물을 열산화시킴으로써, 도전성 패드들의 측벽 및 층간절연막 사이의 계면에 열산화막을 형성시킨다. 이에 따라, 후속의 열처리 공정을 실시하는 동안 층간절연막 내의 불순물들이 도전성 패드들을 통하여 소오스/드레인 영역으로 확산되는 현상을 방지할 수 있다. 결과적으로, 반도체소자의 전기적 특성이 저하되는 현상을 방지할 수 있다.
또한, 본 발명에 따르면, 비트라인 패드들뿐만 아니라 스토리지 노드 패드들의 상부면에도 열산화막이 형성되므로 비트라인들과 스토리지 노드 패드들을 서로 격리시키기 위한 별도의 절연막이 요구되지 않는다. 따라서, 반도체 소자의 제조공정을 단순화시킬 수 있다.
이에 더하여, 본 발명에 따르면, 주변회로 영역의 엘디디형 소오스/드레인 영역과 층간절연막 사이에 얇은 식각저지막을 형성함으로써, 층간절연막으로부터 엘디디형 소오스/드레인 영역으로 불순물들이 유입되는 현상을 방지할 수 있다.

Claims (13)

  1. 반도체기판 상에 불순물을 함유하는 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드 콘택홀을 형성하는 단계;
    상기 패드 콘택홀 내에 도전성 패드를 형성하는 단계; 및
    상기 도전성 패드가 형성된 결과물을 열산화시키어 상기 도전성 패드의 상부면 및 도전성 패드 및 상기 층간절연막 사이의 계면에 산화막을 형성하는 단계를 포함하는 콘택 구조체 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막을 형성하는 단계 전에,
    상기 반도체기판 상에 서로 평행한 복수개의 절연된 배선패턴들을 형성하는 단계; 및
    상기 복수개의 배선패턴들이 형성된 결과물 전면에 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  3. 제 2 항에 있어서,
    상기 복수개의 절연된 배선패턴들을 형성하는 단계는
    상기 반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 도전막 및 캐핑절연막을 차례로 형성하는 단계; 및
    상기 캐핑절연막 및 상기 도전막을 연속적으로 패터닝하여 서로 평행한 복수개의 배선들 및 상기 각 배선들 상에 적층된 캐핑막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  4. 제 2 항에 있어서,
    상기 식각저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  5. 제 2 항에 있어서,
    상기 배선패턴들을 형성한 후에,
    상기 배선패턴들의 양 옆의 반도체기판에 저농도 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은 불순물을 함유하는 산화막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  7. 제 6 항에 있어서,
    상기 불순물을 함유하는 산화막은 BPSG막으로 형성하는 것을 특징으로 하는콘택 구조체 형성 방법.
  8. 제 1 항에 있어서,
    상기 열산화는 600 ℃ 내지 800 ℃ 사이의 온도에서 실시하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  9. 제 1 항에 있어서,
    상기 열산화는 H2O 및 O2분위기에서 실시하는 것을 특징으로 하는 콘택 구조체 형성 방법.
  10. 제 1 항에 있어서,
    상기 도전성 패드는 도우프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  11. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체소자의 콘택 구조체 형성방법에 있어서,
    반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 결과물 전면에 도전막 및 캐핑절연막을 차례로형성하는 단계;
    상기 캐핑절연막 및 상기 도전막을 연속적으로 패터닝하여 상기 셀 어레이 영역의 활성영역을 가로지르는 서로 평행한 복수개의 워드라인 패턴들을 형성함과 동시에 상기 주변회로 영역의 활성영역을 가로지르는 게이트 패턴을 형성하는 단계;
    상기 워드라인 패턴들 및 상기 게이트 패턴이 형성된 결과물 전면에 스페이서용 절연막을 형성하는 단계;
    상기 주변회로 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 사용하여 상기 스페이서용 절연막을 이방성 식각하여 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 감광막 패턴이 제거된 결과물 전면에 식각저지막을 형성하는 단계;
    상기 식각저지막 상에 상기 워드라인 패턴들 사이의 갭 영역들을 채우는 불순물을 포함하는 층간절연막을 형성하는 단계;
    상기 층간절연막, 상기 식각저지막 및 상기 스페이서용 절연막을 차례로 패터닝하여 상기 셀 어레이 영역의 활성영역들을 노출시키는 패드 콘택홀들을 형성하는 단계;
    상기 패드 콘택홀들 내에 도전성 패드들을 형성하는 단계; 및
    상기 도전성 패드들이 형성된 결과물을 열산화시키어 상기 도전성 패드들의 상부면 및 상기 도전성 패드들 및 상기 층간절연막 사이의 계면에 열산화막을 형성하는 단계를 포함하는 반도체소자의 콘택 구조체 형성방법.
  12. 제 11 항에 있어서,
    상기 스페이서 절연막을 형성하기 전에,
    상기 각 워드라인 패턴들 사이의 활성영역 및 상기 게이트 패턴 양 옆의 활성영역에 불순물을 주입하여 상기 셀 어레이 영역 내의 활성영역에 공통 드레인 영역 및 상기 공통 드레인 영역의 양 옆에 소오스 영역들을 형성함과 동시에 상기 주변회로 영역의 활성영역에 저농도 불순물 영역을 형성하는 단계를 더 포함하되, 상기 공통 드레인 영역을 노출시키는 패드 콘택홀은 비트라인 패드 콘택홀에 해당하고, 상기 소오스 영역을 노출시키는 패드 콘택홀은 스토리지 노드 패드 콘택홀에 해당하고, 상기 비트라인 패드 콘택홀 내에 형성되는 도전성 패드는 비트라인 패드에 해당하고, 상기 스토리지 노드 패드 콘택홀 내에 형성되는 도전성 패드는 스토리지 노드 패드에 해당하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
  13. 제 12 항에 있어서,
    상기 비트라인 패드의 상부면에 형성된 열산화막을 선택적으로 패터닝하여 상기 비트라인 패드를 노출시키는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀을 덮는 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 결과물 전면에 절연막을 형성하는 단계;
    상기 절연막을 패터닝하여 상기 스토리지 노드 패드를 노출시키는 스토리지 노드 콘택홀을 형성하는 단계; 및
    상기 스토리지 노드 콘택홀을 통하여 상기 스토리지 노드 패드와 전기적으로 접속된 스토리지 노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 구조체 형성방법.
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