KR20000009814A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지 노드와 스토리지 노드 콘택간의 오정렬 마진을 확보할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 제 4 절연막, 물질층, 제 3 절연막 그리고, 제 2 절연막을 차례로 식각하여 형성된 오프닝을 도전 물질로 채운 후, 도전 물질을 식각하되, 물질층의 상부 표면과 나란하도록 식각함으로써 콘택 패드와 전기적으로 연결되는 콘택 플러그가 형성된다. 다음에, 어닐 공정으로 제 4 절연막을 리플로우(reflow)하여 오프닝의 개구부를 좁게 형성한 후, 2 오프닝을 포함하여 제 4 절연막 상에 스토리지 노드 콘택과 전기적으로 연결되는 스토리지 노드 형성용 도전막 패턴를 형성함으로써 스토리지 노드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 층간 절연막 상에 유동성 있는 BPSG막의 형성 후, 열처리를 통해 상기 BPSG막이 콘택 플러그 상으로 리플로우(reflow)하여 개구부가 좁은 콘택홀을 형성함으로써, 스토리지 노드와 스토리지 노드 콘택과의 오정렬 마진(mis-align margin)을 확보할 수 있고, 스토리지 노드와 스토리지 노드 콘택간에 오정렬이 발생하여도 하부 콘택 플러그의 식각을 방지할 수 있다. 그리고, 스토리지 노드의 형성 후 BPSG막을 제거함으로써, 스토리지 노드의 표면적을 증가시킬 수 있다.

Description

반도체 장치의 제조 방법(METHOD OF FABRICATING SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 스토리지 전극 형성 방법에 관한 것이다.
DRAM 반도체 장치가 고집적화되어 감에 따라 임계 넓이(critical dimension) 감소 및 레이아웃 면적(layout area) 축소에 의해 콘택홀의 형성시 콘택홀 오프닝의 크기는 감소되고, 콘택홀이 형성되는 층간 절연막 두께는 오히려 증가하게 된다. 따라서, 콘택홀의 형성시 높은 종횡비(high aspect ratio)에 의해서 원하는 크기의 콘택홀 형성이 어려워지고 있다.
도 1은 일반적인 반도체 메모리 장치의 레이 아웃을 보여주는 도면이고, 도 2a 내지 도 2c는 도 1의 점선들 A-A', B-B' 그리고, C-C'을 따라 각각 절취한 종래의 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 기판(10)에는 복수 개의 게이트 전극 라인(14)이 병렬로 배열되고 그리고, 상기 게이트 전극 라인(14)과 직교하도록 복수 개의 비트 라인(24)이 병렬로 배열되어 있다. 상기 각 게이트 전극 라인(14) 사이에는 도 1에 도시된 바와 같이, 스토리지 노드 형성용 콘택 패드들(contact pads)(또는 랜딩 패드(landing pad) 또는 도전 플러그(conductive plug))(19)과 비트 라인 형성용 콘택 패드들(20)이 배열되어 있다. 상기 스토리지 노드 형성용 콘택 패드들(19)에는 대응하는 스토리지 노드들(30)이 배리드 콘택(buried contact)(28)을 통해서 각각 전기적으로 연결되어 있고, 상기 각 비트 라인(24)은 대응하는 콘택 패드들(20)에 직접 콘택(direct contact:DC)(23)을 통해서 각각 전기적으로 연결되어 있다.
상술한 바와 같이, 도 1에서 하나의 스토리지 노드(30), 하나의 비트 라인 형성용 콘택 플러그(20) 그리고, 그것들 사이에 배열된 게이트 전극 라인(14)은 하나의 메모리 셀을 구성한다.
다음에, 도 2a 내지 도 2c를 참조하면, 종래의 반도체 장치의 제조 방법은, 먼저 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막(11)이 형성된다. 상기 반도체 기판(10) 상에 게이트 산화막(12)을 사이에 두고 게이트 전극층(14)이 형성된다. 상기 게이트 전극층(14)은 폴리실리콘막과 실리사이드막(14a) 그리고, 질화막(14b)이 적층된 구조를 갖는다. 다음에, 상기 게이트 전극층(14)의 양측벽에 질화막으로 게이트 전극 스페이서(15)가 형성된다.
상기 게이트 전극층(14)과 상기 스페이서(15)를 포함하여 상기 반도체 기판(10) 상에 질화막(16)이 형성된다. 상기 질화막(16)은 후속 공정에서 소자 격리막(11)의 손상을 방지하기 위한 막으로 사용된다. 그리고 나서, 상기 게이트 전극층(14)을 포함하여 상기 반도체 기판(10) 상에 층간 절연을 위한 제 1 산화막(16)이 형성된다.
패드 형성용 마스크를 사용하여 상기 제 1 산화막(16)을 식각함으로써 오프닝이 형성된다.(도면에 미도시) 상기 오프닝을 도전 물질로 채움으로써 스토리지 노드 콘택 패드(19)와 비트 라인 콘택 패드(20)가 형성된다. 상기 콘택 패드들(19 및 20)을 포함하여 상기 제 1 산화막(16) 상에 제 2 산화막(22) 그리고, 제 3 산화막(26)이 차례로 형성된다. 이때, 상기 제 3 산화막(26) 내에는 도 2b 및 도 2c에 도시된 바와 같이, 비트 라인(24)이 형성되어 있다.
그리고 나서, 스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(19)의 표면이 노출될 때까지 상기 제 3 산화막(26)과 제 2 산화막(22)을 차례로 식각함으로써 스토리지 노드 콘택홀(28)이 형성된다. 상기 콘택홀(28)을 포함하여 상기 제 3 산화막(26) 상에 스토리지 노드 형성용 도전 물질이 형성된다. 상기 도전 물질은 예를 들어, 폴리실리콘막으로 형성된다.
스토리지 노드 형성용 마스크를 사용하여 상기 도전 물질을 식각함으로써, 도 2a 및 도 2b에 도시된 바와 같이, 상기 스토리지 노드 콘택 패드(19)와 전기적으로 연결되는 스토리지 노드(30)가 형성된다.
하지만, 반도체 메모리 장치 특히, DRAM의 집적도가 크면 클수록 스토리지 노드를 콘택 플러그에 연결하기 위한 콘택홀의 깊이는 더욱 증가된다.(배선 폭의 감소에 비례해서 그것의 높이가 증가됨). 따라서, 스토리지 노드(30)와 콘택 플러그(19)를 연결하기 위한 콘택홀(28)의 형성시 포토레지스트막 패턴의 부식 등에 의해서 콘택홀(28)의 상부 직경이 커지게 된다.
이런 경우, 스토리지 노드 콘택홀과 스토리지 노드와의 오정렬 마진을 감소시켜 후속 공정에서 스토리지 노드의 형성시, 콘택홀 내부까지 과식각되어 스토리지 노드가 쓰러지는 문제가 생기고 이에 따라, 반도체 장치의 수율을 저하시키게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드 콘택과 스토리지 노드와의 오정렬 마진(mis-align margin)을 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1은 일반적인 반도체 메모리 장치의 레이 아웃을 보여주는 도면;
도 2a 내지 도 2c는 도 1의 점선들 A-A', B-B' 그리고, C-C'을 따라 각각 절취한 종래의 반도체 장치의 단면도;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 A-A' 라인을 따라 절취한 단면도;
도 4a 내지 도 4f은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 B-B' 라인을 따라 절취한 단면도;
도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 C-C' 라인을 따라 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 14, 104 : 게이트 전극층
17, 107 : 제 1 산화막 19, 109 : 스토리지 전극 콘택 패드
20, 110 : 비트 라인 콘택 패드 22, 112 : 제 2 산화막
24, 114 : 비트 라인 26, 116 : 제 3 산화막
118 : BPSG막 120 : 스토리지 전극 콘택 플러그
28, 121 : 콘택홀 30, 122 : 스토리지 노드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 트랜지스터가 집적된 반도체 기판 상의 제 1 절연막을 식각하여 제 1 오프닝을 형성하는 단계와; 상기 제 1 오프닝을 도전 물질로 채워 콘택 패드를 형성하는 단계와; 상기 콘택 패드를 포함하여 상기 제 1 절연막 상에 제 2 절연막, 제 3 절연막, 물질층 그리고, 제 4 절연막을 차례로 형성하되, 상기 제 4 절연막은 리플로우(reflow) 공정이 가능한 물질로 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 콘택 플러그의 표면이 노출될 때까지 상기 제 4 절연막, 물질층, 제 3 절연막 그리고, 제 2 절연막을 차례로 식각하여 제 2 오프닝을 형성하는 단계와; 상기 제 2 오프닝을 도전 물질로 채우는 단계와; 상기 도전 물질을 식각하여 콘택 플러그를 형성하되, 상기 콘택 플러그의 상부 표면이 상기 물질층의 상부 표면과 나란하도록 형성하는 단계와; 어닐 공정으로 상기 제 4 절연막을 리플로우(reflow)하여 상기 제 2 오프닝의 개구부를 좁히는 단계와; 상기 제 2 오프닝을 포함하여 상기 제 4 절연막 상에 상기 콘택 플러그와 전기적으로 연결되는 스토리지 노드 형성용 도전막 패턴을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 스토리지 노드의 형성 후, 제 4 절연막을 제거하는 단계를 더 포함할 수 있다.
(작용)
도 3e 및 도 4f을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 제 4 절연막, 물질층, 제 3 절연막 그리고, 제 2 절연막을 차례로 식각하여 형성된 오프닝을 도전 물질로 채운 후, 도전 물질을 식각하되 물질층의 상부 표면과 나란하도록 식각함으로써 콘택 패드와 전기적으로 연결되는 콘택 플러그가 형성된다. 다음에, 어닐 공정으로 제 4 절연막을 리플로우(reflow)하여 오프닝의 개구부를 좁게 형성한 후, 2 오프닝을 포함하여 제 4 절연막 상에 스토리지 노드 콘택과 전기적으로 연결되는 스토리지 노드 형성용 도전막 패턴을 형성함으로써 스토리지 노드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 층간 절연막 상에 유동성 있는 BPSG막의 형성 후, 열처리를 통해 상기 BPSG막이 콘택 플러그 상으로 리플로우(reflow)하여 개구부가 좁은 콘택홀을 형성함으로써, 스토리지 노드와 스토리지 노드 콘택과의 오정렬 마진(mis-align margin)을 확보할 수 있고, 스토리지 노드와 스토리지 노드 콘택간에 오정렬이 발생하여도 하부 콘택 플러그의 식각을 방지할 수 있다. 그리고, 스토리지 노드의 형성 후 BPSG막을 제거함으로써, 스토리지 노드의 표면적을 증가시킬 수 있다.
(실시예)
이하, 도 3a 내지 도 3f, 도 4a 내지 도 4f 그리고, 도 5a 내지 도 5f를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4a 내지 도 4f 및 도 5a 내지 도 5f에 있어서, 도 3a 내지 도 3f에 도시된 반도체 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 A-A' 라인을 따라 절취한 단면도이고, 도 4a 내지 도 4f은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 B-B' 라인을 따라 절취한 단면도이다. 그리고, 도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 C-C' 라인을 따라 절취한 단면도이다.
도 3a 및 도 4a 그리고, 도 5a를 참조하면, 본 발명의 반도체 장치의 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막(101)이 형성된다.
상기 반도체 기판(100) 상에 게이트 산화막(102)을 사이에 두고 도 3a에 도시된 바와 같이, 도전막(104a)이 형성된다. 상기 도전막(104a)은 게이트 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다. 상기 도전막(104a) 상에 질화막(104b)이 형성된다. 그리고 나서, 게이트 전극 형성용 마스크를 사용하여 상기 질화막(104b)과 도전막(104a)을 차례로 식각함으로써 게이트 전극층(104) 즉, 워드 라인이 형성된다.
다음에, 상기 게이트 전극층(104)을 포함하여 상기 반도체 기판(100) 상에 질화막(105)이 형성된다. 상기 질화막(105)을 에치 백(etch back) 공정으로 식각함으로써 상기 게이트 전극층(104)의 양측벽에 게이트 전극 스페이서(105)가 형성된다. 상기 게이트 전극 스페이서(105)는 상기 도전막(104a)의 절연을 위해 형성된다.
도 3b에 있어서, 상기 게이트 전극층(104)의 질화막(104b) 상부 표면과 스페이서(105)를 포함하여 상기 반도체 기판(100) 상에 질화막(106)이 형성된다. 상기 질화막(106)은 후속 공정에서 산화막의 식각시 상기 소자 격리막(101)을 보호하기 위한 막으로 사용된다. 상기 게이트 전극층(104)을 포함하여 상기 질화막(106) 상에 도 3b 및 도 4b 그리고, 도 5b에 도시된 바와 같이, 층간 절연을 위한 제 1 산화막(107)이 형성된다. 패드 형성용 마스크를 사용하여 상기 제 1 산화막(107)과 질화막(106)을 차례로 식각함으로써 제 1 오프닝이 형성된다.(도면에 미도시)
상기 제 1 오프닝을 도전 물질로 채움으로써 반도체 기판(100)과 전기적으로 연결되는 스토리지 노드 콘택 패드(109)가 형성된다. 상기 콘택 패드(109)는 상기 제 1 산화막(107)에 의해서 전기적으로 절연되어 있다. 여기서, 상기 스토리지 노드 콘택 패드(109)가 형성될 때, 상기 반도체 기판(100) 상에는 도 5b에 도시된 바와 같이, 후속 공정에서 형성될 비트 라인을 상기 반도체 기판(100)과 전기적으로 연결하기 위한 비트 라인 콘택 패드(110)도 동시에 형성된다.
도 3c 및 도 4c 그리고, 도 5c를 참조하면, 상기 스토리지 노드 콘택 패드(109)와 비트 라인 콘택 패드(110)를 포함하여 상기 제 1 산화막(107) 상에 절연을 위한 제 2 산화막(112)이 형성된다. 비트 라인 콘택 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(110)의 표면이 노출될 때까지 상기 제 2 산화막(112)을 식각함으로써, 도 5c에 도시된 바와 같이, 비트 라인 콘택홀(113)이 형성된다.
그런 후에, 상기 비트 라인 콘택홀(113)을 포함하여 상기 제 2 산화막(112) 상에 도전 물질이 형성된다. 상기 도전 물질은 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다.(도면에 미도시) 다음에는, 비트 라인 형성용 마스크를 사용하여 상기 도전 물질을 식각함으로써 도 4c 및 도 5c에 도시된 바와 같이, 상기 비트 라인 콘택 패드(110)와 전기적으로 연결되는 비트 라인(114)이 형성된다.
도 3d 및 도 4d 그리고, 도 5d에 있어서, 상기 비트 라인(114)을 포함하여 상기 제 2 산화막(112) 상에 제 3 산화막(116)이 형성된다. 그리고 나서, 상기 제 3 산화막(116) 상에 질화막(117)과 BPSG막(118)이 차례로 형성된다. 상기 질화막(117)은 상기 제 3 산화막(116)보다 낮은 식각 선택비를 갖는 물질이고, 상기 BPSG막(118)은 리플로우(reflow) 공정이 가능한 유동성 있는 물질이다.
다음에, 플러그 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(109)의 표면이 노출될 때까지 상기 BPSG막(118), 질화막(117), 제 3 산화막(116) 그리고, 제 2 산화막(112)을 차례로 식각함으로써, 도 3d 및 도 4d와 같이, 제 2 오프닝이 형성된다.(도면에 미도시)
상기 제 2 오프닝의 개구부는 상기 질화막(117)에 의해 종래보다 작게 형성된다. 상기 제 2 오프닝을 도전 물질로 채운 후, 상기 도전 물질을 상기 물질층(117)의 상부 표면과 나란하도록 식각함으로써, 도 3d 및 도 4d와 같이, 스토리지 노드 콘택 플러그(120)가 형성된다. 상기 도전 물질은 예를 들어, 폴리실리콘막이다.
이때, 상기 도전 물질을 식각함으로써, 상기 제 2 오프닝의 일부가 드러나게 된다. 그리고, 상기 도전 물질의 식각은 에치 백(etch back) 공정이나 CMP(chemical mechanical polishing) 공정 중 어느 하나로 수행된다.
도 3e 및 도 4e을 참조하면, 상기 BPSG막(118)을 어닐(anneal) 공정으로 리플로우(reflow)함으로써 상기 콘택 플러그(120) 상부에 제 2 오프닝의 개구부가 좁아진 스토리지 노드 콘택홀(121)이 형성된다. 따라서, 종래에 비해서 콘택홀의 개구부가 좁아짐으로써 스토리지 노드 콘택 플러그(120)와 스토리지 노드간에 오정렬이 발생하여도 하부 도전막의 식각이 방지된다. 즉, 상기 BPSG막(118)에 의해 상기 콘택 플러그(120)가 보호되는 것이다.
여기서, 고온에서의 상기 어닐 공정시 상기 BPSG막의 유동률을 제어하여 원하는 크기의 콘택홀(121)을 형성할 수 있으며, 상기 BPSG막(121)의 리플로우시 상기 제 2 오프닝에 산화물이 형성될 수 있는데 이는, 건식 식각 또는 RF-sputter 식각으로 제거가 가능하다.
그리고 나서, 상기 콘택홀(121)을 포함하여 상기 BPSG막(118) 상에 스토리지 노드 형성용 도전 물질이 형성된다. 상기 도전 물질은 예를 들어, 폴리실리콘막이다. 그리고 나서, 스토리지 노드 형성용 마스크를 사용하여 상기 도전 물질을 식각함으로써 상기 콘택 플러그(120)과 전기적으로 연결되는 스토리지 노드(122)가 형성된다.
마지막으로, 도 3f 및 도 4f 그리고, 도 5f에 있어서, 상기 질화막(117)을 식각 정지층으로하여 상기 스토리지 노드(122) 하부의 상기 BPSG막(118)이 습식 식각으로 제거된다. 상기 BPSG막(118)을 제거함으로써 스토리지 노드 콘택 상부 면적까지를 스토리지 노드로 사용할 수 있어 표면적이 증가된다.
본 발명은, 층간 절연막 상에 유동성 있는 BPSG막의 형성 후, 열처리를 통해 상기 BPSG막이 콘택 플러그 상으로 리플로우(reflow)하여 개구부가 좁은 콘택홀을 형성함으로써, 스토리지 노드와 스토리지 노드 콘택과의 오정렬 마진(mis-align margin)을 확보할 수 있고, 스토리지 노드와 스토리지 노드 콘택간에 오정렬이 발생하여도 하부 콘택 플러그의 식각을 방지할 수 있는 효과가 있다. 그리고, 스토리지 노드의 형성 후 BPSG막을 제거함으로써, 스토리지 노드의 표면적을 증가시킬 수 있는 효과가 있다.

Claims (6)

  1. 트랜지스터가 집적된 반도체 기판 상의 제 1 절연막을 식각하여 제 1 오프닝을 형성하는 단계와;
    상기 제 1 오프닝을 도전 물질로 채워 콘택 패드를 형성하는 단계와;
    상기 콘택 패드를 포함하여 상기 제 1 절연막 상에 제 2 절연막, 제 3 절연막, 물질층 그리고, 제 4 절연막을 차례로 형성하되, 상기 제 4 절연막은 리플로우(reflow) 공정이 가능한 물질로 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 콘택 플러그의 표면이 노출될 때까지 상기 제 4 절연막, 물질층, 제 3 절연막 그리고, 제 2 절연막을 차례로 식각하여 제 2 오프닝을 형성하는 단계와;
    상기 제 2 오프닝을 도전 물질로 채우는 단계와;
    상기 도전 물질을 식각하여 콘택 플러그를 형성하되, 상기 콘택 플러그의 상부 표면이 상기 물질층의 상부 표면과 나란하도록 형성하는 단계와;
    어닐 공정으로 상기 제 4 절연막을 리플로우(reflow)하여 상기 제 2 오프닝의 개구부를 좁히는 단계와;
    상기 제 2 오프닝을 포함하여 상기 제 4 절연막 상에 상기 콘택 플러그와 전기적으로 연결되는 스토리지 노드 형성용 도전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막 및 제 2 절연막 그리고, 제 3 절연막은 산화막인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 물질층은 실리콘 질화막이고, 상기 제 4 절연막은 BPSG막인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 스토리지 노드의 형성 후, 제 4 절연막을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법
  5. 제 4 항에 있어서,
    상기 제 4 절연막은 습식 식각으로 제거되는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전 물질은 폴리실리콘막인 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763112B1 (ko) * 2006-09-29 2007-10-04 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법

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