KR20090008607A - 콘택 형성 방법 - Google Patents

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KR20090008607A KR1020070071680A KR20070071680A KR20090008607A KR 20090008607 A KR20090008607 A KR 20090008607A KR 1020070071680 A KR1020070071680 A KR 1020070071680A KR 20070071680 A KR20070071680 A KR 20070071680A KR 20090008607 A KR20090008607 A KR 20090008607A
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박규술
강덕동
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삼성전자주식회사
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Abstract

스토리지 전극과 접하는 콘택의 오버 식각이나 얕은 식각에 의한 콘택 불량이 감소된 콘택 형성 방법에 있어서, 반도체 기판 상에 형성된 제1 콘택 패드들을 포함하는 제1 층간 절연막을 형성하고, 제1 층간 절연막 상에 비트 라인 구조물의 일부를 매립하도록 제2 층간 절연막을 형성한다. 제2 층간 절연막 상에 식각 방지막을 형성하고, 식각 방지막 상에 비트 라인 구조물 사이를 매립하면서, 평탄한 상면을 갖는 제3 층간 절연막을 형성한다. 제3 층간 절연막 상에 폴리실리콘 패턴을 형성하고 이를 식각 마스크로 이용하여 식각 방지막의 상면을 노출시키는 제1 콘택홀들을 형성한 다음 확장시킨다. 확장된 제1 콘택홀들을 이용하여 식각하여 제1 콘택 패드들이 노출되는 제2 콘택홀들을 형성한다. 상기 제1 콘택홀들 및 제2 콘택홀들을 매립하여 스토리지 전극과 접하기 위한 제2 콘택 패드들을 형성한다. 이로써, 누설 전류에 의한 콘택 불량이 없으면서, 균일한 크기의 콘택이 형성되어 스토리지 전극과 접하는 콘택의 노드 분리가 최적화될 수 있다.

Description

콘택 형성 방법{Method of forming a contact}
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것이다. 보다 상세하게는 반도체 기판 상에 콘택 패드와 상부의 스토리지 전극 사이를 전기적으로 균일하게 연결하는 콘택 형성 방법에 관한 것이다.
일반적으로 DRAM 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 전극, 유전막 및 플레이트 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
현재, DRAM 장치의 집적도가 기가급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스 형상 또는 실린더 형상으로 형성하고 있다. 하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적 용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 커패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 실린더형 스토리지 전극과 연결되는 콘택을 형성하는 경우 접촉면적이 감소하고 얼라인의 조절이 어려워 접촉면에서 저항이 크게 발생되는 문제점이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(1)에 형성된 콘택 패드들(4)에 전기적으로 접촉되는 실린더형 스토리지 전극(13)을 구비한다. 커패시터의 스토리지 전극(13)은 반도체 기판(1) 상에 형성된 층간 절연막(7)을 관통하여 비트 라인들(5) 사이에 형성된 콘택(10)을 통하여 콘택 패드들(4)에 전기적으로 연결된다.
이때, 상기 스토리지 전극과 전기적으로 연결되는 콘택을 형성하기 위해서는 반도체 기판에 통상의 배선 공정을 수행하여 비트 라인 구조물을 형성하고, 상기 비트 라인 구조물을 매립하면서 절연 역할을 하는 층간 절연막을 형성한다. 이어서, 상기 층간 절연막을 식각하여 하부 구조물들 사이의 콘택 패드들을 노출시키는 콘택홀들을 형성한다. 이어서, 상기 콘택홀들에 습식 식각 공정을 수행하여 상기 스토리지 전극과의 접촉 면적이 되는 상부를 확장시킨다. 상기 확장된 콘택홀들 내에 도전층을 형성한 후 상기 층간 절연막이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행하여 상기 도전층으로부터 스 토리지 전극과 연결되는 확장된 콘택을 형성한다.
상기와 같은 종래의 스토리지 전극과 전기적으로 연결하는 콘택 형성 방법에 의하면, 상기 콘택홀을 형성하는 이방성 식각 공정 및 습식 식각 공정이 균일하게 수행되기 어려워 하부의 비트 라인 구조물 내 텅스텐막 패턴까지 식각되는 문제점이 발생한다. 여기서, 상기 콘택홀의 확장으로 상기 텅스텐막 패턴이 노출되는 부분(15)이 형성됨에 따라 상기 콘택과 비트 라인 구조물 사이에 전기적인 절연이 유지되지 못하고, 누설 전류로 인한 콘택 불량이 발생하게 된다.
또한, 상기 콘택을 형성하는 동안, 상기 콘택홀을 형성하는 식각 공정 및 콘택홀을 확장하는 식각 공정이 적게 수행되어 콘택홀의 깊이가 줄어드는 부분(17)이 발생한다. 상기 콘택홀의 깊이가 줄어드는 부분(17)에서는 상기 콘택홀 내에 도전층을 형성하고 CMP 공정을 수행할 때 콘택들 사이의 노드 분리가 불완전하게 수행되어 커패시터들의 콘택 얼라인이 최적화되기 어려운 원인이 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 스토리지 전극과 연결되는 스토리지 노드 콘택을 균일하게 형성하기 위하여 식각 두께를 조절하면서 과도한 습식 식각으로 인한 콘택 불량을 방지할 수 있는 콘택 형성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 콘택 형성 방법은 반도체 기판 상에 형성된 제1 콘택 패드들을 포함하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 비트 라인 구조물을 형성한다. 상기 제1 층간 절연막 상에 상기 비트 라인 구조물의 일부를 매립하도록 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 상에 식각 방지막을 형성한다. 상기 식각 방지막 상에 비트 라인 구조물 사이를 매립하면서, 평탄한 상면을 갖는 제3 층간 절연막을 형성한다.
상기 제3 층간 절연막 상에 상기 제3 층간 절연막의 일부를 마스킹하는 폴리실리콘 패턴을 형성한다. 상기 폴리실리콘 패턴을 식각 마스크로 이용하여 상기 제3 층간 절연막을 제거하여 상기 제1 콘택 패드들이 노출되는 부분과 대응되는 상기 식각 방지막의 상면을 노출시키는 제1 콘택홀들을 형성한다. 상기 제1 콘택홀들을 등방성 식각하여 확장시킨다. 상기 확장된 제1 콘택홀들에 의해 노출된 식각 방지막 및 제3 층간 절연막을 상기 폴리실리콘 패턴을 이용하여 식각하여 상기 제1 콘택 패드들이 노출되는 제2 콘택홀들을 형성한다. 상기 제1 콘택홀들 및 제2 콘택홀 들을 매립하여 스토리지 전극과 접하기 위한 제2 콘택 패드들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 식각 방지막은 실리콘 질화물로 이루어질 수 있다.
이때, 상기 식각 방지막은 상기 제2 층간 절연막 상에 100 내지 300Å의 두께로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 층간 절연막은, 상기 비트 라인 구조물을 매몰하도록 예비 제2 층간 절연막을 형성한 다음 상기 예비 제2 층간 절연막의 상면이 상기 비트 라인 구조물 내 비트 라인 도전막 패턴의 상면보다 높도록 상기 예비 제2 층간 절연막을 제거하여 형성될 수 있다.
본 발명에 따르면, 스토리지 전극과 접하기 위한 콘택홀들을 형성하는 식각 공정을 식각 방지막을 식각 정료점으로 하여 수행할 수 있어, 콘택홀들의 확장되는 깊이를 일정하게 조절할 수 있으며, 상기 식각 방지막의 두께 및 깊이 조절에 의해 확장된 콘택홀들의 깊이를 용이하게 변경할 수 있다.
상기와 같은 본 발명의 커패시터의 제조 방법에 따르면, 본 발명의 비트 라인들 사이에 매립되는 층간 절연막을 형성할 때 상기 층간 절연막의 형성을 두 단계로 나누고 그 사이에 식각 방지막을 형성하여, 상부가 확장된 콘택홀들을 형성하기 위한 식각 공정을 식각 방지막까지 수행할 수 있다. 이때, 상기 식각 공정을 상기 식각 방지막을 식각 종료점으로 하여 수행함으로써, 상기 확장된 콘택홀들의 깊이를 일정하게 조절할 수 있으며, 상기 식각 방지막의 두께 및 깊이 조절에 의해 상기 확장된 콘택홀들의 깊이를 용이하게 변경할 수 있다. 따라서, 상기 층간 절연막 내에 상기 상부가 확장된 콘택홀들을 매립하여 형성하는 콘택 플러그의 형상이 균일하게 형성될 수 있다.
또한, 상기 콘택홀들을 습식 식각하여 확장하는 경우에, 상기 식각 방지막에 의해 깊이 방향으로 과도한 습식 식각이 발생하는 것을 차단할 수 있다. 따라서, 상기 과도한 습식 식각에 의해 비트 라인 구조물 내 텅스텐막이 식각되어, 콘택 플러그와 비트라인 사이에 절연이 파괴되고, 누설 전류가 발생되는 콘택 불량을 방지할 수 있다. 이와 같이, 절연 불량이 방지되면서, 균일한 높이로 형성된 콘택 플러그 상에 상기 콘택 플러그와 접촉하는 스토리지 전극을 형성시킬 경우 커패시터의 커패시턴스가 향상될 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 콘택 형성 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 막, 영역, 패턴 또는 구조물이 기판, 막, 영역, 패드 또는 패턴들의 "위에", "위쪽에", "상에", "상부에" 또는 "아래에", "아래쪽에","하부에" 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패턴 또는 구조물이 직접 기판, 막, 영역 또는 패턴 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 막, 다른 영역, 다른 패턴 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 두께, 영역, 패턴 또는 구조물이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 두께, 막, 영역, 패턴 또는 구조물을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또 "제4" 는 두께, 폭, 임계 치수, 막, 영역, 패턴 또는 구조물에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2a 내지 도 9b는 본 발명의 일 실시예에 따른 DRAM 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a는 비트 라인 방향으로 절단한 단면도들이고, 도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b는 워드 라인 방향으로 절단한 단면도들이다.
도 2a 및 도 2b를 참조하면, 셸로우 트랜치 소자 분리 공정(Shallow Trench Isolation; STI)이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
구체적으로, 반도체 기판(100) 상에 버퍼 산화막(미도시)을 형성한다. 상기 버퍼 산화막은 이후 실리콘 질화막(미도시)을 형성할 때 스트레스를 완화시키기 위한 막이다. 이어서, 상기 버퍼 산화막 상에 실리콘 질화막을 형성한다. 상기 실리콘 질화막의 일부를 사진 공정에 의해 제거하여 실리콘 질화막 패턴(미도시)을 형 성한다. 상기 실리콘 질화막 패턴을 식각 마스크로 이용하여 상기 버퍼 산화막을 건식 식각하여 버퍼 산화막 패턴을 형성한다, 계속해서 상기 실리콘 질화막 패턴을 식각 마스크로 이용하여 노출된 기판(100)을 소정 깊이로 식각하여 트렌치(미도시)를 형성한다. 여기서, 상기 액티브 패턴용 사진 식각 공정의 마진을 높이기 위하여 상기 질화막 상에 반사 방지층을 형성할 수도 있다. 상기 트렌치 내에 열 산화법이나 화학 기상 증착(CVD) 공정으로 실리콘 산화물로 이루어지는 소자 분리막(103)을 매립하고 이를 평탄화하여 상기 실리콘 질화막 패턴(미도시)을 노출시킨다. 상기 실리콘 질화막 패턴 및 버퍼 산화막 패턴을 습식 식각 공정에 의해 제거함으로서 액티브 영역 및 필드 영역을 구분한다.
상기 소자 분리막(103)이 형성된 반도체 기판(100) 상에 열산화법으로 얇은 두께의 게이트 산화막(미도시)을 형성한다. 여기서, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다. 상기 게이트 산화막은 후에 게이트 산화막 패턴(106)으로 패터닝된다.
상기 게이트 산화막 상에 제1 도전막(미도시) 및 제1 마스크막(미도시)을 순차적으로 형성한다. 상기 제1 도전막 및 제1 마스크막은 각기 게이트 도전막 및 게이트 마스크막에 해당된다. 여기서, 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(109)으로 패터닝된다. 또한, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수도 있다. 상기 제1 마스크막은 후에 게이트 마스크(112)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형 성된다. 예를 들면, 제1 층간 절연막(130)이 산화물로 이루어질 경우, 상기 제1 마스크막은 실리콘 질화물과 같은 질화물로 이루어질 수 있다.
상기 제1 마스크막 상에 제1 포토레지스트 패턴(미도시)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크막, 제1 도전막 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(100) 상에 게이트 구조물들(115)을 형성한다. 여기서, 각 게이트 구조물(115)은 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함한다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크막을 패터닝하여 게이트 마스크(112)를 먼저 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물들(115)을 형성할 수도 있다.
게이트 구조물들(115)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막(미도시)을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물들(115)의 측벽에 게이트 스페이서인 제1 스페이서(118)를 형성한다.
게이트 구조물들(115)을 이온 주입 마스크로 이용하여 게이트 구조물들(115) 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소스/드레인 영역들인 제1 콘택 영 역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 소스/드레인 영역들에 해당하는 제1 및 제2 콘택 영역들(121, 124) 및 게이트 구조물들(115)을 포함하는 MOS 트랜지스터 구조물들로 이루어진 워드 라인들(127)이 형성된다. 여기서, 소스/드레인 영역들인 제1 및 제2 콘택 영역들(121, 124)은 커패시터의 스토리지 전극을 위한 제1 콘택 패드(133)와 비트 라인을 위한 제2 콘택 패드(136)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 소스/드레인 영역들 가운데 제1 콘택 영역(121)은 제1 콘택 패드(133)가 접촉되는 커패시터 콘택 영역에 해당되며, 제2 콘택 영역(124)은 제2 콘택 패드(136)가 접촉되는 비트 라인 콘택 영역에 해당된다.
반도체 기판(100)의 상기 액티브 영역에 형성된 워드 라인들(127)은 각기 그 측벽에 형성된 제1 스페이서(118)에 의하여 인접하는 워드 라인들(127)과 서로 전기적으로 분리된다. 즉, 각 워드 라인들(127)의 상면 및 측면에는 절연물로 구성된 게이트 마스크(112) 및 제1 스페이서(118)가 위치하기 때문에, 인접하는 워드 라인들(127)은 서로 전기적으로 절연된다.
상기 워드 라인들(127)을 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 워드 라인들(127)의 상면이 노출될 때까지 제1 층간 절연막(130)의 상부를 식각함으로써, 제1 층간 절연막(130)의 상면을 평탄화시킨 다.
전술한 바에 따라 평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 형성한다. 여기서, 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 워드 라인들(127)의 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 제1 콘택홀들(131)이 워드 라인(127)에 대하여 자기 정렬(self-aligned)되면서 제1 및 제2 콘택 영역(121, 124)을 노출시킨다. 이 경우, 제1 콘택홀들(131) 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 제1 콘택홀들(131) 중 나머지는 비트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.
상기 제2 포토레지스트 패턴을 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 콘택홀들(131)을 채우면서 제1 층간 절연막(130) 상에 제2 도전막(미도시)을 형성한다. 여기서, 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막을 식각하여 각기 제1 콘택홀들(131)을 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 콘택 패드(133) 및 제2 콘택 패드(136)를 형성한다. 여기서, 제1 스토리지 노드 콘택 패드인 제1 콘택 패드(133)는 커패시터 콘택 영역인 제1 콘택 영역(121)에 접촉되며, 제1 비트 라인 콘택 패드인 제2 콘택 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다.
도 3a 및 도 3b를 참조하면, 상기 제1 및 제2 콘택 패드(133, 136)들을 포함하는 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다.
상기 제2 층간 절연막(139)은 후속하여 형성되는 비트 라인(148)과 제1 콘택 패드(133)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(139)은 BPSG, PSG, USG, TEOS, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다. 이 경우, 제1 및 제2 층간 절연막(130, 139)은 전술한 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 또한, 제1 및 제2 층간 절연막(130, 139)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수도 있다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킬 수 있다.
제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(미도시)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제1 층간 절연막(130)에 매립된 제2 콘택 패드(136)를 노출시키는 제2 콘택홀(미도시)을 형성한다. 상기 제2 콘택홀은 후속하여 형성되는 비트 라인 구조물(148)과 제2 콘택 패드(136)를 서로 연결하기 위한 비트 라인 콘택홀에 해당한다.
상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전막(미도시) 및 제2 마스크막(미도시)을 차례로 형성한다. 상기 제3 도전막 및 제2 마스크막은 후에 각기 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)로 패터닝된다.
상기 제2 마스크막 상에 제4 포토레지스트 패턴(미도시)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크막 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 콘택 패드(미도시)를 형성하는 동시에 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(142) 및 비트 라인 마스크(145)를 포함하는 비트 라인 구조물(148)을 형성한다. 상기 제3 콘택 패드는 비트 라인 구조물(148)과 제2 콘택 패드(136)를 서로 전기적으로 연결하는 제2 비트 라인 콘택 패드에 해당된다.
비트 라인 도전막 패턴(142)은 대체로 금속으로 구성된 제1 막 및 금속 화합물로 이루어진 제2 막으로 이루어진다. 이 경우, 상기 제1 막은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 막은 텅스텐(W)으로 이루어진다. 비트 라인 마스크(145)는 후속하여 스토리지 전극을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(142)을 보호하는 역할을 한다. 이 경우, 비트 라인 마스크(145)는 산화물로 구성된 제4 층간 절연막(157, 도 3a) 및 스토리지 전극을 형성하기 위해 형성되는 몰드막(미도시)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크(145)는 실리콘 질화물과 같은 질화물로 이루어진다.
상기 비트 라인 구조물(148) 및 제2 층간 절연막(139) 상에 제2 절연막(미도시)을 형성한 후, 제2 절연막을 이방성 식각하여 각 비트 라인(148)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 제2 스토리지 노드 콘택 패드인 제4 콘택 패드(169, 도 7a)를 형성하는 동안 비트 라인 구조물(148)을 보호하기 위하여 산화물로 이루어진 제2 층간 절연막(139) 및 후속하여 형성되는 제3 층간 절연막(154), 제4 층간 절연막(157)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 제2 스페이서(151)는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
도 4a 및 도 4b를 참조하면, 측벽에 제2 스페이서(151)가 형성된 비트 라인 구조물(148)의 일부를 매립하도록 제2 층간 절연막(139) 상에 제3 층간 절연막(154)을 형성한다. 제3 층간 절연막(154)은 비트 라인 구조물(148)을 매몰하도록 산화물을 이용하여 예비 제3 층간 절연막(미도시)을 형성한 다음 상기 예비 제2 층간 절연막의 상면이 비트 라인 구조물(148) 내 비트 라인 도전막 패턴(145)의 상면보다 높도록 상기 예비 제3 층간 절연막을 제거하여 형성된다.
제3 층간 절연막(154)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 상술한 바와 같이, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 동일한 물질을 사용하여 형성할 수 있다. 또한, 제3 층간 절연막(154)은 제2 층간 절연막(139)과 상이한 물질을 사용하여 형성할 수도 있다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인 구조물(148) 사이의 갭(gap)의 일부를 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연 막(154)을 형성한다.
상기 제3 층간 절연막(154) 상에 식각 방지막(155)을 형성한다. 식각 방지막(155)은 후속하여 제4 층간 절연막(157)을 형성하고 제4 콘택 패드(169)를 형성하기 위하여 습식 식각 공정을 수행할 때 비트 라인 구조물(148)의 비트 라인 도전막 패턴(142)이 식각되어 상기 제4 콘택 패드(169)와 연결되는 불량을 차단하는 막으로 사용된다. 식각 방지막(155)은 실리콘 질화물과 같은 질화물을 사용하여 형성된다. 식각 방지막(155)은 제3 층간 절연막(154) 상에 100 내지 300Å을 형성하며, 제3 층간 절연막(155)의 두께에 대하여 0.3 내지 0.5 배의 두께로 형성한다.
식각 방지막(155) 상에 비트 라인 구조물(148)을 매립하도록 제4 층간 절연막(157)을 형성한다. 제4 층간 절연막(157)은 BPSG, USG, PSG, TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 바람직하게는, 저온에서 증착되면서 보이드(void) 없이 비트 라인 구조물(148) 사이의 갭(gap)을 완전히 매립할 수 있는 HDP-CVD 산화물을 이용하여 제4 층간 절연막(157)을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(145)의 상면이 노출될 때까지 제4 층간 절연막(157)을 식각하여 제4 층간 절연막(157)의 상면을 평탄화시킨다.
평탄화된 제4 층간 절연막(157) 상에 스토리지 노드 콘택홀을 패터닝하기 위한 마스크 패턴으로서 폴리실리콘 패턴(159)을 형성한다. 폴리실리콘 패턴(159)은 평탄화된 제4 층간 절연막(157) 상에 폴리실리콘막(미도시) 및 제5 포토레지스트 패턴(미도시)을 순차적으로 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크 로 이용하여 상기 폴리실리콘막을 부분적으로 식각함으로써, 제4 층간 절연막(157)의 일부를 마스킹하는 폴리실리콘 패턴(159)을 형성한다.
도 5a 및 도 5b를 참조하면, 폴리실리콘 패턴(159)을 식각 마스크로 이용하여 제4 층간 절연막(157)을 부분적으로 이방성 식각하여 제1 홀들(161)을 형성한다. 이때, 상기 이방성 식각 공정은 식각 방지막(155)이 노출될 때까지 수행된다.
도 6a 및 도 6b를 참조하면, 폴리실리콘 패턴(159)을 제거하지 않은 상태로 상기 제1 홀들(161)의 양 측면의 제4 층간 절연막(157)을 등방성으로 식각하여 상기 제1 홀들(161)에 비해 폭이 증가된 제2 홀들(163)을 형성한다. 상기 등방성 식각 공정은 통상의 습식 식각 공정에 의해 수행할 수 있다.
상기 제1 홀들(161)을 습식 식각하여 확장하는 경우, 상기 식각 방지막(155)에 의해 깊이 방향으로 과도한 습식 식각이 발생하는 것을 차단할 수 있다. 따라서, 상기 과도한 습식 식각에 의해 비트 라인 구조물(148) 내 비트 라인 도전성 패턴(142)이 식각되어, 후속하여 형성되는 콘택 플러그와 비트 라인 구조물(148) 사이에 누설 전류가 발생되는 콘택 불량을 방지할 수 있다.
도 6a 및 도 6b를 참조하면, 폴리실리콘 패턴(159)을 마스크로 이용하여 제2 홀들(163)의 바닥 아래의 식각 방지막(155), 제3 층간 절연막(154) 및 제2 층간 절연막(139)을 순차적으로 이방성 식각하여 제1 콘택 패드(133)의 상부 표면을 노출시키는 제3 홀들(165)을 형성한다. 따라서, 상기 제3 홀들(165)의 폭은 제2 홀들(163)의 폭보다 작다. 이하에서는, 제2 홀들(163) 및 제3 홀들(165)을 통칭하여 스토리지 노드 콘택홀(167)이라 한다.
스토리지 노드 콘택홀(167)을 형성한 후, 폴리실리콘 패턴(159)을 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 제거한다.
도 8a 및 도 8b를 참조하면, 스토리지 노드 콘택홀(167)을 채우면서 제4 층간 절연막(157) 상에 제4 도전막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(157) 및 비트 라인 구조물(148)의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 스토리지 노드 콘택홀(167) 내에 각기 제2 스토리지 노드 콘택 패드인 제4 콘택 패드(169)를 형성한다. 제4 콘택 패드(169)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 콘택 패드(169)는 제1 콘택 패드(133)와 후속하여 형성되는 스토리지 전극(171, 도 8a)을 서로 전기적으로 연결시키는 역할을 한다. 이에 따라, 상기 스토리지 전극(171)은 제4 콘택 패드(169) 및 제1 콘택 패드(133)를 통하여 커패시터 콘택 영역인 제1 콘택 영역(121)에 전기적으로 연결된다.
또한, 제4 콘택 패드(169)는 비트 라인 마스크(145)와 접하고 있는 식각 방지막(155) 상에서만 내부가 확장되므로, 과도 식각에 의해 비트 라인 도전막 패턴(142)이 식각되어 제4 콘택 패드(169)와 연결되는 등의 콘택 불량 문제가 발생되지 않는다.
따라서, 제4 콘택 패드(169)는 상기 식각 방지막(155)의 형성에 의해 상기 콘택 불량 문제 없이 충분히 식각할 수 있어 균일한 깊이를 갖도록 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제4 콘택 패드(169) 상에 실린더형의 스토 리지 전극(171)을 형성한다.
상기 스토리지 전극(171)을 형성하는 방법에 대하여 간단하게 설명하기로 한다. 우선, 스토리지 노드 콘택 패드인 제4 콘택 패드(169)가 형성되어 있는 제4 층간 절연막(157) 상에 BPSG, TEOS 또는 이들이 적층된 형태의 몰드막(미도시)을 형성한다. 상기 몰드막의 소정 영역을 식각하여 상기 스토리지 노드 콘택 패드 상부면을 노출시키는 개구부(미도시)를 형성한다. 다음에, 상기 개구부의 표면 및 상기 몰드막 표면 상에 도핑된 폴리실리콘막을 증착하고, 상기 폴리실리콘막이 증착되어 있는 개구부를 매몰하도록 USG와 같은 물질로서 희생막(미도시)을 형성한다. 다음에, 상기 몰드막 상에 형성되어 있는 폴리실리콘막이 제거되어 각 노드가 분리되도록 화학 기계적 연마 공정을 수행한다. 다음에, 상기 희생막 및 몰드막을 등방성 식각 공정으로 제거하여, 상기 실린더형의 스토리지 전극(171)이 형성된다.
이어서, 상기 스토리지 전극(171) 내부면 및 외부면에 유전막(미도시)을 증착하고 계속해서 상기 유전막 상에 플레이트 전극(미도시)을 형성한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 DRAM 장치와 같은 반도체 메모리 장치 제조에서 반도체 기판 상에 형성된 콘택 패드와 스토리지 전극 사이를 전기적으로 균일하게 연결시키면서 과도 한 식각에 의해 비트 라인이 식각되어 누설 전류가 발생하는 것을 방지시킬 수 있는 콘택 형성 방법을 제공함으로써 산업상 이용가능성이 있다.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다.
도 2a 내지 도 9b는 본 발명의 일 실시예에 따른 DRAM 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 103 : 소자 분리막
133 : 제1 콘택 패드 130 : 제1 층간 절연막
136 : 제2 콘택 패드 148 : 비트 라인 구조물
139 : 제2 층간 절연막 154 : 제3 층간 절연막
155 : 식각 방지막 157 : 제4 층간 절연막
159 : 폴리실리콘 패턴 161 : 제1 홀
163 : 제2 홀 167 : 스토리지 노드 콘택홀
169 : 제4 콘택 패드 171 : 스토리지 전극

Claims (4)

  1. 반도체 기판 상에 형성된 제1 콘택 패드들을 포함하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 비트 라인 구조물을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 비트 라인 구조물의 일부를 매립하도록 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 상에 식각 방지막을 형성하는 단계;
    상기 식각 방지막 상에 비트 라인 구조물 사이를 매립하면서, 평탄한 상면을 갖는 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막 상에 상기 제3 층간 절연막의 일부를 마스킹하는 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴을 식각 마스크로 이용하여 상기 제3 층간 절연막을 제거하여 상기 제1 콘택 패드들이 노출되는 부분과 대응되는 상기 식각 방지막의 상면을 노출시키는 제1 콘택홀들을 형성하는 단계;
    상기 제1 콘택홀들을 등방성 식각하여 확장시키는 단계;
    상기 확장된 제1 콘택홀들에 의해 노출된 식각 방지막 및 제3 층간 절연막을 상기 폴리실리콘 패턴을 이용하여 식각하여 상기 제1 콘택 패드들이 노출되는 제2 콘택홀들을 형성하는 단계; 및
    상기 제1 콘택홀들 및 제2 콘택홀들을 매립하여 스토리지 전극과 접하기 위 한 제2 콘택 패드들을 형성하는 단계를 포함하는 콘택 형성 방법.
  2. 제1항에 있어서, 상기 식각 방지막은 실리콘 질화물로 이루어지는 것을 특징으로 하는 콘택 형성 방법.
  3. 제1항에 있어서, 상기 식각 방지막은 상기 제2 층간 절연막 상에 100 내지 300Å의 두께로 형성되는 것을 특징으로 하는 콘택 형성 방법.
  4. 제1항에 있어서, 상기 제2 층간 절연막을 형성하는 단계는,
    상기 비트 라인 구조물을 매몰하도록 예비 제2 층간 절연막을 형성하는 단계; 및
    상기 예비 제2 층간 절연막의 상면이 상기 비트 라인 구조물 내 비트 라인 도전막 패턴의 상면보다 높도록 상기 예비 제2 층간 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 콘택 형성 방법.
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