KR20120003167A - 전극 구조체 및 그 제조방법, 및 전극 구조체를 포함하는 반도체 소자 - Google Patents

전극 구조체 및 그 제조방법, 및 전극 구조체를 포함하는 반도체 소자 Download PDF

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Abstract

본 발명의 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 상기 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되고 그레인 조절용 불순물이 도핑된 그레인 조절용 그레인 조절용 폴리실리콘층을 포함한다. 더하여, 본 발명에 의한 전극 구조체는 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 상기 오믹 금속층 상에 형성되는 배리어 금속층과, 상기 배리어 금속층 상에 형성된 금속층을 포함하여 이루어진다.

Description

전극 구조체 및 그 제조방법, 및 전극 구조체를 포함하는 반도체 소자{electrode structure and fabrication method thereof, and semiconductor device using the electrode structure}
본 발명은 전극 구조체 및 그 제조방법, 및 전극 구조체를 포함하는 반도체 소자에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자를 구성하는 전극 구조체는 저항이 낮아야 한다. 반도체 소자의 제조 공정을 통해 전극 구조체를 제조할 때 용이하게 형성할 수 있어야 한다. 반도체 소자에서 전극 구조체는 다른 물질층, 예컨대 폴리실리콘층이나 금속층과의 반응성도 낮아야 한다. 아울러서, 반도체 소자의 전극 구조체에 포함되는 불순물이 반도체 기판으로의 확산이 적어야 한다.
본 발명이 해결하고자 하는 과제는 저항이 낮고 내부에 포함된 불순물의 확산을 방지할 수 있고 다른 물질층과의 반응도 억제할 수 있는 전극 구조체를 제공하는데 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 제조 공정 자유도를 높일 수 있는 전극 구조체의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상술한 전극 구조체를 이용한 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되고 그레인 조절용 불순물이 도핑된 그레인 조절용 그레인 조절용 폴리실리콘층을 포함한다. 더하여, 본 발명에 의한 전극 구조체는 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 오믹 금속층 상에 형성되는 배리어 금속층과, 배리어 금속층 상에 형성된 금속층을 포함하여 이루어진다.
그레인 조절용 폴리실리콘층은 폴리실리콘층과 오믹 금속층 사이에 형성되어 있을 수 있다. 그레인 조절용 폴리실리콘층은 폴리실리콘층 상에서 균일하게 형성되어 있을 수 있다. 그레인 조절용 폴리실리콘층은 폴리실리콘층의 내의 특정 레벨에 형성되어 있을 수 있다. 그레인 조절용 폴리실리콘층은 폴리실리콘층 내에서 균일하게 형성되어 있을 수 있다.
그레인 조절용 폴리실리콘층은 폴리실리콘층 내에 전체적으로 형성되어 그레인 조절용 폴리실리콘층과 폴리실리콘층은 단일 폴리실리콘층으로 구성될 수 있다. 그레인 조절용 폴리실리콘층에 도핑된 그레인 조절용 불순물은 탄소, 질소 및 산소중 어느 하나일 수 있다. 오믹 금속층은 금속 실리사이드층일 수 있다.
상술한 다른 과제를 해결하기 위하여, 본 발명의 일 예에 의한 전극 구조체의 제조 방법은 반도체 기판 상에 저항 조절용 불순물이 도핑된 폴리실리콘층을 형성하는 것을 포함한다. 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층을 형성한다. 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층을 형성한다. 오믹 금속층 상에 배리어 금속층을 형성한다. 배리어 금속층 상에 금속층을 형성한다.
그레인 조절용 폴리실리콘층은 폴리실리콘층을 형성하면서 탄소, 질소 및 산소중에서 어느 하나를 포함하는 전구체를 인시츄(in-situ)로 증착하여 형성할 수 있다. 그레인 조절용 폴리실리콘층은 에피택셜 성장 공정을 이용하여 탄소, 질소 및 산소중에서 어느 하나를 도핑하여 형성할 수 있다.
상술한 또 다른 과제를 해결하기 위하여, 본 발명의 일 예에 의한 반도체 소자는 피모스 영역 및 엔모스 영역으로 구획된 반도체 기판을 포함한다. 피모스 영역의 반도체 기판 상에 제1 전극 구조체를 포함하는 제1 게이트 스택이 형성되어 있다. 엔모스 영역의 반도체 기판 상에 제2 전극 구조체를 포함하는 제2 게이트 스택이 형성되어 있다.
제1 전극 구조체 및 제2 전극 구조체의 각각은, 저항 조절용 불순물이 도핑된 폴리실리콘층과, 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되어 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 오믹 금속층 상에 형성되는 배리어 금속층과, 배리어 금속층 상에 형성된 금속층을 포함한다. 본 발명의 일 예에 의한 반도체 소자는 제2 전극 구조체의 오믹 금속층과 제1 전극 구조체의 오믹 금속층의 두께 차이를 그레인 조절용 폴리실리콘층으로 인해 줄인다.
제1 게이트 스택은 반도체 기판 상에 형성된 제1 게이트 절연층, 제1 게이트 절연층 상에 형성되고 피형 불순물이 도핑된 제1 폴리실리콘층, 제1 폴리실리콘층 내에 형성된 제1 그레인 조절용 폴리실리콘층, 제1 그레인 조절용 폴리실리콘층 상에 형성된 제1 오믹 금속층을 포함하는 제1 전극 구조체를 포함할 수 있다. 제1 폴리실리콘층에 도핑된 피형 불순물은 제1 그레인 조절용 폴리실리콘층으로 인해 반도체 기판으로의 확산이 억제된다.
제2 게이트 스택은 반도체 기판 상에 형성된 제2 게이트 절연층, 제2 게이트 절연층 상에 형성되고 엔형 불순물이 도핑된 제2 폴리실리콘층, 제2 폴리실리콘층 내에 형성된 제2 그레인 조절용 폴리실리콘층, 제2 그레인 조절용 폴리실리콘층 상에 형성된 제2 오믹 금속층을 포함하는 제2 전극 구조체를 포함할 수 있다. 제2 전극 구조체를 구성하는 제2 오믹 금속층은 제2 그레인 조절용 폴리실리콘층으로 인해 두께가 감소될 수 있다. 제1 및 제2 오믹 금속층은 금속 실리사이드층일 수 있다.
그레인 조절용 폴리실리콘층은 탄소, 질소 및 산소중에서 어느 하나가 도핑되어 있을 수 있다. 제1 전극 구조체 및 제2 전극 구조체는 게이트 전극이나 워드 라인일 수 있다.
또한, 본 발명의 다른 예에 의한 반도체 소자는 반도체 기판에 형성된 복수개의 게이트 스택들을 포함한다. 게이트 스택들 사이의 반도체 기판에 불순물 영역이 형성되어 있다. 불순물 영역 상에서 게이트 스택들 사이에 전극 구조체를 포함하여 이루어지는 패드 전극이 형성되어 있다.
패드 전극을 구성하는 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되고 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 오믹 금속층 상에 형성되는 배리어 금속층과, 배리어 금속층 상에 형성된 금속층을 포함하여 이루어진다.
게이트 스택은 게이트 절연층, 게이트 전극 및 게이트 캡층으로 이루어질 수 있다. 게이트 절연층은 반도체 기판을 식각하여 형성된 리세스 채널 트랜치 내부에 형성될 수 있다. 게이트 전극은 리세스 채널 트랜치 내부에 형성된 게이트 절연층 및 반도체 기판 상에 형성되어 있을 수 있다.
패드 전극을 구성하는 전극 구조체에 포함된 그레인 조절용 폴리실리콘층은 폴리실리콘층과 오믹 금속층 사이에 형성되거나, 폴리실리콘층의 내의 특정 레벨에 균일하게 형성되거나, 폴리실리콘층 내부에 전체적으로 형성되어 있을 수 있다. 오믹 금속층은 금속 실리사이드층일 수 있다.
게이트 스택은 게이트 절연층, 전극 구조체 및 게이트 캡층으로 이루어질 수 있다. 게이트 스택을 구성하는 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되고 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 오믹 금속층 상에 형성되는 배리어 금속층과, 배리어 금속층 상에 형성된 금속층을 포함하여 이루어질 수 있다.
또한, 본 발명의 또 다른 예에 의한 반도체 소자는 반도체 기판에 형성되고 워드 라인 역할을 수행하는 복수개의 게이트 스택들을 포함한다. 게이트 스택들 사이의 반도체 기판에 형성된 불순물 영역이 형성되어 있다. 불순물 영역 상에서 게이트 스택들 사이에 전극 구조체로 이루어진 다이렉트 콘택(DC) 패드 전극 및 매몰 콘택(BC) 패드 전극이 형성되어 있다. 다이렉트 콘택(DC) 패드 전극 및 매몰 콘택(BC) 패드 전극에 각각 비트 라인 및 커패시터가 연결되어 있다.
다이렉트 콘택(DC) 패드 전극 및 매몰 콘택(BC) 패드 전극을 구성하는 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되어 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 오믹 금속층 상에 형성되는 배리어 금속층과, 배리어 금속층 상에 형성된 금속층을 포함하여 이루어질 수 있다.
본 발명의 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 폴리실리콘층 내에 형성되는 그레인 조절용 폴리실리콘층, 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성된 오믹 금속층 및 오믹 금속층 상에 형성된 배리어 금속층을 포함한다. 특히, 본 발명의 전극 구조체는 폴리실리콘층 내에 도핑된 저항 조절용 불순물의 확산을 방지하고 오믹 금속층의 응집을 억제할 수 있는 그레인 조절용 폴리실리콘층을 포함한다.
본 발명의 전극 구조체는 반도체 소자에 채용된다. 예컨대, 본 발명의 전극 구조체를 게이트 스택(또는 워드 라인)으로 이용할 경우, 그레인 조절용 폴리실리콘층으로 인해 불순물 확산을 방지하여 게이트 절연막의 계면 특성을 향상시킬 수 있고, 저항 조절용 불순물이 도핑된 폴리실리콘층 상에 형성되는 오믹 금속층의 응집을 억제할 수 있어 계면 저항을 낮추면서 게이트 스택의 높이도 낮출 수 있고, 게이트 스택 제조 공정의 자유도를 향상시킬 수 있다.
또한, 반도체 소자에 이용되는 전극 구조체의 일 예로 비트 라인이나 패드 전극을 들 수 있다. 이에 따라, 본 발명의 반도체 소자는 비트 라인 또는 패드 전극을 구성하는 폴리실리콘층 내에 함유된 불순물이 그레인 조절용 폴리실리콘층으로 인해 불순물 영역이나 반도체 기판으로 확산되지 않도록 하여 콘택 특성을 향상시킬 수도 있다.
도 1은 본 발명의 제1 실시예에 의한 전극 구조체 및 그 제조방법을 설명하기 위하여 도시한 단면도이다.
도 2는 도 1과 비교를 위한 비교예의 전극 구조체를 설명하기 위하여 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 전극 구조체 및 그 제조방법을 설명하기 위하여 도시한 단면도이다.
도 4는 본 발명의 제3 실시예에 의한 전극 구조체 및 그 제조방법을 설명하기 위하여 도시한 단면도이다.
도 5 내지 도 8은 본 발명의 전극 구조체를 이용한 반도체 소자 및 그 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 9 및 도 10은 도 5 내지 도 8과의 비교를 위한 비교예의 반도체 소자 및 그 제조방법을 도시한 단면도이다.
도 11은 본 발명에 따라 그레인 조절용 폴리실리콘층에 도핑된 그레인 조절용 불순물의 농도에 따른 폴리실리콘 그레인의 크기 및 폴리실리콘 비저항의 변화를 도시한 도면이다.
도 12는 본 발명에 따라 그레인 조절용 폴리실리콘층 내에 도핑된 그레인 조절용 불순물의 농도에 따른 오믹 금속층의 두께 변화를 도시한 그래프이다.
도 13은 본 발명에 따라 그레인 조절용 불순물의 농도에 따른 그레인 조절용 폴리실리콘층의 X선 그래프를 도시한 도면이다.
도 14는 본 발명에 따라 피모스 소자의 게이트 전압에 따른 리키지 전류 변화를 도시한 도면이다.
도 15는 본 발명에 의해 폴리실리콘층 내에 도핑된 불순물인 붕소의 확산 정도를 도시한 SIMS 그래프를 도시한 도면이다.
도 16은 본 발명의 실시예에 따라 전극 구조체를 이용한 디램 소자의 레이아웃도이다.
도 17 및 도 18은 도 16의 Y-Y 방향에 따른 디램 소자의 단면도이다.
도 19는 본 발명의 기술적 사상에 의한 전극 구조체를 갖는 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 20은 본 발명의 기술적 사상에 의한 전극 구조체를 갖는 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 21은 본 발명의 기술적 사상에 의한 전극 구조체를 갖는 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
전극 구조체 및 그 제조방법의 제1 실시예
도 1은 본 발명의 제1 실시예에 의한 전극 구조체 및 그 제조방법을 설명하기 위하여 도시한 단면도이고, 도 2는 도 1과 비교를 위한 비교예의 전극 구조체를 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 전극 구조체(30-1) 및 비교예의 전극 구조체(30p-1)를 설명한다. 반도체 기판(100), 예컨대 실리콘 기판 상에 게이트 절연층(10)을 형성하고, 게이트 절연층(10) 상에 전극 구조체(30-1. 30p-1)를 형성하고, 전극 구조체(30-1. 30p-1) 상에 게이트 캡층(22)을 형성한다.
전극 구조체(30-1)는 게이트 절연층(10) 상에 저항 조절용 불순물이 도핑된 폴리실리콘층(12), 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층(14), 오믹 금속층(16), 배리어 금속층(18) 및 금속층(20)을 순차적으로 형성하여 구성된다. 그레인 조절용 폴리실리콘층(14)은 폴리실리콘층(12)과 오믹 금속층(16) 사이에 형성한다.
그레인 조절용 폴리실리콘층(14)은 폴리실리콘층(12)을 형성하면서 그레인 조절용 불순물, 예컨대 탄소, 질소 및 산소중에서 어느 하나를 포함하는 전구체를 인시츄(in-situ)로 증착하여 한 번에 형성할 수 있다. 그레인 조절용 불순물이 탄소일 경우, SiH3CH3과 Si2H6(또는 SiH2Cl2)이 포함된 전구체나, SiH4와 C2H4(또는 SiH3CH3)가 포함된 전구체를 증착하여 형성할 수 있다. 그레인 조절용 불순물이 산소인 경우, N2O와 Si2H6이 포함된 전구체나, SiH4와 N2O가 포함된 전구체를 증착하여 형성할 수 있다. 그레인 조절용 불순물이 질소일 경우, NH3과 Si2H6이 포함된 전구체나, SiH4와 NH3이 포함된 전구체를 증착하여 형성할 수 있다. 또한, 그레인 조절용 폴리실리콘층(14)은 에피택셜 성장 공정을 이용하여 폴리실리콘층을 형성하면서 그레인 조절용 불순물을 도핑시킬 수 있다.
이와 같이 그레인 조절용 폴리실리콘층(14)은 그레인 조절용 불순물을 포함하는 전구체를 증착하여 형성하거나, 에피택셜 성장 공정을 이용하여 형성하기 때문에 폴리실리콘층 상에서 균일하게 형성되어 있다. 이렇게 균일하게 그레인 조절용 폴리실리콘층을 형성할 경우 본 발명의 효과를 극대화시킬 수 있다.
비교예의 전극 구조체(30p-1)는 게이트 절연층(10) 상에 저항 조절용 불순물이 도핑된 폴리실리콘층(12), 오믹 금속층(16a), 배리어 금속층(18) 및 금속층(20)을 포함한다. 전극 구조체(30-1)는 전극 구조체(30p-1)와 비교하여 그레인 조절용 폴리실리콘층(14)을 더 구비하는 것이다.
전극 구조체(30-1, 30p-1)를 구성하는 금속층(20)은 저항을 낮추기 위한 것이다. 오믹 금속층(16, 16a)은 금속 물질층과 반도체 물질층, 예컨대 폴리실리콘층과의 저항성 접촉을 위해 형성하는 것이다. 배리어 금속층(18)은 금속 물질층과 금속 물질층간의 접착성을 좋게 하고, 상하부 금속 물질층간의 포텐셜 배리어를 낮추어 저항에 문제가 없도록 하기 위하여 형성한다.
폴리실리콘층(12)에 도핑된 저항 조절용 불순물은 인(P), 비소(As) 및 붕소(B)중에서 어느 하나 일수 있다. 오믹 금속층(16, 16a)은 금속 실리사이드층이 될 수 있는 물질이다. 오믹 금속층(16, 16a)은 텅스텐층, 텅스텐 실리사이드층, 티타늄층, 티타늄 질화층, 코발트층 및 니켈층으로 구성할 수 있다. 바람직하게, 오믹 금속층(16, 16a)은 금속 실리사이드층, 예컨대 텅스텐 실리사이드층으로 구성할 수 있다. 배리어 금속층(18)은 티타늄 질화층으로 구성할 수 있다.
앞서 설명한 바와 같이 전극 구조체(30-1)는 그레인 조절용 폴리실리콘층(14)을 포함한다. 그레인 조절용 폴리실리콘층(14)은 저항 조절용 불순물로써 인(P), 비소(As) 또는 붕소(B)에 더하여 앞서 설명한 바와 같이 그레인 조절용 불순물로써 탄소, 질소 및 산소중 어느 하나가 더 도핑되어 있다. 그레인 조절용 폴리실리콘층(14)은 그레인 조절용 불순물이 도핑되어 있어서 폴리실리콘 그레인의 크기를 작게 할 수 있고, 그레인 조절용 불순물이 폴리실리콘 그레인들 사이에 석출되어 있을 수 있다.
이에 따라, 본 발명에 의한 전극 구조체(30-1)는 비교예의 전극 구조체(30p-1)와 비교하여 그레인 조절용 폴리실리콘층(14) 내의 폴리실리콘 그레인의 크기가 작고, 폴리실리콘 그레인들 사이에 석출되어 있는 그레인 조절용 불순물로 인해 그레인 조절용 폴리실리콘층(14)과 오믹 금속층(16)간의 반응 억제로 인해 오믹 금속층(16)의 두께(TO1)를 낮출 수 있다. 다시 말해, 그레인 조절용 폴리실리콘층(14)과 오믹 금속층(16)간의 응집(agglomeration)을 억제하여 두께(TO1)를 낮출 수 있다.
이에 따라, 본 발명에 의한 전극 구조체(30-1)의 오믹 금속층(16)의 두께는 TO1로 비교예의 전극 구조체(30p-1)의 두께 TO2보다 작게 할 수 있다. 따라서. 본 발명에 의한 전극 구조체는 비교예의 전극 구조체(30p-1)와 비교하여 오믹 금속층(16)의 두께에 제한을 받지 않아도 되므로 폴리실리콘층(12)의 두께를 낮출 수 있고, 계면 저항도 낮출 수 있다.
본 발명에 의한 전극 구조체(30-1)는 비교예의 전극 구조체(30p-1)와 비교하여 그레인 조절용 폴리실리콘층(14) 내의 폴리실리콘 그레인의 크기가 작아 확산 경로가 길고, 폴리실리콘 그레인들 사이에 석출되어 있는 그레인 조절용 불순물이 확산 경로의 장애물로 작용한다. 따라서, 본 발명에 의한 전극 구조체(30-1)는 그레인 조절용 폴리실리콘층(14) 내부에 포함된 저항 조절용 불순물. 특히 붕소가 게이트 절연층(10)으로 확산하는 것을 억제할 수 있다.
전극 구조체 및 그 제조방법의 제2 실시예
도 3은 본 발명의 제2 실시예에 의한 전극 구조체 및 그 제조방법을 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 전극 구조체(30-2)는 그레인 조절용 폴리실리콘층(14)이 제1 폴리실리콘층(12a) 및 제2 폴리실리콘층(12b) 사이에 형성하는 것을 제외하고는 제1 실시예와 동일하다. 제2 실시예에 의한 전극 구조체(30-2)는 게이트 절연층(10) 상에 저항 조절용 불순물이 도핑된 제1 폴리실리콘층(12a), 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층(14), 저항 조절용 불순물이 도핑된 제2 폴리실리콘층(12b). 오믹 금속층(16), 배리어 금속층(18) 및 금속층(20)을 순차적으로 형성하여 구성된다.
본 발명의 제2 실시예에 의한 전극 구조체(30-2)에 포함되는 그레인 조절용 폴리실리콘층(14)은 폴리실리콘층(12a, 12b)의 내의 특정 레벨에 형성되어 있을 수 있다. 특히, 그레인 조절용 폴리실리콘층(14)은 그레인 조절용 불순물을 포함하는 전구체를 증착하여 형성하거나, 에피택셜 성장 공정을 이용하여 형성하기 때문에 폴리실리콘층 상에서 균일하게 형성되어 있다. 이렇게 균일하게 그레인 조절용 폴리실리콘층(14)을 형성할 경우 본 발명의 효과를 극대화시킬 수 있다.
그레인 조절용 폴리실리콘층(14)이 폴리실리콘층들(12a, 12b) 사이에 형성될 경우에는 그레인 조절용 폴리실리콘층(14a)으로 인하여 비교예의 전극 구조체(30p-1)와 비교하여 그레인 조절용 폴리실리콘층(14) 내의 폴리실리콘 그레인의 크기가 작아 확산 경로가 길고, 폴리실리콘 그레인들 사이에 석출되어 있는 그레인 조절용 불순물이 확산 경로의 장애물로 작용한다. 따라서, 본 발명의 제2 실시예에 의한 전극 구조체(30-2)는 폴리실리콘층(12b) 및 그레인 조절용 폴리실리콘층(14) 내부에 포함된 저항 조절용 불순물. 특히 붕소가 게이트 절연층(10)으로 확산하는 것을 억제할 수 있다.
전극 구조체 및 그 제조방법의 제3 실시예
도 4는 본 발명의 제3 실시예에 의한 전극 구조체 및 그 제조방법을 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 제3 실시예에 의한 전극 구조체(30-3)는 그레인 조절용 폴리실리콘층(14)이 폴리실리콘층(12) 내부에 전체적으로 형성하는 것을 제외하고는 제1 실시예와 동일하다. 다시 말해, 제3 실시예에 의한 전극 구조체(30-3)는 저항 조절용 불순물이 도핑된 폴리실리콘층(12) 및 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층(14)으로 이루어진 단일 폴리실리콘층(24)으로 형성하는 것을 제외하고는 제1 실시예와 동일하다.
본 발명의 제3 실시예에 의한 전극 구조체(30-3)는 게이트 절연층(10) 상에 저항 조절용 불순물이 도핑된 폴리실리콘층(12) 및 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층(14)의 단일 폴리실리콘층(24). 오믹 금속층(16), 배리어 금속층(18) 및 금속층(20)을 형성하여 구성한다. 이와 같이 구성될 경우에 본 발명에 의한 전극 구조체(30-3)는 비교예의 전극 구조체(30p-1)와 비교하여 오믹 금속층(16)의 두께를 낮추어 단일 폴리실리콘층(24)의 두께를 낮출 수 있고, 저항 조절용 불순물. 특히 붕소가 게이트 절연층(10)으로 확산하는 것을 억제할 수 있다.
다음에는, 본 발명의 전극 구조체(30-1, 30-2, 30-3)를 이용한 반도체 소자, 예컨대 씨모스 소자에 대하여 설명한다. 아울러서, 본 발명의 전극 구조체 제조 방법 및 반도체 소자의 제조 방법도 함께 설명된다. 이하에서 전극 구조체(30-1, 30-2, 30-3)는 편의상 참조번호 30으로 통일하여 설명한다.
도 5 내지 도 8은 본 발명의 전극 구조체를 이용한 반도체 소자 및 그 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5를 참조하면, 엔모스 영역(N) 및 피모스 영역(P)을 갖는 반도체 기판(100) 내에 소자 분리막(102)을 형성한다. 소자 분리막(102)은 예를 들어, 얕은 소자 분리(Shallow Trench Isolation; STI) 공정에 의하여 형성될 수 있다. 소자 분리막(102)에 의하여 엔모스 영역(N) 및 피모스 영역(P)에 각각 엔모스 활성영역 및 피모스 활성영역이 한정된다. 엔모스 활성영역 및 피모스 활성영역 내에는 씨모스 웰 형성 공정에 의하여 각각 피-웰(P-well) 및 엔-웰(N-well)이 형성될 수 있다.
소자 분리막(102)을 갖는 반도체 기판(100)의 전면에 게이트 절연 물질층(106a, 106b)이 형성된다. 게이트 절연 물질층(106a, 106b) 실리콘 산화막, 실리콘 산질화막 또는 고유전막으로 형성될 수 있다. 고유전막은 알루미늄 산화막(Aluminiumoxide layer), 하프늄 산화막(Hafnium oxide layer), 지르코늄 산화막(Zirconium oxide layer), 란타늄 산화막(Lantanium oxide layer), 하프늄 실리콘 산화막(Hafnium silicate layer), 하프늄 알루미늄 산화막(Hafnium Aluminium oxide layer), 티타늄 산화막(Titanium oxide layer), 탄탄륨 산화막(Tantalum oxide layer) 또는 이들의 조합에 의한 적층막일 수 있다. 게이트 절연 물질층(106a, 106b)은 화학기상증착법(CVD) 또는 원자층 증착법(ALD)에 의하여 증착되거나 열산화법에 의하여 성장될 수 있다.
게이트 절연 물질층(106a, 106b) 상에 저항 조절용 불순물, 예컨대 비소, 인 또는 붕소가 도핑된 폴리실리콘 물질층(108a, 108b)을 형성한다. 피모스 영역(P) 상에는 붕소가 도핑된 폴리실리콘 물질층(108a)이 형성되고, 엔모스 영역(N) 상에는 비소 또는 인이 도핑된 폴리실리콘 물질층(108b)이 형성된다. 저항 조절용 불순물이 도핑된 폴리실리콘 물질층(108a, 108b) 상에 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘 물질층(110a, 110b)을 형성한다.
그레인 조절용 폴리실리콘 물질층(110a, 110b)은 저항 조절용 불순물로써 인(P), 비소(As) 또는 붕소(B)에 더하여 그레인 조절용 불순물로써 탄소, 질소 및 산소중 어느 하나가 더 도핑되어 있다. 그레인 조절용 폴리실리콘 물질층(110a, 110b)은 폴리실리콘 물질층(108a, 108b)을 형성하면서 탄소, 질소 및 산소중에서 어느 하나를 포함하는 전구체를 인시츄(in-situ)로 증착하여 형성할 수 있다. 그레인 조절용 폴리실리콘 물질층(110a, 110b)은 에피택셜 성장 공정을 이용하여 탄소, 질소 및 산소중에서 어느 하나를 도핑하여 형성할 수 있다.
앞서 설명한 바와 같이 그레인 조절용 폴리실리콘 물질층(110a, 110b)은 그레인 조절용 불순물이 도핑되어 있어서 폴리실리콘 그레인의 크기를 작게 할 수 있고, 그레인 조절용 불순물이 폴리실리콘 그레인들 사이에 석출되어 있을 수 있다.
도 6을 참조하면, 그레인 조절용 폴리실리콘 물질층(110a, 110b) 상에 오믹 금속 물질층(112a, 112b), 배리어 금속 물질층(114a, 114b), 및 금속 물질층(116a, 116b)을 형성한다. 오믹 금속 물질층(112a, 112b)은 텅스텐층, 텅스텐 실리사이드층, 티타늄층, 티타늄 질화층, 코발트층 또는 니켈층으로 형성할 수 있다. 배리어 금속 물질층(114a, 114b)은 티타늄 질화층으로 구성할 수 있다. 금속 물질층(116a, 116b)은 텅스텐층으로 형성할 수 있다.
엔모스 영역(N)의 오믹 금속 물질층(112b) 및 피모스 영역(P)의 오믹 금속 물질층(112a)의 두께 차이는 그레인 조절용 폴리실리콘 물질층(110a, 110b)으로 인하여 줄일 수 있다. 다시 말해, 본 발명은 오믹 금속 물질층(112a, 112b)의 형성 후 후속 열공정을 진행하면, 그레인 조절용 불순물, 예컨대 탄소, 질소 및 산소중 어느 하나가 오믹 금속 물질층(112a, 112b)의 금속 원소와 그레인 조절용 폴리실리콘 물질층(110a, 110b)이나 폴리실리콘 물질층(108a, 108b)의 실리콘 원소와의 확산을 억제하여 오믹 금속 물질층(112a, 112b)의 두께 차이를 줄일 수 있다.
또한, 본 발명은 오믹 금속 물질층(112a, 112b)의 형성 후 후속 열공정을 진행하면, 그레인 조절용 불순물로 인해 그레인 조절용 폴리실리콘 물질층(110a, 110b)과 오믹 금속 물질층(112a, 112b)간의 응집을 억제하여 계면 저항의 증가를 억제할 수 있다.
또한, 본 발명은 그레인 조절용 폴리실리콘 물질층(110a, 110b) 내에 그레인 조절용 불순물이 포함되어 있어 폴리실리콘 그레인의 크기를 작게 할 수 있다. 이에 따라, 오믹 금속 물질층(112a, 112b)의 형성 후 후속 열공정을 진행할 경우, 그레인 조절용 폴리실리콘 물질층(110a, 110b) 내에 포함된 저항 조절용 불순물, 특히 붕소가 게이트 절연층으로 확산하는 것을 억제하여 게이트 절연층(106a, 106b)의 계면 특성을 향상시킬 수 있다.
도 7 및 도 8을 참조하면, 도 7에 도시한 바와 같이 피모스 영역(P) 및 엔모스 영역(N)의 금속 물질층(116a, 116b) 상에 각각 마스크층(118a, 118b)을 형성한다. 마스크층(118a, 118b)은 실리콘 질화층으로 형성할 수 있다. 마스크층(118a, 118b)은 게이트 캡층으로도 이용된다.
이어서, 도 8에 도시한 바와 같이 마스크층(118a, 118b)을 식각마스크로 금속 물질층(116a, 116b), 배리어 금속 물질층(114a, 114b), 오믹 금속 물질층(112a, 112b), 그레인 조절용 폴리실리콘 물질층(110a, 110b), 폴리실리콘 물질층(108a, 108b) 및 게이트 절연 물질층(106a, 106b)을 순차적으로 식각한다. 앞서 식각은 플라즈마 건식 식각공정에 의하여 수행될 수 있다.
이렇게 되면, 피모스 영역에는 제1 게이트 절연층(120a). 제1 전극 구조체(30-4) 및 제1 게이트 캡층(118a)으로 구성된 제1 게이트 스택(160)이 형성된다. 제1 전극 구조체(30-4)는 금속층(130a), 배리어 금속층(128a), 오믹 금속층(126a), 그레인 조절용 폴리실리콘층(124a), 폴리실리콘층(122a)으로 구성된다. 그리고, 엔모스 영역에는 제1 게이트 절연층(120b). 제2 전극 구조체(30-5) 및 제2 게이트 캡층(118b)으로 구성된 제2 게이트 스택(170)이 형성된다. 제2 전극 구조체(30-5)는 금속층(130b), 배리어 금속층(128b), 오믹 금속층(126b), 그레인 조절용 폴리실리콘층(124b), 폴리실리콘층(122b)으로 구성된다. 게이트 스택들 사이의 반도체 기판(100)의 표면이 노출된다.
앞서의 식각 공정시 제1 전극 구조체(30-4)를 구성하는 폴리실리콘층(122a) 및 그레인 조절용 폴리실리콘층(124a)의 두께(TP1)와 제2 전극 구조체(30-5)를 구성하는 폴리실리콘층(122b) 및 그레인 조절용 폴리실리콘층(124b)의 두께(TP2) 차이가 거의 발생하지 않는다. 따라서, 폴리실리콘층(122a, 122b) 및 그레인 조절용 폴리실리콘층(124a, 124b)의 두께를 용이하게 줄일 수 있다.
다음에, 피모스 영역(P)의 제1 게이트 스택(160)의 양측에 피형 불순물, 예컨대 붕소를 주입하여 피형 불순물 영역(132)을 형성한다. 피형 불순물 영역(132)은 피형 소오스/드레인 영역이 된다. 그리고, 엔모스 영역(N)의 제2 게이트 스택(170)의 양측에 엔형 불순물, 예컨대 인이나 비소를 주입하여 엔형 불순물 영역(134)을 형성한다. 엔형 불순물 영역(134)은 엔형 소오스/드레인 영역이 된다.
도 9 및 도 10은 도 5 내지 도 8과의 비교를 위한 비교예의 반도체 소자 및 그 제조방법을 도시한 단면도이다.
구체적으로, 비교예의 반도체 소자는 본 발명의 반도체 소자와 비교할 때 그레인 조절용 폴리실리콘 물질층이 형성되지 않는 것을 제외하고는 본 발명과 동일하다. 도 9는 도 6 및 도 7에 대응하는 것이다. 엔모스 영역(N) 및 피모스 영역(P)을 갖는 반도체 기판(100) 내에 소자 분리막(102)을 형성하고, 반도체 기판(100) 상에 게이트 절연 물질층(106a, 106b), 저항 조절용 불순물, 예컨대 비소, 인 또는 붕소가 도핑된 폴리실리콘 물질층(108a, 108b)을 형성한다.
계속하여, 폴리실리콘 물질층(108a, 108b) 상에 오믹 금속 물질층(140a, 140b), 배리어 금속층(114a, 114b), 및 금속 물질층(116a, 116b)을 형성한다. 오믹 금속 물질층(140a, 140b)은 텅스텐층, 텅스텐 실리사이드층, 티타늄층, 티타늄 질화층, 코발트층 또는 니켈층으로 형성할 수 있다. 배리어 금속 물질층(114a, 114b) 및 금속 물질층(116a, 116b)의 구성 물질은 앞서 설명한 바와 동일하다.
오믹 금속 물질층(140a, 140b)의 형성 후 후속 열공정을 진행하면, 비교예에서는 엔모스 영역(N)의 오믹 금속 물질층(140b)이 피모스 영역(P)의 오믹 금속 물질층(140a)보다 폴리실리콘 물질층(108b)과 반응이 보다 잘 일어난다. 따라서, 엔모스 영역(N)의 오믹 금속 물질층(140b)의 두께가 피모스 영역(P)의 오믹 금속 물질층(140a)보다 두껍게 된다.
다시 말해, 엔모스 영역(N)의 오믹 금속 물질층(140b) 및 피모스 영역(P)의 오믹 금속 물질층(140a)간에 두께 차이가 발생한다. 이렇게 두께 차이가 발생할 경우, 비교예서는 본 발명과 다르게 후속 게이트 스택 공정을 신뢰성 있게 형성하기가 어려워 게이트 스택 높이를 줄이는 공정 자유도가 낮아진다.
또한, 오믹 금속 물질층(140a, 140b)의 형성 후 후속 열공정을 진행하면, 비교예는 본 발명과 다르게 폴리실리콘층(108a, 108b)과 오믹 금속 물질층(140a, 140b)간의 응집이 잘 일어나 계면 저항이 증가한다.
또한, 오믹 금속 물질층(140a, 140b)의 형성 후 후속 열공정을 진행할 경우, 비교예는 본 발명과 다르게 폴리실리콘층(108a, 108b) 내에 포함된 저항 조절용 불순물, 특히 붕소가 게이트 절연층으로 보다 더 확산하여 게이트 절연층의 계면 특성이 악화된다. 계속하여, 본 발명과 동일하게 피모스 영역(P) 및 엔모스 영역(N)의 금속층(116a, 116b) 상에 각각 마스크층(118a, 118b)을 형성한다.
도 10을 참조하면, 마스크층(118a, 118b)을 식각마스크로 금속층(116a, 116b), 배리어 금속층(114a, 114b), 오믹 금속 물질층(140a, 140b), 폴리실리콘 물질층(108a, 108b) 및 게이트 절연 물질층(106a, 106b)을 순차적으로 식각한다.
이렇게 되면, 피모스 영역에는 제1 게이트 절연층(120a). 제1 비교 전극 구조체(30p-2) 및 제1 게이트 캡층(118a)으로 구성된 제1 비교 게이트 스택(160p)이 형성된다. 제1 비교 전극 구조체(30p-2)는 금속층(130a), 배리어 금속층(128a), 오믹 금속층(142a), 폴리실리콘층(122a)으로 구성된다. 그리고, 엔모스 영역에는 제1 게이트 절연층(120b). 제2 비교 전극 구조체(30p-3) 및 제2 게이트 캡층(118b)으로 구성된 제2 비교 게이트 스택(170p)이 형성된다. 제2 비교 전극 구조체(30p-3)는 금속층(130b), 배리어 금속층(128b), 오믹 금속층(142b), 폴리실리콘층(122b)으로 구성된다. 비교 게이트 스택들(160p, 170p) 사이의 반도체 기판(100)의 표면이 노출된다.
비교예에서는 제1 전극 구조체(30p-2)를 구성하는 오믹 금속층(142a)의 두께(TO3)와 제2 전극 구조체(30p-3)를 구성하는 오믹 금속층(142b)의 두께(TO4)가 차이가 발생한다. 이에 따라, 제1 전극 구조체(30p-2)를 구성하는 폴리실리콘층(122a)의 두께(TP3)와 제2 전극 구조체(30p-3)를 구성하는 폴리실리콘층(122b)의 두께(TP4) 차이가 발생한다.
이렇게 될 경우 비교예에서는 앞서의 식각 공정시 비교 게이트 스택을 형성할 때 폴리실리콘층(122a, 122b)의 두께 차이로 인하여 엔모스 영역의 반도체 기판(100)이 파이는 피팅(150, pitting)이 발생한다. 따라서, 비교예서는 본 발명과 다르게 후속 게이트 스택 공정을 신뢰성 있게 형성하기가 어려워 게이트 스택 높이를 줄이는 공정 자유도가 낮아진다.
다음에, 피모스 영역(P)의 제1 비교 게이트 스택의 양측에 피형 불순물 영역(132)을 형성한다. 그리고, 엔모스 영역(N)의 제2 비교 게이트 스택의 양측에 엔형 불순물 영역(134)을 형성한다.
도 11은 본 발명에 따라 그레인 조절용 폴리실리콘층에 도핑된 그레인 조절용 불순물의 농도에 따른 폴리실리콘 그레인의 크기 및 폴리실리콘 비저항의 변화를 도시한 도면이다.
구체적으로, 앞서 설명한 바와 같이 본 발명의 전극 구조체는 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층을 포함한다. 도 11에서, 그레인 조절용 불순물은 탄소를 이용한다. 도 11에 도시된 바와 같이 탄소 원자 농도(%)가 증가함에 따라 폴리실리콘 그레인 크기(GS)는 작아지고, 비저항(R)은 증가함을 알 수 있다.
이와 같이 그레인 조절용 불순물이 도핑됨에 따라 폴리실리콘 그레인의 크기가 작아지기 때문에, 앞서 설명한 바와 같이 본 발명의 다양한 효과를 얻을 수 있다. 예컨대, 폴리실리콘 그레인 크기가 작아질 경우 폴리실리콘층과 오믹 금속층과의 응집을 억제하여 계면 저항 증가를 억제하고 엔모스 영역 및 피모스 영역간의 오믹 금속층의 두께 차이를 줄일 수 있다. 또한, 그레인 조절용 폴리실리콘층 내에 포함된 저항 조절용 불순물, 특히 붕소가 게이트 절연층으로 확산하는 것을 억제하여 게이트 절연층의 계면 특성을 향상시킬 수 있다.
도 12는 본 발명에 따라 그레인 조절용 폴리실리콘층 내에 도핑된 그레인 조절용 불순물의 농도에 따른 오믹 금속층의 두께 변화를 도시한 그래프이다.
구체적으로, 앞서 설명한 바와 같이 본 발명의 전극 구조체는 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층을 포함한다. 도 12에서, 그레인 조절용 불순물은 탄소를 이용하고, 오믹 금속층으로는 텅스텐 실리사이드층을 이용한다. 도 12에 도시된 바와 같이 탄소 원자 농도(%)가 증가함에 따라 오믹 금속층인 텅스텐 실리사이드층의 두께가 낮아진다.
이는 앞서 설명한 바와 같이 그레인 조절용 불순물이 도핑됨에 따라 폴리실리콘 그레인의 크기가 작아져 폴리실리콘층과 오믹 금속층과의 응집이 억제되기 때문이다. 오믹 금속층의 두께가 감소할 경우 전극 구조체의 계면 저항을 감소시킬 수 있다.
도 13은 본 발명에 따라 그레인 조절용 불순물의 농도에 따른 그레인 조절용 폴리실리콘층의 X선 그래프를 도시한 도면이다.
구체적으로, 본 발명의 전극 구조체는 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층을 포함한다. 도 13에서, 그레인 조절용 불순물로 탄소를 이용한다. 도 13에 도시된 바와 같이 탄소 원자 농도(%)가 0,4, 2.2, 4%로 증가함에 따라 폴리실리콘 그레인의 크기도 작아지고 폴리실리콘 그레인의 피크가 낮아짐을 알 수 있다. 이와 같이 그레인 조절용 불순물이 도핑됨에 따라 폴리실리콘 그레인의 크기가 작아지기 때문에, 앞서 설명한 바와 같이 본 발명의 다양한 효과를 얻을 수 있다.
도 14는 본 발명에 따라 피모스 소자의 게이트 전압에 따른 리키지 전류 변화를 도시한 도면이다.
구체적으로, 앞서 설명한 바와 같이 본 발명의 전극 구조체를 채용한 피모스 소자의 게이트 전압(Vg)에 따른 리키지 전류 변화를 도시한 것이다. 피모스 소자는 도 8의 피모스 영역에 형성되는 소자이다. 전극 구조체는 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층을 포함한다.
도 14에서, 그레인 조절용 불순물로 탄소를 이용한다. 도 14에 도시된 바와 같이 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층을 포함하지 않은 비교예의 피모스 소자(P)에 비하여 본 발명은 리키지 전류가 낮음을 알 수 있다. 이는 그레인 조절용 폴리실리콘층으로 인해, 폴리실리콘층 내의 붕소의 확산이 억제됨을 알 수 있다.
도 15는 본 발명에 의해 폴리실리콘층 내에 도핑된 불순물인 붕소의 확산 정도를 도시한 SIMS 그래프를 도시한 도면이다.
구체적으로, 참조부호 I는 본 발명과 같이 반도체 기판 상에 게이트 절연층으로 게이트 산화막을 형성한 다음 그레인 조절용 불순물로써 탄소가 도핑된 폴리실리콘층을 형성한 샘플의 붕소의 확산을 측정한 것이고, 참조번호 P는 참조부호 P는 비교예로써 반도체 기판 상에 게이트 절연층으로 게이트 산화막을 형성한 다음. 탄소가 도핑되지 않은 폴리실리콘층을 형성한 샘플의 붕소의 확산을 측정한 것이다.
도 15에 보시는 바와 같이, 폴리실리콘층, 게이트 산화막 및 반도체 기판 전반적으로 탄소가 도핑된 폴리실리콘을 형성된 본 발명의 샘플(I)에서 붕소 농도가 낮음을 알 수 있다. 이는 폴리실리콘층에 탄소를 도핑할 경우 붕소의 확산이 억제됨을 알 수 있다.
앞서의 본 발명의 전극 구조체(30)를 집적 회로 반도체 소자, 예컨대 디램(DRAM, dynamic random access memory) 소자에 이용한 예를 설명한다. 물론, 본 발명은 디램 소자 이외에 다른 메모리 소자나 비메모리 소자 등에도 이용될 수 있다.
도 16은 본 발명의 실시예에 따라 전극 구조체를 이용한 디램 소자의 레이아웃도이다.
구체적으로, 디램 소자의 레이아웃도의 일 예를 도시한 것으로 본 발명이 이에 한정되는 것은 아니다. 비활성영역(필드 영역, FR)에 의하여 활성영역(AR)이 정의되어 있고, 활성영역(AR) 상에는 두 개의 워드라인(W/L)이 지나고 있다. 비트 라인(B/L)은 워드라인(W/L)과 층을 달리하며, 워드라인(W/L)과 수직을 이루며 배치된다. 워드 라인(W/L)이 일방향으로 배치되고, 워드 라인(W/L)과 수직하게 비트 라인(B/L)이 배치된다.
활성영역(AR) 에 형성된 드레인 영역 상에는 비트 라인(B/L)이 연결되는 다이렉트 콘택 패드 전극(DC 콘택 패드 전극, Ⅰ)이 형성되어 있고, 활성영역(AR)에 형성된 소오스 영역 상에는 하부 전극이 연결되는 매몰 콘택 패드 전극(BC 콘택 패드 전극, Ⅱ)이 형성되어 있다. 매몰 콘택 패드 전극(BC 콘택 패드 전극, Ⅱ) 상에는 디램 소자의 커패시터(CA), 즉 하부 전극이 형성되어 있다.
도 17 및 도 18은 도 16의 Y-Y 방향에 따른 디램 소자의 단면도이다.
구체적으로, 디램 소자의 단면의 일 예를 도시한 것으로, 본 발명이 이에 한정되는 것은 아니다. 도 17은 평면 채널 어레이 트랜지스터(planar channel array transistor)를 갖는 디램 소자이고, 도 18은 리세스 채널 어레이 트랜지스터(recess channel array transistor)를 갖는 디램 소자를 도시한 것이다.
반도체 기판(100), 예컨대 실리콘 기판에 비활성영역(FR)에 의해 한정된 활성 영역(AR)이 마련되어 있다. 비활성영역(FR)은 반도체 기판(100)을 식각하여 마련된 트랜치(202)에 절연막을 매립하여 형성된다. 트랜치(202) 내에는 라이너막(203), 예컨대 질화막이 형성되어 있을 수 있다.
활성 영역(AR)이 한정된 반도체 기판(100) 상에 워드 라인(W/L) 역할을 수행하는 복수개의 게이트 스택들(214)이 형성되어 있다. 게이트 스택들(214)은 게이트 절연층(206), 전극 구조체(30)로 구성되는 게이트 전극(208). 게이트 캡층(210), 및 게이트 스페이서(212)를 포함한다. 도 18에서는, 리세스 채널 트랜치(205)의 내벽에 형성된 게이트 절연층(206), 리세스 채널 트랜치(205)를 매립하고 전극 구조체(30)를 포함하는 게이트 전극(208), 게이트 전극(208) 상에 형성된 게이트 캡층(210) 및 게이트 스페이서(212)로 리세스형 게이트 스택(214)이 형성되어 있다.
게이트 스택(214)은 앞서 설명한 바와 같이 전극 구조체(30)를 포함한다. 전극 구조체(30)의 구성 및 역할에 대하여는 앞서 설명하였으므로 생략한다. 게이트 캡층(210)은 층간 절연막으로 사용되는 실리콘 산화막과의 선택비가 좋은 실리콘 질화막으로 구성한다. 게이트 스페이서(212)는 층간 절연막으로 사용되는 실리콘 산화막과의 선택비가 높은 실리콘 질화막으로 구성한다.
게이트 스택들(214)의 양측벽 하부에 불순물 영역(216, 218), 즉 소오스 영역(216) 및 드레인 영역(218)이 형성되어 있다. 게이트 스택들(214) 사이의 반도체 기판(100)에 불순물 영역(216, 218)이 형성되어 있다.
게이트 스페이서(212) 사이의 반도체 기판(100)에는 전극 구조체(30)로 구성되는 콘택 패드 전극들(220, 222)이 형성되어 있다. 전극 구조체(30)의 구성 및 역할에 대하여는 앞서 설명하였으므로 자세한 설명은 생략한다. 다만, 콘택 패드 전극들(220, 222)을 전극 구조체로 구성할 경우에는, 전극 구조체에 포함된 불순물이 불순물 영역(216, 218), 즉 소오스 영역(216) 및 드레인 영역(218)으로 확산되지 않아 전기적 특성을 향상시킬 수 있고, 콘택 패드(220, 222) 내에 보이드나 씸(seam)이 형성되지 않아 콘택 특성을 향상시킬 수 있다.
콘택 패드 전극들(220, 222)은 불순물 영역(216, 218) 상에서 게이트 스택들(214) 사이에 형성되어 있다. 콘택 패드 전극들(220, 222)은 층간 절연막(224)으로 절연되어 있다. 층간 절연막(224)은 실리콘 산화막으로 구성된다. 콘택 패드들(220, 222)은 앞서 설명한 바와 같이 다이렉트 콘택(DC) 패드 전극(222) 및 매몰 콘택(BC) 패드 전극(220)으로 구별된다. 다이렉트 콘택(DC) 패드(222) 전극 및 매몰 콘택(BC) 패드 전극(220)에 각각 비트 라인(B/L) 및 커패시터(CA)와 연결된다.
도 19는 본 발명의 기술적 사상에 의한 전극 구조체를 갖는 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다. 복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 전극 구조체를 갖는 반도체 소자를 포함할 수 있다. 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 20은 본 발명의 기술적 사상에 의한 전극 구조체를 갖는 반도체 소자를 포함하는 메모리 카드의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 전극 구조체를 갖는 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 전극 구조체를 갖는 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 21은 본 발명의 기술적 사상에 의한 전극 구조체를 갖는 반도체 소자를 포함하는 시스템의 개략도이다.
구체적으로, 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300) 및 는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다. 시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(3000)은 플로피 디스크 드라이브(floppy disk drive) 및 CD(compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 전극 구조체를 갖는 반도체 소자를 포함할 수 있다. 특히, 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 전극 구조체를 갖는 반도체 소자들중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
10, 206: 게이트 절연층, 12, 12a, 12b, 122a, 122b: 폴리실리콘층, 14, 124a, 124b: 그레인 조절용 폴리실리콘층, 16: 오믹 금속층, 18: 배리어 금속층, 20: 금속층, 22, 210: 게이트 캡층, 30: 30-1, 30-2, 30-3, 30-4, 30p-1: 전극 구조체, 100: 반도체 기판, 106a, 106b: 게이트 절연 물질층, 108a, 108b: 폴리실리콘 물질층, 110a, 110b: 그레인 조절용 폴리실리콘 물질층, 112a, 112b, 140a, 140b: 오믹 금속 물질층, 114a, 114b: 배리어 금속 물질층, 116a, 116b: 금속 물질층, 118a, 118b: 게이트 캡층, 134: 피형 불순물 영역, 132: 엔형 불순물 영역, 202: 트랜치, 203: 라이너막, 205: 리세스 채널 트랜치, 160, 170, 214: 게이트 스택. 208: 게이트 전극, 212: 게이트 스페이서, 220, 222: 콘택 패드 전극들

Claims (25)

  1. 저항 조절용 불순물이 도핑된 폴리실리콘층;
    상기 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되고 그레인 조절용 불순물이 도핑된 그레인 조절용 그레인 조절용 폴리실리콘층;
    상기 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층;
    상기 오믹 금속층 상에 형성되는 배리어 금속층; 및
    상기 배리어 금속층 상에 형성된 금속층을 포함하여 이루어지는 전극 구조체.
  2. 제1항에 있어서, 상기 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층과 상기 오믹 금속층 사이에 형성되어 있는 것을 특징으로 하는 전극 구조체.
  3. 제2항에 있어서, 상기 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층 상에서 균일하게 형성되어 있는 것을 특징으로 하는 전극 구조체.
  4. 제1항에 있어서, 상기 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층의 내의 특정 레벨에 형성되어 있는 것을 특징으로 하는 전극 구조체.
  5. 제4항에 있어서, 상기 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층 내에서 균일하게 형성되어 있는 것을 특징으로 하는 전극 구조체.
  6. 제1항에 있어서, 상기 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층 내에 전체적으로 형성되어 상기 그레인 조절용 폴리실리콘층과 폴리실리콘층은 단일 폴리실리콘층으로 구성하는 것을 특징으로 하는 전극 구조체.
  7. 제1항에 있어서, 상기 그레인 조절용 폴리실리콘층에 도핑된 상기 그레인 조절용 불순물은 탄소, 질소 및 산소중 어느 하나인 것을 특징으로 하는 전극 구조체.
  8. 제1항에 있어서, 상기 오믹 금속층은 금속 실리사이드층인 것을 특징으로 하는 전극 구조체.
  9. 반도체 기판 상에 저항 조절용 불순물이 도핑된 폴리실리콘층을 형성하고;
    상기 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층을 형성하고;
    상기 그레인 조절용 폴리실리콘층을 포함하는 상기 폴리실리콘층 상에 형성되는 오믹 금속층을 형성하고;
    상기 오믹 금속층 상에 배리어 금속층을 형성하고; 및
    상기 배리어 금속층 상에 금속층을 형성하는 것을 포함하는 것을 특징으로 하는 전극 구조체의 제조방법.
  10. 제8항에 있어서, 상기 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층을 형성하면서 탄소, 질소 및 산소중에서 어느 하나를 포함하는 전구체를 인시츄(in-situ)로 증착하여 형성하는 것을 특징으로 하는 전극 구조체의 제조방법.
  11. 제8항에 있어서, 상기 그레인 조절용 폴리실리콘층은 에피택셜 성장 공정을 이용하여 탄소, 질소 및 산소중에서 어느 하나를 도핑하여 형성하는 것을 특징으로 하는 전극 구조체의 제조방법.
  12. 피모스 영역 및 엔모스 영역으로 구획된 반도체 기판;
    상기 피모스 영역의 반도체 기판 상에 형성되고 제1 전극 구조체를 포함하는 제1 게이트 스택;
    상기 엔모스 영역의 반도체 기판 상에 형성되고 제2 전극 구조체를 포함하는 제2 게이트 스택을 포함하고,
    제1 전극 구조체 및 제2 전극 구조체의 각각은,
    저항 조절용 불순물이 도핑된 폴리실리콘층과, 상기 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되어 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 상기 그레인 조절용 폴리실리콘층을 포함하는 상기 폴리실리콘층 상에 형성되는 오믹 금속층과, 상기 오믹 금속층 상에 형성되는 배리어 금속층과, 상기 배리어 금속층 상에 형성된 금속층을 포함하여 이루어지고,
    상기 제2 전극 구조체의 오믹 금속층과 제1 전극 구조체의 오믹 금속층의 두께 차이를 상기 그레인 조절용 폴리실리콘층으로 인해 줄이는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 상기 제1 게이트 스택은 상기 반도체 기판 상에 형성된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 형성되고 피형 불순물이 도핑된 제1 폴리실리콘층, 상기 제1 폴리실리콘층 내에 형성된 제1 그레인 조절용 폴리실리콘층, 상기 제1 그레인 조절용 폴리실리콘층 상에 형성된 제1 오믹 금속층을 포함하는 제1 전극 구조체를 포함하고,
    상기 피형 불순물은 상기 제1 그레인 조절용 폴리실리콘층으로 인해 상기 반도체 기판으로의 확산이 억제되는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서, 상기 제2 게이트 스택은 상기 반도체 기판 상에 형성된 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 형성되고 엔형 불순물이 도핑된 제2 폴리실리콘층, 상기 제2 폴리실리콘층 내에 형성된 제2 그레인 조절용 폴리실리콘층, 상기 제2 그레인 조절용 폴리실리콘층 상에 형성된 제2 오믹 금속층을 포함하는 제2 전극 구조체를 포함하고,
    상기 제2 전극 구조체를 구성하는 제2 오믹 금속층은 상기 제2 그레인 조절용 폴리실리콘층으로 인해 두께가 감소되는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 제1 오믹 금속층 및 제2 오믹 금속층은 실리사이드층인 것을 특징으로 하는 반도체 소자.
  16. 제12항에 있어서, 상기 그레인 조절용 폴리실리콘층은 탄소, 질소 및 산소중에서 어느 하나가 도핑되어 있는 것을 특징으로 하는 반도체 소자.
  17. 제12항에 있어서, 상기 제1 전극 구조체 및 제2 전극 구조체는 게이트 전극이나 워드 라인인 것을 특징으로 하는 반도체 소자.
  18. 반도체 기판에 형성된 복수개의 게이트 스택들;
    상기 게이트 스택들 사이의 반도체 기판에 형성된 불순물 영역;
    상기 불순물 영역 상에서 상기 게이트 스택들 사이에 형성되고 전극 구조체를 포함하여 이루어지는 패드 전극을 포함하고,
    상기 패드 전극을 구성하는 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 상기 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되고 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 상기 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 상기 오믹 금속층 상에 형성되는 배리어 금속층과, 상기 배리어 금속층 상에 형성된 금속층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서, 상기 게이트 스택은 게이트 절연층, 게이트 전극 및 게이트 캡층으로 이루어지고, 상기 게이트 절연층은 상기 반도체 기판을 식각하여 형성된 리세스 채널 트랜치 내부에 형성되고, 상기 게이트 전극은 상기 리세스 채널 트랜치 내부에 형성된 상기 게이트 절연층 및 반도체 기판 상에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  20. 제18항에 있어서, 상기 패드 전극을 구성하는 전극 구조체에 포함된 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층과 상기 오믹 금속층 사이에 형성되어 있는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서, 상기 오믹 금속층은 금속 실리사이드층인 것을 특징으로 하는 반도체 소자.
  22. 제18항에 있어서, 상기 패드 전극을 구성하는 전극 구조체에 포함된 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층의 내의 특정 레벨에 균일하게 형성되어 있는 것을 특징으로 하는 반도체 소자.
  23. 제18항에 있어서, 상기 패드 전극을 구성하는 전극 구조체에 포함된 그레인 조절용 폴리실리콘층은 상기 폴리실리콘층 내부에 전체적으로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  24. 제18항에 있어서, 상기 게이트 스택은 게이트 절연층, 전극 구조체 및 게이트 캡층으로 이루어지고, 상기 게이트 스택을 구성하는 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 상기 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되고 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 상기 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 상기 오믹 금속층 상에 형성되는 배리어 금속층과, 상기 배리어 금속층 상에 형성된 금속층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  25. 반도체 기판에 형성되고 워드 라인 역할을 수행하는 복수개의 게이트 스택들;
    상기 게이트 스택들 사이의 반도체 기판에 형성된 불순물 영역;
    상기 불순물 영역 상에서 상기 게이트 스택들 사이에 형성되고, 전극 구조체로 이루어진 다이렉트 콘택(DC) 패드 전극 및 매몰 콘택(BC) 패드 전극; 및
    상기 다이렉트 콘택(DC) 패드 전극 및 매몰 콘택(BC) 패드 전극에 각각 연결된 비트 라인 및 커패시터를 포함하여 이루어지고,
    상기 다이렉트 콘택(DC) 패드 전극 및 매몰 콘택(BC) 패드 전극을 구성하는 전극 구조체는 저항 조절용 불순물이 도핑된 폴리실리콘층과, 상기 저항 조절용 불순물이 도핑된 폴리실리콘층 내에 형성되어 그레인 조절용 불순물이 도핑된 그레인 조절용 폴리실리콘층과, 상기 그레인 조절용 폴리실리콘층을 포함하는 폴리실리콘층 상에 형성되는 오믹 금속층과, 상기 오믹 금속층 상에 형성되는 배리어 금속층과, 상기 배리어 금속층 상에 형성된 금속층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
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