KR20140063215A - 반도체 소자, 반도체 소자의 제조 방법 및 기판 가공 장치 - Google Patents

반도체 소자, 반도체 소자의 제조 방법 및 기판 가공 장치 Download PDF

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KR20140063215A
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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 소자 분리 패턴에 의해 한정된 액티브 영역을 포함하는 기판, 기판 상에 배치되며, 상부와, 상기 상부보다 넓은 폭을 갖는 하부와, 상부 및 하부 사이에 배치되는 단차부를 포함하는 플로팅 게이트, 플로팅 게이트 상에 배치되는 유전막 및 유전막 상에 배치되는 컨트롤 게이트를 포함하되, 플로팅 게이트의 하부는 4nm이상의 높이(height)를 갖는다.

Description

반도체 소자, 반도체 소자의 제조 방법 및 기판 가공 장치{Semiconductor device and method of manufacturing the same and apparatus for processing a substrate}
본 발명은 반도체 소자, 반도체 소자의 제조 방법 및 기판 가공 장치에 관련된 것으로서, 더욱 상세하게는 비휘발성 메모리 소자 및 이를 제조하는 방법 및 기판 가공 장치에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 반도체 소자를 가공하기 위한 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 소자 분리 패턴에 의해 한정된 액티브 영역을 포함하는 기판; 상기 기판 상에 배치되며, 상부와, 상기 상부보다 넓은 폭을 갖는 하부와, 상기 상부 및 하부 사이에 배치되는 단차부를 포함하는 플로팅 게이트(floating gate); 상기 플로팅 게이트 상에 배치되는 유전막; 및 상기 유전막 상에 배치되는 컨트롤 게이트(control gate)를 포함하되, 상기 플로팅 게이트의 하부는 4nm이상의 높이(height)를 갖는다.
본 발명의 일 실시예에 따르면, 상기 플로팅 게이트는 p 도전형의 불순물이 도핑된 폴리실리콘(polysilicon)을 포함하며, 상기 p 도전형의 불순물은 붕소(B)일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 플로팅 게이트는 탄소(C)를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 단차부는 경사면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 경사면은 상기 플로팅 게이트의 중심방향으로 오목한 곡면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 단차부의 경사면은 상기 소자 분리 패턴의 상부면과 연결될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소자 분리 패턴은 상기 기판 표면으로부터 돌출된 상부를 포함하되, 상기 돌출된 상부는 상기 플로팅 게이트의 하부 측면을 덮을 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 셀 영역 및 주변 영역을 포함하며, 소자 분리 패턴에 의해 한정된 액티브 영역을 갖는 기판; 상기 셀 영역 상에 배치되며, 탄소 및 p 도전형의 제1 불순물이 도핑된 폴리실리콘을 포함하는 플로팅 게이트; 상기 플로팅 게이트 상에 배치되는 유전막 및 컨트롤 게이트; 및 상기 주변 영역에 배치되며, 탄소 및 p 도전형의 제2 불순물이 도핑된 폴리실리콘을 포함하는 게이트 전극을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 플로팅 게이트는, 상부; 상기 상부보다 넓은 폭을 갖는 하부; 및 상기 상부 및 하부 사이에 배치되는 단차부를 포함하되, 상기 단차부는 경사면을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 플로팅 게이트의 하부는 4nm이상의 높이(height)를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 경사면은 상기 플로팅 게이트의 중심 방향으로 오목한 곡면을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소자 분리 패턴은 상기 플로팅 게이트의 하부 측면을 덮으며, 상기 기판 표면으로부터 돌출된 상부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 단차부의 경사부는 상기 소자 분리 패턴의 상부면과 연결될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 p 도전형의 불순물들은 실질적으로 동일하며, 붕소(B)일 수 있다
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 및 상기 기판을 식각하여, 폴리실리콘 패턴 및 트렌치(trench)를 형성하는 단계; 상기 트렌치를 매립하고, 상기 폴리실리콘 패턴의 하부 측면을 덮는 소자 분리 패턴을 형성하는 단계; 상기 소자 분리 패턴에 의해 노출된 폴리실리콘 패턴을, p 도전형의 제1 불순물 및 식각 물질을 포함하는 반응 가스 분위기 하에서 열처리하는 단계; 상기 폴리실리콘 패턴 및 소자 분리 패턴 상에 유전막 및 도전막을 형성하는 단계; 및 상기 도전막, 상기 유전막 및 폴리실리콘 패턴들을 패터닝하여, 컨트롤 게이트, 유전막 및 플로팅 게이트를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 소자 분리 패턴에 의해 노출된 폴리실리콘 패턴들 열처리하는 단계에서, 상기 반응 가스의 식각 물질은 염소(Cl) 또는 불소(F)를 포함하며, 상기 반응 가스는 BCl3 또는 BF3 가스를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반응 가스는 질소 가스(N2)를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 폴리실리콘 패턴은 500℃ 이상의 온도 및 3Torr 이상의 압력에서 열처리될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 열처리 공정을 수행하는 단계는, 상기 소자 분리 패턴에 의해 노출된 폴리실리콘 패턴의 상부에 상기 p 도전형의 제2 불순물을 추가적으로 도핑하고, 상기 노출된 폴리실리콘 패턴의 상부를 식각하는 것을 포함할 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 기판 가공 장치를 제공한다. 상기 기판 가공 장치는, 다수의 기판들을 복층으로 적재하는 보트(boat); 상기 보트를 수용하고, 상기 보트에 적재된 기판들을 가열하기 위한 종형로(vertical shape furnace); 상기 종형로와 연결되며, p형 불순물 및 식각 물질을 포함하는 반응 가스를 상기 종형로로 주입하는 제1 가스 제공부; 및 상기 종형로와 연결되며, 불활성 가스를 상기 종형로로 주입하는 제2 가스 제공부를 포함한다.
본 발명의 개념에 따른 실시예들에 따르면, 인접한 플로팅 게이트들들 사이의 이격 거리를 증가시키며, 상기 플로팅 게이트들 내 도핑된 불순물의 충분한 농도를 확보할 수 있다. 따라서, 상기 플로팅 게이트들을 포함하는 반도체 소자의 전기적 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예에 따른 기판 가공 장치를 설명하기 위한 단면도이다.
도 6a는 본 발명의 실시예들에 따른 반도체 소자가 적용된 메모리 카드를 나타내는 블록도이다.
도 6b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자)
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 회로도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자는 낸드 플래시 메모리 소자(NAND flash memory device)일 수 있다.
낸드 플래시 메모리 소자는 다수 개의 워드 라인들(WL) 및 비트 라인(BL)을 포함할 수 있다. 각각의 워드 라인(WL)은 다수 개의 메모리 셀들이 서로 직렬로 연결되어 형성될 수 있다. 각각의 워드 라인(WL)은 제1 방향(D1)으로 연장하며, 서로 평행할 수 있다.
낸드 플래시 메모리 소자는 다수 개의 메모리 셀들 및 선택 라인들을 포함할 수 있다. 상기 선택 라인들은 상기 다수의 개의 메모리 셀들의 양단에 형성될 수 있다. 선택 라인들은 스트링 선택 라인(string selection line; SSL) 및 접지 선택 라인(ground selection line; GSL)을 포함할 수 있다.
다수 개의 메모리 셀들은 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이에서 서로 직렬로 연결되어 하나의 스트링(string)을 형성할 수 있다. 상기 비트 라인(BL)은 워드 라인(WL)과 상이한 제2 방향(D2)으로 연장하며, 서로 평행할 수 있다. 예컨대, 각각의 워드 라인들(WL) 및 비트 라인들(BL)은 서로 수직일 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 수직일 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 3a는 도 2를 I-I' 및 II-II'으로 절단한 단면이다. 도 3b 및 도 3c는 도 3a의 A부분을 확대한 단면도들이다.
도 3a를 참조하면, 반도체 소자는, 셀 영역(cell area) 및 주변 영역(peripheral area)을 포함하는 기판(100)과, 상기 셀 영역 상에 배치되는 메모리 셀(memory cell)과, 상기 주변 영역에 배치되는 주변 트랜지스터(peripheral transistor)를 포함할 수 있다.
상기 기판(100)은 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 반도체 기판(100)이거나, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator) 기판일 수 있다. 상기 기판(100)은 액티브 영역들(active regions, 102)을 한정하는 소자 분리 패턴(device isolation pattern, 104)을 포함할 수 있다.
상기 소자 분리 패턴(104)은 산화물, 질화물 또는 산질화물과 같은 절연물을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 소자 분리 패턴(104)은 상기 기판(100) 내부에 매립된 구조이며, 상기 기판(100)의 셀 영역의 소자 분리 패턴(104)은 상기 기판(100) 표면으로부터 돌출된 상부를 포함할 수 있다. 상기 소자 분리 패턴(104)의 돌출된 상부는 중앙 부위로부터 가장자리 부위로 갈수록 높아지는 구조를 가질 수 있다. 상기 소자 분리 패턴(104)의 상부의 가장자리 부위의 높이가 약 4nm이상일 수 있으며, 상기 소자 분리 패턴(104)의 상부의 중앙 부위의 높이는 상기 가장자리 부위보다 작을 수 있다. 상기 소자 분리 패턴(104)이 상기 기판(100) 표면보다 높은 이유는 후속하여 설명된 터널 절연막(111)이 외부로 노출되어 손상되는 것을 억제하기 위해서이다.
상기 메모리 셀은 터널 절연막(tunnel isolating layer, 111), 플로팅 게이트(floating gate, 120), 유전막(dielectric pattern, 130) 및 컨트롤 게이트(control gate, 140)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 메모리 셀은 낸드 플래시 메모리 소자의 메모리 셀일 수 있다.
상기 터널 절연막(111)은 실리콘 산화물(silicon oxide) 또는 금속 산화물(metal oxide)을 포함할 수 있다. 상기 금속 산화물은, 하프늄 산화물(HfxOy), 알루미늄 산화물(AlxOy), 지르코늄 산화물(ZrxOy) 등을 포함할 수 있다.
상기 플로팅 게이트(120)는 상기 터널 절연막(111) 상에 배치될 수 있다. 상기 플로팅 게이트(120)는 상기 터널 절연막(111)에 의해 상기 기판(100)과 절연되고, 상기 유전막(130)에 의해 컨트롤 게이트(140)와 절연될 수 있다.
상기 플로팅 게이트(120)는 p형 도전형의 불순물이 도핑된 폴리실리콘(p-doped polysilicon)을 포함할 수 있다. 상기 p형 도전형의 불순물은 붕소(B)일 수 있다. 본 발명의 일 실시예에 따르면, 상기 플로팅 게이트(120)는 탄소(C)를 더 포함할 수 있다. 상기 플로팅 게이트(120) 내의 탄소는 붕소가 확산되는 것을 억제할 수 있다.
상기 기판(100) 표면에 수직인 방향으로 자른 상기 플로팅 게이트(120)의 단면은 전반적으로 하부로 갈수록 그 폭이 넓어지는 사다리꼴 형상을 가질 수 있다. 본 발명의 일 실시예에 따르면, 상기 플로팅 게이트(120)는 하부(120a), 단차부(120b) 및 상부(120c)를 포함할 수 있다.
상기 플로팅 게이트의 하부(120a)는 상기 소자 분리 패턴(104)에 의해 덮일 수 있다. 더욱 상세하게, 상기 소자 분리 패턴(104)은 상기 기판(100)의 표면으로부터 돌출된 상부를 가지며, 상기 소자 분리 패턴(104)의 상부가 상기 플로팅 게이트의 하부(120a)를 덮을 수 있다. 일 측면에 따르면, 상기 소자 분리 패턴(104)의 상부는 아래로 오목한 곡면을 가질 수 있다. 상기 소자 분리 패턴(104)의 상부의 가장자리 부위가 상기 플로팅 게이트의 하부(120a)를 덮을 수 있다. 상기 소자 분리 패턴의 상부에 의해 덮인 플로팅 게이트의 하부(120a)의 높이(height)는 약 4nm이상일 수 있다.
한편, 상기 플로팅 게이트의 하부(120a)는, 아래로 갈수록 그 폭이 증가할 수 있다. 상기 플로팅 게이트의 하부(120a) 측면은 경사진 면을 가질 수 있다. 상기 하부(120a) 측면의 경사면은 상기 기판(100) 표면과 수직인 면과 제1 경사각(Φ1)를 가질 수 있다.
상기 플로팅 게이트의 단차부(120b)는, 상기 플로팅 게이트의 상부(120c) 및 하부(120a) 사이에서 폭 차이가 급격히 변화되는 부분일 수 있다. 상기 플로팅 게이트의 단차부(120b)는 아래로 갈수록 그 폭이 증가할 수 있다. 상기 플로팅 게이트의 단차부(120b)의 측면은 경사진 면을 가질 수 있다. 상기 단차부(120b) 측면의 경사면은 상기 기판(100) 표면과 수직인 면과 제2 경사각(Φ2)를 가질 수 있다. 상기 제2 경사각(Φ2)는 제1 경사각(Φ1)보다 클 수 있다. 한편, 플로팅 게이트의 단차부(120b)의 경사면은 상기 소자 분리 패턴(140)의 상부면과 연결될 수 있다.
도 3b의 일 측면에 따르면, 상기 플로팅 게이트의 단차부(120b)의 측면은 상기 플로팅 게이트(120)의 중심 방향으로 오목한 곡면을 가질 수 있다. 다르게 설명하면, 상기 단차부(120b)의 측면은 곡률을 가질 수 있다. 상세하게는, 상기 단차부(120b)의 측면은, 측면 외부에 그 중심을 갖는 원의 원주의 일부일 수 있다. 이 경우, 상기 제2 경사각(Φ2)는 상기 단차부(120b)의 측면은 양단은 잇는 면의 경사를 의미할 수 있다. 도 3c의 다른 측면에 따르면, 상기 플로팅 게이트의 단차부(120b)의 측면은 평면을 가질 수 있다.
상기 플로팅 게이트의 상부(120c)는 상기 단차부(120b)로부터 연장되고, 위로 갈수록 좁아지는 폭을 가질 수 있다. 일 측면에 따르면, 상기 플로팅 게이트의 상부(120c) 측면은 경사진 면을 가질 수 있다. 상기 상부(120c) 측면의 경사면은 상기 기판(100) 표면과 수직인 면과 제3 경사각(Φ3)를 가질 수 있다. 상기 제3 경사각(Φ3)는 상기 제1 경사각(Φ1)와 실질적으로 동일할 수 있다. 달리 말하면, 상기 플로팅 게이트의 하부(120a)의 측면 연장면과 상기 플로팅 게이트의 상부(120c)의 측면 연장면은 서로 평행할 수 있다.
상기 유전막(130)은 상기 플로팅 게이트(120) 상에 배치될 수 있다. 상기 유전막(130)은 인접한 플로팅 게이트들(120) 상으로 컨포멀하게(conformally) 연장될 수 있다. 상세하게 도시되지는 않았으나, 상기 유전막(130)은 산화막, 질화막 및 산화막이 적층된 다층막 구조를 가질 수 있다.
상기 유전막(130) 상에 컨트롤 게이트(140)가 배치될 수 있다. 상기 컨트롤 게이트(140)는 상기 유전막(130)의 연장 방향과 실질적으로 동일한 제1 방향(D1, 도 2 참조)으로 연장할 수 있다. 상기 컨트롤 게이트(140)는 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 또한, 상기 컨트롤 게이트(140)는 단층 또는 다층 구조를 가질 수 있다.
상기 주변 트랜지스터는 게이트 절연 패턴(112) 및 게이트 전극(122)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 주변 영역의 트랜지스터는 로직 트렌지스터(logic transistor)를 포함할 수 있다.
상기 게이트 절연 패턴(112)은 상기 메모리 셀의 터널 절연막(111)과 대응될 수 있다. 상기 게이트 절연 패턴(112)은 상기 터널 절연막(111)의 물질과 실질적으로 동일한 물질을 포함할 수 있다.
상기 게이트 전극(122)은 상기 메모리 셀의 플로팅 게이트(120)에 대응될 수 있다. 상기 게이트 전극(122)는 상기 플로팅 게이트(120)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 게이트 전극(122)은 탄소 및 p 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
(반도체 소자의 제조 방법)
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4f는 도 2를 I-I 및 II-II'으로 절단한 단면의 반도체 소자를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 절연막(110), 폴리실리콘막(112) 및 마스크(106)를 순차적으로 형성할 수 있다. 상기 기판(100)은 셀 영역 및 주변 영역을 포함할 수 있다.
상기 절연막(110)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 예컨대, 상기 금속 산화물의 예로는 하프늄 산화물, 알루미늄 산화물 또는 아연 산화물을 들 수 있다. 일 예로, 상기 절연막(110)이 실리콘 산화물을 포함하는 경우, 상기 절연막(110)은 열산화(thermal oxidation) 또는 증착(deposition) 공정으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 폴리실리콘막(112)에 p 도전형의 불순물이 도핑될 수 있다. 예컨대, 상기 p 도전형의 불순물은 붕소(B)일 수 있다. 일 측면에 따르면, 상기 폴리실리콘막(112)에 탄소(C)가 첨가될 수 있다. 상기 폴리실리콘막(112) 내 탄소의 농도는 약 1% 내지 약 10%일 수 있다. 상기 폴리실리콘막(112) 내 탄소는 붕소를 잡는 기능을 수행하여, 상기 붕소가 과확산되는 것을 억제할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 폴리실리콘막(112)은 불순물이 도핑되지 않을 수 있다.
상기 마스크(106)는 폴리실리콘막(112), 절연막(110) 및 기판(100)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 마스크(106)은 실리콘 질화물을 포함할 수 있다.
도 4b를 참조하면, 상기 마스크(106, 106)를 이용하는 식각 공정을 통해, 상기 폴리실리콘막(112)을 식각하여 셀 영역에 제1 폴리실리콘 패턴(115) 및 주변 영역에 제2 폴리실리콘 패턴(116)을 각각 형성할 수 있다.
도 4c를 참조하면, 상기 셀 영역에서 상기 마스크(106) 및 상기 제1 폴리실리콘 패턴(115)을 마스크로 이용하는 식각 공정을 통해, 상기 절연막(110) 및 기판(100)을 식각하여 트렌치(trench, 108)를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각 공정은 이방성 식각 공정으로, 식각 공정의 특성 상 상기 트렌치(108)는 하부로 갈수록 좁아지는 폭을 가질 수 있다. 이에 대응하여, 상기 제1 폴리실리콘 패턴(115)은 하부로 갈수록 넓어지는 폭을 가질 수 있다. 상기 제1 폴리실리콘 패턴(115)을 상기 기판(100)의 표면에 수직인 면으로 절단한 단면에서, 상기 제1 폴리실리콘 패턴(115)은 하부가 넓은 사다리꼴 형상을 가질 수 있다. 상기 제1 폴리실리콘 패턴(115)의 측면은 경사면을 가지며, 상기 경사면은 상기 기판(100)의 표면에 수직인 면과 제1 경사각(Φ1)를 가질 수 있다.
도 4d를 참조하면, 상기 트렌치(108)를 매립하며, 상기 제1 폴리실리콘 패턴(115)의 하부를 덮는 소자 분리 패턴(104)을 형성할 수 있다. 상기 소자 분리 패턴(104)은 상기 기판(100) 내부로 매립되고, 상기 기판(100) 표면으로부터 돌출된 상부를 포함할 수 있다. 한편, 상기 소자 분리 패턴(104)가 형성되는 동안 상기 마스크(106)이 제거될 수 있다.
상기 소자 분리 패턴(104)을 형성하는 공정을 간략하게 설명하기로 한다. 우선, 상기 트렌치(108)를 매립하는 소자 분리막(도시되지 않음)을 형성할 수 있다. 상기 마스크(106)가 노출될 때까지 상기 소자 분리막을 식각하고, 상기 제1 폴리실리콘 패턴(115)의 상부면이 노출될 때까지 상기 마스크(106) 및 상기 소자 분리막을 계속 식각할 수 있다. 이어서, 상기 소자 분리막을 식각하여 상기 제1 폴리실리콘 패턴(115)의 상부를 노출시키고 상기 제1 폴리실리콘 패턴(115)의 하부를 덮는 소자 분리 패턴(104)을 형성할 수 있다. 상기 소자 분리막의 식각 공정의 특성 상 완성된 소자 분리 패턴(104)의 상부면은 중앙 부위가 오목한 표면을 가질 수 있다. 상기 소자 분리 패턴(104)의 상부는 상기 중앙 부위에서 가장자리로 갈수록 커지는 높이를 가질 수 있다. 상기 제1 폴리실리콘 패턴(115)의 하부는 상기 소자 분리 패턴(104)의 상부의 가장자리에 의해 덮일 수 있다. 상기 소자 분리 패턴(104)의 상부의 가장자리는 약 4nm이상의 높이를 가질 수 있으며, 상기 소자 분리 패턴(104)에 의해 덮이는 제1 폴리실리콘 패턴(115)의 높이는 약 4nm이상일 수 있다. 상기 소자 분리 패턴(104)을 상기 기판의 표면보다 높게 형성하는 이유는, 상기 제1 폴리실리콘 패턴(115) 아래에 배치된 절연막(110)이 외부로 노출되는 것을 방지하기 위함일 수 있다. 상기 절연막(110)이 노출되지 않음으로써, 후속되는 공정에 의해 절연막(110)이 손상되는 것을 억제할 수 있다.
일 실시예에 따르면, 상기 소자 분리막은 상기 트렌치(108)를 완전하게 매립하도록 형성될 수 있다. 이 경우, 상기 소자 분리막은 상기 소자 분리막은 갭-필(gap-fill) 능력이 우수한 절연물을 포함할 수 있다. 예컨대, 상기 소자 분리막은 HDP(high density plasma) 산화물을 포함할 수 있다.
다른 실시예에 따르면, 상기 소자 분리막은 상기 트렌치(108)를 완전하게 매립하지 않는 에어 갭(air gap, 도시되지 않음)을 갖도록 형성될 수 있다. 상기 소자 분리막의 상부면을 식각하는 동안 상기 에어 갭이 외부로 노출되지 않을 수 있다. 예컨대, 상기 소자 분리막은 저온 실리콘 산화물(low temperature silicon oxide)을 포함할 수 있다.
도 4e를 참조하면, 상기 소자 분리 패턴(104)에 의해 노출된 제1 폴리실리콘 패턴(115)을 반응 가스 분위기 하에서 열처리할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반응 가스는 p 도전형의 불순물 및 식각물질을 포함할 수 있다. 일 측면에 따르면, 상기 반응 가스로 BCl3 또는 BF3를 사용할 수 있다. 다른 측면에 따르면, 상기 반응 가스는 질소 가스(N2)와 같은 불활성 가스를 더 포함할 수 있다.
상기 열처리 공정은 500ㄷ 이상의 온도 및 약 3Torr 이상의 압력 하에서 수행될 수 있다. 상기 열처리 공정이 500ㄷ 보다 낮은 온도에서 열처리 공정이 수행되면, 상기 반응 가스가 상기 제1 폴리실리콘 패턴(115)과 반응하지 않을 수 있다.
열처리 공정을 수행하는 동안, 반응 가스의 p 도전형의 불순물은 제1 폴리실리콘 패턴(115) 내부로 확산되며, 반응 가스의 식각 물질은 노출된 제1 폴리실리콘 패턴(115)을 등방성 식각할 수 있다. 본 발명의 일 실시예에 따르면, 상기 반응 가스가 BCl3인 경우, 약 500ㄷ 이상의 온도에서 반응 가스 BCl3은 B+ 및 Cl-로 분해되며, 분해된 B+은 상기 제1 폴리실리콘 패턴(115) 내부로 확산되고(in-diffuse), 분해된 Cl-는 제1 폴리실리콘 패턴(115)의 표면 실리콘(Si)과 결합하여 가스 형태의 SiCl4을 형성하여, 상기 소자 분리 패턴(104)에 의해 노출된 제1 폴리실리콘 패턴(115)의 상부 표면을 식각(etching)할 수 있다.
상세하게 설명하면, 도 4a에서 폴리실리콘막(112)은 p 도전형의 불순물이 도핑된 것으로, 도 4b 내지 도 4d에 따른 공정들이 진행되는 동안 폴리실리콘막(112) 내의 p 도전형의 불순물이 빠져나가게 돼, 상기 제1 폴리실리콘 패턴(115) 내의 p 도전형의 불순물의 농도가 목적하는 농도보다 낮을 수 있다. 따라서, 본 발명의 일 실시예에 따른 열처리 공정으로, 상기 제1 폴리실리콘 패턴(115) 내의 p 도전형의 불순물의 농도를 목적하는 농도까지 증가시킬 수 있다.
한편, 일반적으로 부족한 p 도전형의 불순물의 농도를 맞추기 위하여 제1 폴리실리콘 패턴(115)로 p 도전형의 불순물을 이온 주입(ion implant)하는데 상기 이온 주입 공정을 수행하는 동안, 좁은 폭을 갖는 제1 폴리실리콘 패턴(115)이 쓰러지는 문제가 발생되고 있다. 따라서, 본 실시예에 따라 제1 폴리실리콘 패턴(115) 내의 추가적인 p 도전형의 불순물의 도핑이 이온 주입이 아닌 열확산 공정으로 수행됨으로써, 제1 폴리실리콘 패턴(115)의 쓰러짐 불량을 방지할 수 있다.
더불어, 상기 열처리 공정을 수행하는 동안 반응 가스의 식각 물질은 상기 소자 분리 패턴(104)에 의해 노출된 제1 폴리실리콘 패턴(115)의 상부를 등방성 식각할 수 있다. 본 발명의 일 실시예에 따르면, 상기 반응 가스의 식각물질은 염소(Cl) 또는 불소(F)를 포함하며, 상기 염소 또는 불소는 제1 폴리실리콘 패턴(115) 표면의 실리콘(Si)과 반응하여, SiCl4 또는 SiF4와 같은 가스 상으로 변환될 수 있다. 이 결과 상기 제1 폴리실리콘 패턴(115)은 등방성 식각될 수 있다. 예컨대, 상기 열처리 공정에 의해 식각된 제1 폴리실리콘 패턴의 면적은 열처리 공정 전 제1 폴리실리콘 패턴의 면적에 약 90%이하일 수 있다.
본 발명의 일 실시예에 따르면, 상기 열처리 공정의 등방성 식각에 의해 상기 소자 분리 패턴(104)에 의해 커버된 제1 폴리실리콘 패턴의 하부(120a)와 상부(120c) 사이에 단차부(120b)가 형성될 수 있다. 전술한 바와 같이 상기 제1 폴리실리콘 패턴의 하부(120a)는 제1 경사각(Φ1, 도 3b 및 도 3c 참조)를 갖는 측면을 가지며, 상기 제1 폴리실리콘 패턴의 단차부(120b)는 제2 경사각(Φ2, 도 3b 및 도 3c 참조)를 갖는 측면을 가지며, 상기 제1 폴리실리콘 패턴의 상부(120c)는 제3 경사각(Φ3, 도 3b 및 도 3c 참조)를 갖는 측면을 가질 수 있다. 상기 열처리 공정에서의 식각은 등방성 식각이기 때문에, 상기 제1 경사각(Φ1) 및 제3 경사각(Φ3)는 실질적으로 동일할 수 있다. 상기 제2 경사각(Φ2)는 상기 제1 경사각(Φ1)보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 폴리실리콘 패턴의 단차부(120b) 경사면은 상기 소자 분리 패턴(104)의 상부면과 연결될 수 있다.
한편, 상기 열처리 공정이 셀 영역에서 수행되는 동안 상기 주변 영역에서, 상기 제2 폴리실리콘 패턴(116)에 상기 열처리 공정이 수행될 수 있다. 따라서, 상기 제2 폴리실리콘 패턴(116) 내의 p 도전형 불순물의 도핑 농도가 증가할 수 있다.
이처럼 상기 열처리 공정을 수행한 후, 상기 제1 폴리실리콘 패턴(115)의 상부가 식각됨으로써, 서로 인접한 제1 폴리실리콘 패턴들(115a) 사이의 이격 거리가 증가할 수 있다. 따라서, 인접한 제1 폴리실리콘 패턴들(115a) 사이의 단락(short)과 같은 전기적 문제를 방지하고, 상기 제1 폴리실리콘 패턴들(115a) 사이의 간섭(interference)을 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 상기 열처리 공정을 수행한 후, 상기 열처리 공정이 수행된 챔버 내부로 산소 가스(O2)를 주입하여 상기 챔버 내 잔류하는 반응 가스를 퍼지(purge)할 수 있다. 상기 퍼지 공정은 상기 공정 온도보다 낮은 온도와 상기 공정 압력보다 낮은 압력 하에서 진행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 열처리 공정은 배치식(batch type)으로 수행될 수 있다. 상기 배치식 열처리 공정을 수행하는 장비에 대하여 이하에서 상세하게 설명하기로 한다. 다른 실시예에 따르면, 상기 열처리는 단엽식(single wafer type) 으로 수행될 수 있다.
도 4f를 참조하면, 상기 제1 폴리실리콘 패턴(115) 및 상기 제2 폴리실리콘 패턴(116)상에 컨포멀하게 유전막(130)을 형성할 수 있다. 상기 유전막(130)은 인접한 제1 폴리실리콘 패턴들(115a) 사이를 매립하지 않도록 형성될 수 있다.
상기 유전막(130)은 다층막 구조를 가질 수 있다. 예컨대, 상기 유전막(130)은 산화막, 질화막 및 산화막이 순차적으로 적층된 구조를 가질 수 있다.
한편, 상기 제2 폴리실리콘 패턴(116) 상에 형성된 유전막(130)은 제거될 수 있다.
도 3a를 다시 참조하면, 상기 유전막(130) 상에 도전막(도시되지 않음)을 형성할 수 있다. 상기 도전막을 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
상기 셀 영역에서, 도전막, 유전막(130) 및 제1 폴리실리콘 패턴(115)을 제1 방향(D1, 도 2 참조)으로 식각하여, 제1 방향(D1)으로 연장하는 컨트롤 게이트(140), 유전막(130), 플로팅 게이트(120)를 형성할 수 있다. 이로써, 셀 영역에는 터널 절연막(111), 플로팅 게이트(120), 유전막(130) 및 컨트롤 게이트(140)를 포함하는 메모리 셀이 형성될 수 있다.
상기 주변 영역에서, 도전막 및 제2 폴리실리콘 패턴(116)을 식각하여, 제2 폴리실리콘 패턴(122)을 포함하는 게이트 전극을 형성할 수 있다. 상기 게이트 전극 및 상기 기판(100) 사이에는 게이트 절연막(112)이 형성될 수 있다. 또한, 게이트 전극의 양측에 소스/드레인 영역들(source/drain regions, 113)을 형성할 수 있다.
여기에서, 인접한 제1 폴리실리콘 패턴들(115a)의 상부 사이의 이격 거리가 상기 열처리 공정에 의해 넓어짐에 따라, 상기 도전막이 형성되는 동안 상기 도전막 내에 보이드(void) 및 심(seam)의 생성을 억제할 수 있다. 따라서, 완성되는 메모리 셀의 전기적 신뢰성을 향상시킬 수 있다.
(기판 가공 장치)
도 5는 본 발명의 실시예들에 따른 반도체 소자를 제조하기 위한 가공 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 가공 장치(200)는, 종형로(vertical shape furnace, 210), 매니폴드(manifold, 220), 가열부(230), 보트(boat, 240), 제1 가스 제공부(250) 및 제2 가스 제공부(260)를 포함할 수 있다.
상기 종형로(210)는, 내부 튜브(inner tube, 204)와, 상기 내부 튜브(204)를 감싸는 외부 튜브(outer tube, 202)를 포함할 수 있다. 상기 내부 및 외부 튜브들(204, 202)은 석영으로 이루어져 있으며, 상기 외부 튜브(202) 내부에 소정 거리 이격되어 내부 튜브(204)가 구비될 수 있다. 상기 외부 튜브(202)는 하부가 개방된 실린더 형상을 가지며, 상기 개방된 하부는 매니폴드(220)의 상부와 연통될 수 있다. 상기 내부 튜브(204)는 상부 및 하부가 개방된 실린더 형상을 가지며, 내부에 보트(240)를 수용할 수 있다.
상기 매니폴드(220)는 상부 및 하부가 개방된 실린더 형상을 가지며, 상기 매니폴드(220) 하부에는 수평 방향으로 이동이 가능한 셔터(shutter, 도시되지 않음)가 구비될 수 있다. 상기 셔터를 이용하여 상기 매니폴드(220) 하부를 폐쇄함으로써 외부 공기의 유입이 차단되어 상기 외부 튜브(202)가 밀폐될 수 있다. 상기 밀폐된 공간에서 도 4e에 도시된 열처리 공정이 수행될 수 있다.
상기 가열부(230)는 상기 외부 튜브(202)와 이격되어 상기 외부 튜브(202)를 감싸며 배치될 수 있다. 상기 가열부(230)는 상기 종형로(210)로 열을 제공할 수 있다.
상기 보트(240)는 다수의 기판들(W)을 복층 방식(multiple stages)으로 수납할 수 있다. 상기 보트(240)는 주로 석영 재질로 이루어지며, 상하 방향으로 형성된 복수 개의 지지로드(supporting rod, 도시되지 않음)에 다수의 기판들(W)을 지지하기 위한 다수의 슬롯들(slots, 도시되지 않음)이 형성되어 있다. 상세하게 도시되어 있지는 않지만, 상기 보트(240)는 상기 종형로(210) 내부로 이동시키기 위한 승강부재가 연결될 수 있다.
상기 제1 가스 제공부(250)는 상기 매니폴드(220)의 일 측에 연결되어, 상기 종형로(210)와 연통될 수 있다. 상기 제1 가스 제공부(250)는 반응 가스를 저장하는 제1 가스 탱크(252)와, 상기 제1 가스 탱크(252)와 상기 매니폴드(220)의 일 측과 연결되는 제1 가스 라인(254)과, 상기 제1 가스 라인 (254)중에 구비되어 반응 가스의 유량을 조절하기 위한 제1 가스 밸브(256)를 포함할 수 있다. 상기 제1 가스 탱크(252) 내 저장된 반응 가스는 p 도전형의 불순물과 식각 물질을 포함할 수 있다. 본 실시예에 따르면, 상기 반응 가스로 BCl3 또는 BF3를 사용할 수 있다.
상기 제2 가스 제공부(260)는 상기 매니폴드(220)의 타 측에 연결되어, 상기 종형로(210)와 연통될 수 있다. 상기 제2 가스 제공부(260)는 불활성 가스를 저장하는 제2 가스 탱크(262)와, 상기 제2 가스 탱크(262)와 상기 매니폴드(220)의 일 측과 연결되는 제2 가스 라인(264)과, 상기 제2 가스 라인(264) 중에 구비되어 불활성 가스의 유량을 조절하기 위한 제2 가스 밸브(266)를 포함할 수 있다. 상기 제2 가스 탱크(262) 내 저장된 불활성 가스는 질소 가스(N2)를 포함할 수 있다.
상기 기판 가공 장치(200)는, 상기 매니폴드(220)의 일 측에 연결되어, 상기 종형로(210)와 연통되는 진공 제공부(270)를 더 포함할 수 있다. 상기 진공 제공부(270)는 종형로(210)로부터 미반응 가스 또는 부산물 가스를 배출시키고, 상기 종형로(210) 내부를 원하는 기압 상태로 형성하기 위한 펌프(272)와, 상기 펌프(272)와 상기 종형로(210)를 연결하는 진공 라인(274)과, 상기 진공 라인(274) 중에 구비되어 상기 종형로(210)의 압력을 조절하기 위한 진공 밸브(276)를 포함할 수 있다.
이하에서는 상기 기판 가공 장치를 이용하여 다수의 기판들에 대한 열처리 공정을 간략하게 설명하기로 한다.
도 4d의 결과물을 갖는 기판들을 보트(240)에 적재시킬 수 있다. 상기 다수의 기판들(W)이 적재된 보트(240)는 상기 종형로(210)의 내부 튜브(204) 내로 이동할 수 있다. 매니폴드(220) 하부의 셔터가 수평이동하여 상기 매니폴드(220)의 하부를 폐쇄하여 종형로(210) 내부가 밀폐될 수 있다.
이어서, 진공 제공부(270)를 이용하여 목적하는 압력으로 상기 종형로(210) 내부의 공정 압력을 형성할 수 있다. 본 발명의 실시예에 따르면, 상기 공정 압력은 약 3Torr 보다 클 수 있다. 더불어, 가열부(230)를 이용하여 목적하는 온도로 상기 종형로(210) 내부의 공정 온도를 형성할 수 있다. 본 발명의 실시예에 따르면, 상기 공정 온도는 약 500ㄷ보다 높을 수 있다.
제1 가스 제공부(250)로부터 반응 가스를 주입할 수 있다. 본 발명의 일 실시예에 따르면, 상기 반응 가스는 BCl3 또는 BF3를 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 제2 가스 제공부(260)로부터 불활성 가스를 더 주입할 수 있다. 상기 불활성 가스는 질소 가스(N2)를 포함할 수 있다.
상기 공정 압력 및 공정 온도 하에서, 상기 반응 가스를 주입하면, 도 4e에서 설명된 것과 같이 제1 폴리실리콘 패턴(115, 도 4e 참조)의 상부에 p 도전형 불순물이 도핑되는 동시에, 식각될 수 있다.
상세하게 예를 들어 설명하면, 상기 반응 가스가 BCl3인 경우, 약 500ㄷ 이상의 온도에서 반응 가스 BCl3은 B+ 및 Cl-로 분해되며, 분해된 B+은 상기 제1 폴리실리콘 패턴(115, 도 4e 참조) 내부로 확산되고(in-diffuse), 분해된 Cl-는 제1 폴리실리콘 패턴(115)의 표면 실리콘(Si)과 결합하여 가스 형태의 SiCl4을 형성하여, 소자 분리 패턴(104, 도 4e 참조)에 의해 노출된 제1 폴리실리콘 패턴(115)의 상부 표면을 식각(etching)할 수 있다.
상기 열처리 공정을 수행한 후, 상기 열처리 공정이 수행된 종형로(210) 내부로 산소 가스(O2)를 주입하여, 식각 부산물 예를 들면, SiCl4가스와 상기 종형로(210) 내 잔류하는 반응 가스를 퍼지(purge)할 수 있다. 상기 퍼지 공정은 상기 공정 온도보다 낮은 온도와 상기 공정 압력보다 낮은 압력 하에서 진행될 수 있다.
(응용예)
도 6a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 6a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 반도체 소자(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 반도체 소자(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 반도체 소자리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 소자(310)가 본 발명의 실시예에 따라 형성된 반도체 소자를 포함하여, 플로팅 게이트들 내의 불순물 도핑 농도를 적당하게 유지하면서 서로 인접한 플로팅 게이트들 사이의 단락을 방지할 수 있다.
도 6b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 6b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 6a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 액티브 영역
104: 소자 분리 패턴 111: 터널 절연막
112: 게이트 절연 패턴 120: 플로팅 게이트
120a: 플로팅 게이트 하부 120b: 플로팅 게이트 단차부
120c: 플로팅 게이트 상부 122: 게이트 전극
130: 유전막 140: 컨트롤 게이트

Claims (20)

  1. 소자 분리 패턴에 의해 한정된 액티브 영역을 포함하는 기판;
    상기 기판 상에 배치되며, 상부와, 상기 상부보다 넓은 폭을 갖는 하부와, 상기 상부 및 하부 사이에 배치되는 단차부를 포함하는 플로팅 게이트(floating gate);
    상기 플로팅 게이트 상에 배치되는 유전막; 및
    상기 유전막 상에 배치되는 컨트롤 게이트(control gate)를 포함하되,
    상기 플로팅 게이트의 하부는 4nm이상의 높이(height)를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 플로팅 게이트는 p 도전형의 불순물이 도핑된 폴리실리콘(polysilicon)을 포함하며, 상기 p 도전형의 불순물은 붕소(B)인 반도체 소자.
  3. 제2항에 있어서,
    상기 플로팅 게이트는 탄소(C)를 더 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 단차부는 경사면을 갖는 반도체 소자.
  5. 제4항에 있어서,
    상기 경사면은 상기 플로팅 게이트의 중심방향으로 오목한 곡면을 갖는 반도체 소자.
  6. 제4항에 있어서,
    상기 단차부의 경사면은 상기 소자 분리 패턴의 상부면과 연결되는 반도체 소자.
  7. 제1항에 있어서,
    상기 소자 분리 패턴은 상기 기판 표면으로부터 돌출된 상부를 포함하되,
    상기 돌출된 상부는 상기 플로팅 게이트의 하부 측면을 덮는 반도체 소자.
  8. 셀 영역 및 주변 영역을 포함하며, 소자 분리 패턴에 의해 한정된 액티브 영역을 갖는 기판;
    상기 셀 영역 상에 배치되며, 탄소 및 p 도전형의 제1 불순물이 도핑된 폴리실리콘을 포함하는 플로팅 게이트;
    상기 플로팅 게이트 상에 배치되는 유전막 및 컨트롤 게이트; 및
    상기 주변 영역에 배치되며, 탄소 및 p 도전형의 제2 불순물이 도핑된 폴리실리콘을 포함하는 게이트 전극을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 플로팅 게이트는,
    상부;
    상기 상부보다 넓은 폭을 갖는 하부; 및
    상기 상부 및 하부 사이에 배치되는 단차부를 포함하되,
    상기 단차부는 경사면을 갖는 반도체 소자.
  10. 제9항에 있어서,
    상기 플로팅 게이트의 하부는 4nm이상의 높이(height)를 갖는 반도체 소자.
  11. 제8항에 있어서,
    상기 경사면은 상기 플로팅 게이트의 중심 방향으로 오목한 곡면을 갖는 반도체 소자.
  12. 제8항에 있어서,
    상기 소자 분리 패턴은 상기 플로팅 게이트의 하부 측면을 덮으며, 상기 기판 표면으로부터 돌출된 상부를 포함하는 반도체 소자.
  13. 제12항에 있어서,
    상기 단차부의 경사부는 상기 소자 분리 패턴의 상부면과 연결되는 반도체 소자.
  14. 제8항에 있어서,
    상기 p 도전형의 불순물들은 실질적으로 동일하며, 붕소(B)인 반도체 소자.
  15. 기판 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 및 상기 기판을 식각하여, 폴리실리콘 패턴 및 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 매립하고, 상기 폴리실리콘 패턴의 하부 측면을 덮는 소자 분리 패턴을 형성하는 단계;
    상기 소자 분리 패턴에 의해 노출된 폴리실리콘 패턴을, p 도전형의 제1 불순물 및 식각 물질을 포함하는 반응 가스 분위기 하에서 열처리하는 단계;
    상기 폴리실리콘 패턴 및 소자 분리 패턴 상에 유전막 및 도전막을 형성하는 단계; 및
    상기 도전막, 상기 유전막 및 폴리실리콘 패턴들을 패터닝하여, 컨트롤 게이트, 유전막 및 플로팅 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 소자 분리 패턴에 의해 노출된 폴리실리콘 패턴들 열처리하는 단계에서, 상기 반응 가스의 식각 물질은 염소(Cl) 또는 불소(F)를 포함하며, 상기 반응 가스는 BCl3 또는 BF3 가스를 포함하는 반도체 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 반응 가스는 질소 가스(N2)를 더 포함하는 반도체 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 폴리실리콘 패턴은 500℃ 이상의 온도 및 3Torr 이상의 압력에서 열처리되는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 열처리 공정을 수행하는 단계는,
    상기 소자 분리 패턴에 의해 노출된 폴리실리콘 패턴의 상부에 상기 p 도전형의 제2 불순물을 추가적으로 도핑하고,
    상기 노출된 폴리실리콘 패턴의 상부를 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  20. 다수의 기판들을 복층으로 적재하는 보트(boat);
    상기 보트를 수용하고, 상기 보트에 적재된 기판들을 가열하기 위한 종형로(vertical shape furnace);
    상기 종형로와 연결되며, p형 불순물 및 식각 물질을 포함하는 반응 가스를 상기 종형로로 주입하는 제1 가스 제공부; 및
    상기 종형로와 연결되며, 불활성 가스를 상기 종형로로 주입하는 제2 가스 제공부를 포함하는 기판 가공 장치.
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