JP2006228893A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 配線及びパターンの特定箇所を選択的に細らせて配線間隔を広げ、カバレッジの良い成膜条件でもエアギャップを形成することができ、所望の配線間の静電容量を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】 隣接するフローティングゲート電極層について互いの距離が上層から下地基板面までの間で徐々に離れるように上層から下地基板面へ向けて互いの層形状を選択的に細らせ、互いの距離が離れたフローティングゲート電極層の間にエアギャップを有する層間絶縁膜を備える。
【選択図】 図５

Description

この発明は、半導体装置及びその製造方法に係り、特に不揮発性メモリを有する半導体装置及びその製造方法に関するものである。
不揮発性メモリセルは、半導体基板上に平行に並んで配置される平面帯状のアシストゲート電極と、アシストゲート電極に直交するように配置されるコントロールゲート電極と、帯状のアシストゲート電極とコントロールゲート電極からなる格子の各交点に隣接して配置されるフローティングゲート電極とを有している。また、アシストゲート電極の帯状に沿って隣り合うフローティングゲート電極間には、層間絶縁膜が設けられて電気的な絶縁が確保されている。
上述したような不揮発性メモリにおいて、メモリセルの微細化が進むと、アシストゲート電極の帯状に沿って隣り合うフローティングゲート電極の間隔が狭くなり、その間に寄生する静電容量が大きくなる。このようなフローティングゲート電極間の静電容量が大きくなり、コントロールゲート電極とフローティングゲート電極の間に寄生する静電容量との容量比が小さくなると、コントロールゲート電極とフローティングゲート電極とのカップリング比を劣化させる。
これにより、コントロールゲート電極によるフローティングゲート電極の電圧制御の制御性が低下する。例えば、低電圧で十分なメモリの書き込み及び消去の速度が得られず、安定して動作させることができる制御電圧のマージンが少ないメモリとなってしまう。
このような不具合を解決するものとして、例えば特許文献１に開示される半導体装置の製造方法が提案されている。特許文献１では、隣接する２つの配線層間の距離である配線間隔が所定位置を超えない部分に対して前記配線層の高さに達しない位置にエアギャップを設けて配線層間の静電容量を低減する。
つまり、上述した不揮発性メモリでは、アシストゲート電極の帯状に沿って隣り合うフローティングゲート電極間に介在する層間絶縁膜にエアギャップを設ける。これにより、フローティングゲート電極間の静電容量が小さくなり、コントロールゲート電極とフローティングゲート電極とのカップリング比を向上させることができる。
特開平１０−１２７３０号公報
特許文献１に開示される従来の技術では、隣り合う配線層間の距離が小さい箇所のみにエアギャップを形成するための特殊な成膜条件を適切に制御しなければならず、製造工程の煩雑化を招くという課題があった。
例えば、前記成膜条件でエアギャップが形成される配線間隔であってもエアギャップが形成されてはならないような周辺回路部が存在する場合、エアギャップを形成すべき箇所ではカバレッジの悪い前記成膜条件を用い、前記周辺回路部ではカバレッジの良い成膜条件を用いるなど、異なる成膜条件での製造処理を使い分けなければならない。
この発明は、上記のような課題を解決するためになされたもので、隣接する配線層及び／又は孤立パターン層の層形状の特定箇所を選択的に細らせて配線層及び／又は孤立パターン層間の距離を広げ、これら層間をカバレッジの良い成膜条件で絶縁膜を積層してもエアギャップを有する層間絶縁膜を形成することができ、所望の配線層及び／又は孤立パターン層間の静電容量を低減できる半導体装置及びその製造方法を得ることを目的とする。
この発明に係る半導体装置は、隣接する配線層及び／又は孤立パターン層について互いの距離が上層から下地基板面までの間で離れるように上層から下地基板面へ向けて互いの層形状を選択的に細らせ、互いの距離が離れた配線層及び／又は孤立パターン層の間にエアギャップを有する層間絶縁膜を備えるものである。
この発明によれば、隣接する配線層及び／又は孤立パターン層について互いの距離が上層から下地基板面までの間で離れるように上層から下地基板面へ向けて互いの層形状を選択的に細らせ、互いの距離が離れた配線層及び／又は孤立パターン層の間にエアギャップを有する層間絶縁膜を備えるので、配線層及び／又は孤立パターン層間の静電容量を低減させることができるという効果がある。
実施の形態１．
図１〜４は、この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図であり、半導体装置として不揮発性メモリを例に挙げ、図１に示す製造工程から図４に示す製造工程のへ進むものとする。また、各図において、（ａ）は半導体装置のレイアウトを示す上面図、（ｂ）は（ａ）中のＡ−Ａ線での断面図、（ｃ）は（ａ）中のＢ−Ｂ線での断面図を示している。
図１に示す工程では、フローティングゲート電極となるポリシリコン膜層のシリコン基板に近い下部に不純物を注入する。
シリコン基板１上に酸化シリコンなどからなる酸化膜２を形成した後、不純物ドープなどで低抵抗化したポリシリコンなどから、アシストゲート電極として機能する導体膜３を形成する。導体膜３は、図１（ａ）に示すＡ−Ａ線に沿った帯状を有しており、複数の導体膜３がＢ−Ｂ線に沿って平行に並んで配置される。
次に、導体膜３上を覆うように、例えば窒化シリコン（Ｓｉ3Ｎ4など）からなるゲート上窒化膜４を形成する。この後、図１（ｃ）に示すように、各導体膜３に沿って、導体膜３の側面、ゲート上窒化膜４の上面及び側面を覆うように、酸化シリコンなどからなる酸化膜層５を成膜する。
上述した構成を形成した後、図１（ｂ）や図１（ｃ）に示すように、フローティングゲート電極部となるポリシリコン層６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜する。続いて、図１（ｂ）や図１（ｃ）中に矢印で示すように、ポリシリコン層６のシリコン基板１表面に近い下部７に対して、通常のイオン注入法などにより高エネルギーでヒ素（Ａｓ）やボロン（Ｂ）などの不純物を注入する。これにより、下部７における当該不純物濃度を高くする。例えば、ヒ素（Ａｓ）やボロン（Ｂ）、ＢＦ2＋イオンなどを１Ｅ１５以上注入すると、下部７と他のポリシリコン層６部分との間でエッチングレートに差が生じる。ここまでの処理により図１に示す構成が形成される。
次に、図２に示す工程では、コントロールゲート電極を形成する。
図１に示す工程の後、ドライエッチングにより酸化膜層５に隣接するポリシリコンを残して他の部分のポリシリコンを除去し、その上層にＯＮＯ（酸化膜、窒化膜、酸化膜）絶縁膜８を成膜する。この後、ポリシリコン層９をＣＶＤ法などによりＯＮＯ絶縁膜８上に積層する。その上層に低抵抗化したポリシリコンなどからなる導体膜１０を形成する。さらに、その上層に酸化膜１１を形成し、コントロールゲート電極のパターンにエッチングする。これにより、図２（ｂ）や図２（ｃ）に示すような構成が形成される。
続いて、図３に示す工程では、フローティングゲート電極部となるポリシリコン膜層のシリコン基板に近い下部を選択的にエッチングする。
先ず、図２の工程で露出したポリシリコン層６の不純物濃度の高い下部７を、ウエットエッチングにより選択的にエッチングする。例えば、フッ化アンモニウムとフッ酸の混合液を用いることにより、エッチングレート比が３：１となる。このエッチングレート差により、図３（ｂ）に示すように下部７のみが細くなる。
この後、図４に示す工程で層間絶縁膜１２を形成する。このとき、下部７が逆テーパ形状になって下部７間の距離が離れているので、従来の技術と異なってＣＶＤ法などのカバレッジの良い成膜条件で層間絶縁膜１２を形成しても、図４（ｂ）に示すように、下部７間にエアギャップ１３が形成される。また、図４（ｃ）中に丸で囲んだ部分が、フローティングゲート電極ＦＧとなる。
なお、ポリシリコン層６とその下部７の適切な寸法関係としては、図５（ａ）に示すように、ポリシリコン層６及び下部７の幅をそれぞれＡ，Ｂ、酸化膜２からの下部７の高さをＣ、下部７からのポリシリコン層６の高さをＤとすると、Ａ：Ｂ＝１０．８：１０．４程度となるように逆テーパ形状の下部７を形成する。また、このとき、図５（ａ）、（ｂ）に示すように、下部７より上方のポリシリコン層６部分、即ちＯＮＯ絶縁膜８とフローティングゲート電極が接する部分は、シリコン基板１に対して垂直な層形状が崩れて接触面積が減少しないようにウエットエッチング処理を制御する。
このような寸法関係にすることで、ＯＮＯ絶縁膜８とフローティングゲート電極が接する部分との間に寄生する静電容量の大きさは維持しつつ、部分７間、即ちフローティングゲート電極間に寄生した静電容量を減少させることができる。これにより、コントロールゲート電極とフローティングゲート電極の間に寄生する静電容量との容量比が大きくなるので、コントロールゲート電極とフローティングゲート電極とのカップリング比を向上させることができる。
以上のように、この実施の形態１によれば、隣接するフローティングゲート電極層を形成し、これら隣接するフローティングゲート電極層間の上層から下地基板面までの間にエッチングを促進させる不純物としてヒ素やボロンを注入し、エッチングにより隣接するフローティングゲート電極層の上層から下地基板面へ向けて互いの層形状を選択的に細らせるので、コントロールゲート電極とフローティングゲート電極とのカップリング比が向上し、コントロールゲート電極によるフローティングゲート電極の電圧制御の制御性を向上させることができる。これにより、例えば低電圧でも十分なメモリの書き込み及び消去の速度を得ることができるなど、安定して動作する制御電圧のマージンが多いメモリを得ることができる。
実施の形態２．
図６〜８は、この発明の実施の形態２による半導体装置の製造方法の各工程における構成を示す図であり、半導体装置として不揮発性メモリを例に挙げ、図６に示す製造工程から図８に示す製造工程のへ進むものとする。また、各図において、（ａ）は半導体装置のレイアウトを示す上面図、（ｂ）は（ａ）中のＡ−Ａ線での断面図、（ｃ）は（ａ）中のＢ−Ｂ線での断面図を示している。
図６に示す工程では、フローティングゲート電極となるポリシリコン膜層のシリコン基板に近い下部以外に窒素や酸素などを注入する。
上記実施の形態１と同様に、シリコン基板１上に酸化シリコンなどからなる酸化膜２を形成した後、不純物ドープなどで低抵抗化したポリシリコンなどからアシストゲート電極として機能する導体膜３を形成する。導体膜３は、図６（ａ）に示すＡ−Ａ線に沿った帯状を有しており、複数の導体膜３がＢ−Ｂ線に沿って平行に並んで配置される。
次に、導体膜３上を覆うように、例えば窒化シリコン（Ｓｉ3Ｎ4など）からなるゲート上窒化膜４を形成する。この後、図６（ｃ）に示すように、各導体膜３に沿って、導体膜３の側面、ゲート上窒化膜４の上面及び側面を覆うように、酸化シリコンなどからなる酸化膜層５を成膜する。続いて、図６（ｂ）や図６（ｃ）に示すように、フローティングゲート電極部となるポリシリコン層６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜する。
上述した構成を形成した後、ドライエッチングにより酸化膜層５に隣接するポリシリコンを残して他の部分のポリシリコンを除去し、その上層にＯＮＯ（酸化膜、窒化膜、酸化膜）絶縁膜８を成膜する。この後、ポリシリコン層９をＣＶＤ法などによりＯＮＯ絶縁膜８上に積層する。その上層に低抵抗化したポリシリコンなどからなる導体膜１０を形成する。さらに、その上層に酸化膜１１を形成し、コントロールゲート電極のパターンにエッチングする。
このあと、シリコン基板１上でフローティングゲート電極の下部が露出した状態で斜めからアルゴンや窒素、酸素などを注入する。このとき、注入角度を調整することにより、ポリシリコン層６のうち、ウエットエッチングのエッチングレートを遅くしたい、ＯＮＯ絶縁膜８とフローティングゲート電極が接する部分にのみ注入を行い、アモルファス化したシリコン部分１４を形成する。これにより、図６（ｂ）や図６（ｃ）に示すような構成が形成される。
続いて、図７に示す工程では、フローティングゲート電極となるポリシリコン膜層のシリコン基板に近い下部を選択的にエッチングする。
先ず、図６の工程でアルゴンや窒素、酸素などが注入されず、アモルファス化されなかったポリシリコン層部分を選択的にエッチングする。例えば、フッ化アンモニウムとフッ酸の混合液を用いることにより、エッチングレート比が２：１となる。これにより、図７（ｂ）に示すように、アモルファス化したポリシリコン層部分１４の形状は維持され、下方のポリシリコン層６部分のみが細くなる。
この後、図８に示す工程で層間絶縁膜１２を形成する。このとき、下方のポリシリコン層６部分が逆テーパ形状になって、これらの距離が離れているので、従来の技術と異なってＣＶＤ法などのカバレッジの良い成膜条件で層間絶縁膜１２を形成しても、図８（ｂ）に示すようにエアギャップ１３が形成される。
なお、図６に示したアルゴンや窒素、酸素の注入処理では、シャドウイングを利用して所望の箇所のみに注入する。具体的に説明すると、図９に示すように、ポリシリコン層６のうち、ＯＮＯ絶縁膜８とフローティングゲート電極が接する部分より下方の部分の高さをＣ、この部分より上方の高さをＥ、ポリシリコン層６を含む配線層間の距離をＦとすると、注入角度θをθ＝ｔａｎ（Ｅ／Ｆ）とする。
これにより、図９（ａ）、（ｂ）に示すように、アルゴンや窒素、酸素の注入でアモルファス化したシリコン部分１４、即ちＯＮＯ絶縁膜８とフローティングゲート電極が接する部分は、シリコン基板１に対して垂直な形状が維持され、部分１４より下方のポリシリコン層６部分のみが細くなる。
このようにすることで、ＯＮＯ絶縁膜８とフローティングゲート電極が接する部分との間に寄生する静電容量の大きさは維持しつつ、フローティングゲート電極間に寄生した静電容量を減少させることができる。これにより、コントロールゲート電極とフローティングゲート電極の間に寄生する静電容量との容量比が大きくなるので、コントロールゲート電極とフローティングゲート電極とのカップリング比を向上させることができる。
以上のように、この実施の形態２によれば、隣接するフローティングゲート電極層を形成し、これら隣接するフローティングゲート電極層について互いの層形状を細らせたくないさらに上層部分にエッチングを遅延させる窒素や酸素などの不純物を注入してアモルファス化し、エッチングにより隣接するフローティングゲート電極層の上層から下地基板面へ向けて互いの層形状を選択的に細らせるので、コントロールゲート電極とフローティングゲート電極とのカップリング比が向上し、コントロールゲート電極によるフローティングゲート電極の電圧制御の制御性を向上させることができる。これにより、例えば低電圧でも十分なメモリの書き込み及び消去の速度を得ることができるなど、安定して動作する制御電圧のマージンが多いメモリを得ることができる。
実施の形態３．
実施の形態３は、上記実施の形態１及び２を組み合わせた処理を施すことで、選択的にエッチングしたい部分のエッチングレート比を向上させた例を示す。
先ず、上記実施の形態１で示した図１と同様に、シリコン基板１上に酸化シリコンなどからなる酸化膜２を形成した後、不純物ドープなどで低抵抗化したポリシリコンなどからアシストゲート電極として機能する導体膜３を形成する。次に、導体膜３上を覆うように、例えば窒化シリコン（Ｓｉ3Ｎ4など）からなるゲート上窒化膜４を形成する。この後、図１（ｃ）に示すように、各導体膜３に沿って、導体膜３の側面、ゲート上窒化膜４の上面及び側面を覆うように、酸化シリコンなどからなる酸化膜層５を成膜する。
続いて、上述した構成を形成した後、図１（ｂ）や図１（ｃ）に示すように、フローティングゲート電極となるポリシリコン層６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜する。次に、上記実施の形態１と同様に、ポリシリコン層６のシリコン基板１表面に近い下部に対して、通常のイオン注入法などにより高エネルギーでヒ素（Ａｓ）やボロン（Ｂ）などの不純物を注入する。これにより、当該部分における当該不純物濃度を高くする。例えば、ヒ素（Ａｓ）やボロン（Ｂ）、ＢＦ2＋イオンなどを１Ｅ１５以上注入すると、他のポリシリコン層部分との間でエッチングレートに差が生じる。
このあと、上記実施の形態１で示した図２と同様に、前述した工程の後、ドライエッチングにより酸化膜層５に隣接するポリシリコンを残して他の部分のポリシリコンを除去し、その上層にＯＮＯ（酸化膜、窒化膜、酸化膜）絶縁膜８を成膜する。この後、ポリシリコン層９をＣＶＤ法などによりＯＮＯ絶縁膜８上に積層する。その上層に低抵抗化したポリシリコンなどからなる導体膜１０を形成する。さらに、その上層に酸化膜１１を形成し、コントロールゲート電極のパターンにエッチングする。
次に、上記実施の形態２で示した図６と同様に、シリコン基板１上でフローティングゲート電極の下部が露出した状態で斜めからアルゴンや窒素、酸素などを注入する。このとき、注入角度を調整することにより、ポリシリコン層６のうち、ウエットエッチングのエッチングレートを遅くしたい、ＯＮＯ絶縁膜８とフローティングゲート電極が接する部分に注入を行い、アモルファス化したシリコン部分を形成する。
以上の処理によって、ポリシリコン層６のシリコン基板１表面に近い部分には、ヒ素（Ａｓ）やボロン（Ｂ）、ＢＦ2＋イオンなどの不純物が注入され、この部分より上方のＯＮＯ絶縁膜８とフローティングゲート電極が接する部分に相当する箇所には、アルゴンや窒素、酸素などが注入されてアモルファス化される。
続いて、ウエットエッチングにより、ポリシリコン層６のうち、アルゴンや窒素、酸素などが注入されず、アモルファス化されなかった部分であって、ヒ素（Ａｓ）やボロン（Ｂ）、ＢＦ2＋イオンなどの不純物が注入されて拡散層となった部分を選択的にエッチングする。例えば、フッ化アンモニウムとフッ酸の混合液を用いることにより、エッチングレート比が６：１となる。これにより、図３（ｂ）や図７（ｂ）に示すように、アモルファス化したポリシリコン層部分の形状は維持され、下方のポリシリコン層６部分のみが細くなる。
この後、上記実施の形態１で示した図４や上記実施の形態２で示した図８のように層間絶縁膜１２を形成する。このとき、下方のポリシリコン層６部分が逆テーパ形状になって、これらの距離が離れているので、従来の技術と異なってＣＶＤ法などのカバレッジの良い成膜条件で層間絶縁膜１２を形成してもエアギャップが形成される。
以上のように、この実施の形態３によれば、隣接するフローティングゲート電極層を形成し、これら隣接するフローティングゲート電極層間の上層から下地基板面までの間にエッチングを促進させる不純物としてヒ素やボロンを注入し、互いの層形状を細らせたくないさらに上層部分にエッチングを遅延させる不純物として窒素や酸素を注入してアモルファス化し、エッチングにより隣接するフローティングゲート電極層の上層から下地基板面へ向けて互いの層形状を選択的に細らせるので、コントロールゲート電極とフローティングゲート電極とのカップリング比が向上し、コントロールゲート電極によるフローティングゲート電極の電圧制御の制御性を向上させることができる。これにより、例えば低電圧でも十分なメモリの書き込み及び消去の速度を得ることができるなど、安定して動作する制御電圧のマージンが多いメモリを得ることができる。
実施の形態４．
図１０〜１２は、この発明の実施の形態４による半導体装置の製造方法の一工程における構成を示す図であり、半導体装置として不揮発性メモリを例に挙げ、図１０に示す製造工程から図１２に示す製造工程のへ進むものとする。また、各図において、（ａ）は半導体装置のレイアウトを示す上面図、（ｂ）は（ａ）中のＡ−Ａ線での断面図、（ｃ）は（ａ）中のＢ−Ｂ線での断面図を示している。
図１０に示す工程では、シリコン基板１上に酸化シリコンなどからなる酸化膜２を形成した後、不純物ドープなどで低抵抗化したポリシリコンなどからアシストゲート電極として機能する導体膜３を形成する。導体膜３は、図１０（ａ）に示すＡ−Ａ線に沿った帯状を有しており、図１０（ｃ）に示すように複数の導体膜３がＢ−Ｂ線に沿って平行に並んで配置される。
次に、導体膜３上を覆うように、例えば窒化シリコン（Ｓｉ3Ｎ4など）からなるゲート上窒化膜４を形成する。この後、図１０（ｃ）に示すように、各導体膜３に沿って、導体膜３の側面、ゲート上窒化膜４の上面及び側面を覆うように、酸化シリコンなどからなる酸化膜層５を成膜する。続いて、図１０（ｂ）や図１０（ｃ）に示すように、フローティングゲート電極部となるポリシリコン層６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜する。
上述した構成を形成した後、ドライエッチングにより酸化膜層５に隣接するポリシリコンを残して他の部分のポリシリコンを除去し、その上層にＯＮＯ（酸化膜、窒化膜、酸化膜）絶縁膜８を成膜する。この後、ポリシリコン層９をＣＶＤ法などによりＯＮＯ絶縁膜８上に積層する。その上層に低抵抗化したポリシリコンなどからなる導体膜１０を形成する。さらに、その上層に酸化膜１１を形成し、コントロールゲート電極のパターンにエッチングする。これにより、図１０（ｂ）に示すように、シリコン基板１上でフローティングゲート電極部となるポリシリコン層６が露出した状態が形成される。
続いて、図１１に示す工程では、シリコン基板１上でフローティングゲート電極部が露出した状態でウエットエッチングを実行する。例えば、フッ酸などを用いることにより、他の膜材料とのウエットエッチングのエッチングレート差からポリシリコン層６，９が選択的にエッチングされる。これにより、図１１（ｂ）に示すように、フローティングゲート電極部となるポリシリコン層６及びコントロールゲート電極部となるポリシリコン層９部分の層形状が細くなる。一方、ポリシリコンよりエッチングされにくいＯＮＯ絶縁膜８は、図１１（ｂ）に示すように、その層形状が維持されて下層のポリシリコン層６を上方から隠すような庇（ひさし）形状となる。
この後、図１２に示す工程で層間絶縁膜１２を形成する。このとき、ＯＮＯ絶縁膜８が下層のポリシリコン層６を上方から隠す庇形状となっているので、従来の技術と異なってＣＶＤ法などのカバレッジの良い成膜条件で層間絶縁膜１２を形成しても、図１２（ｂ）に示すようにエアギャップ１３が形成される。
以上のように、この実施の形態４によれば、フローティングゲート電極部を構成するポリシリコン層６よりエッチングレートが小さいＯＮＯ絶縁膜８をポリシリコン層６の上層に形成し、これらのエッチングレート差を用いたウエットエッチングにより、ポリシリコン層６の層形状を選択的に細らせ、このウエットエッチングにおいて層形状が維持されたＯＮＯ絶縁膜８を庇として絶縁膜を積層することによりフローティングゲート電極部となるポリシリコン層６間にエアギャップを有する層間絶縁膜１２を形成するので、ＯＮＯ絶縁膜８とフローティングゲート電極が接する部分との間に寄生する静電容量の大きさは維持しつつ、フローティングゲート電極間に寄生した静電容量を減少させることができる。これにより、コントロールゲート電極とフローティングゲート電極の間に寄生する静電容量との容量比が大きくなるので、コントロールゲート電極とフローティングゲート電極とのカップリング比を向上させることができる。
実施の形態５．
図１３〜１８は、この発明の実施の形態５による半導体装置の製造方法の一工程における構成を示す図であり、半導体装置として不揮発性メモリを例に挙げ、図１３に示す製造工程から図１８に示す製造工程のへ進むものとする。また、各図において、（ａ）は半導体装置のレイアウトを示す上面図、（ｂ）は（ａ）中のＡ−Ａ線での断面図、（ｃ）は（ａ）中のＢ−Ｂ線での断面図を示している。
図１３に示す工程では、シリコン基板１上に酸化シリコンなどからなる酸化膜２を形成した後、不純物ドープなどで低抵抗化したポリシリコンなどからアシストゲート電極として機能する導体膜３を形成する。導体膜３は、図１３（ａ）に示すＡ−Ａ線に沿った帯状を有しており、図１３（ｃ）に示すように複数の導体膜３がＢ−Ｂ線に沿って平行に並んで配置される。
次に、導体膜３上を覆うように、例えば窒化シリコン（Ｓｉ3Ｎ4など）からなるゲート上窒化膜４を形成する。この後、図１３（ｃ）に示すように、各導体膜３に沿って、導体膜３の側面、ゲート上窒化膜４の上面及び側面を覆うように、酸化シリコンなどからなる酸化膜層５を成膜する。続いて、フローティングゲート電極部となるポリシリコン層６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより成膜する。
上述した構成を形成した後、ドライエッチングにより酸化膜層５に隣接するポリシリコンを残して他の部分のポリシリコンを除去し、その上層にＯＮＯ（酸化膜、窒化膜、酸化膜）絶縁膜８を成膜する。この後、ポリシリコン層９をＣＶＤ法などによりＯＮＯ絶縁膜８上に積層する。その上層に低抵抗化したポリシリコンなどからなる導体膜１０を形成する。
さらに、その上層に酸化膜１１を形成し、コントロールゲート電極のパターンにエッチングする。ここで、本実施の形態では、図１３（ｂ）に示すように、当該エッチングをＯＮＯ絶縁膜８でストップする。
次に、図１４に示す工程で、ＯＮＯ絶縁膜８の上層部を覆うように保護膜１５を形成する。例えば、シリコン窒化膜をＣＶＤ法などにより成膜することで、図１４（ｂ）及び図１４（ｃ）に示すように、ＯＮＯ絶縁膜８上のポリシリコン層９、導体膜１０及び酸化膜１１からなる層部分をシリコン窒化膜の保護膜１５で被覆する。
続いて、図１５に示す工程で、保護膜１５をエッチバックすることにより、ＯＮＯ絶縁膜８上のポリシリコン層９、導体膜１０及び酸化膜１１からなる層部分の側壁にのみ保護膜１５を残す（図１５（ｂ）参照）。
この後、図１６に示す工程で、ＯＮＯ絶縁膜８上のポリシリコン層９、導体膜１０及び酸化膜１１からなる層部分の側壁にのみ保護膜１５を有する構成に対して、コントロールゲート電極のパターンにエッチングする。これにより、図１６（ｂ）に示すように、シリコン基板１上でフローティングゲート電極部となるポリシリコン層６が露出した状態が形成される。
続く図１７に示す工程では、シリコン基板１上でフローティングゲート電極部が露出した状態でウエットエッチングを実行する。例えば、フッ酸などを用いることにより、保護膜１５とポリシリコン層６とのウエットエッチングのエッチングレート差からポリシリコン層６が選択的にエッチングされる。これにより、図１７（ｂ）に示すように、フローティングゲート電極部となるポリシリコン層６部分の層形状が細くなる。
一方、ポリシリコンよりエッチングされにくい保護膜１５で被覆されたＯＮＯ絶縁膜８の上層の構成層は、図１７（ｂ）に示すように、その層形状が維持されて下層のポリシリコン層６を上方から隠すような庇（ひさし）形状となる。このとき、酸化膜１１は完全に除去される（図１７（ｃ）参照）。
この後、図１８に示す工程で、層間絶縁膜１２を形成する。このとき、保護膜１５で被覆されたＯＮＯ絶縁膜８の上層の構成層が下層のポリシリコン層６を上方から隠す庇形状となっているので、従来の技術と異なってＣＶＤ法などのカバレッジの良い成膜条件で層間絶縁膜１２を形成しても、図１８（ｂ）に示すようにエアギャップ１３が形成される。
以上のように、この実施の形態５によれば、層形状を細らせたくないＯＮＯ絶縁膜８より上層部分にウエットエッチングを遅延させる保護膜１５を形成し、当該保護膜１５とフローティングゲート電極部を構成するポリシリコン層６とのエッチングレート差を用いたウエットエッチングにより、ポリシリコン層６の層形状を選択的に細らせ、このウエットエッチングにおいて層形状が維持された保護膜１５で被覆されたＯＮＯ絶縁膜８の上層の構成層を庇として絶縁膜を積層することによりフローティングゲート電極部となるポリシリコン層６間にエアギャップを有する層間絶縁膜１２を形成するので、ＯＮＯ絶縁膜８とフローティングゲート電極が接する部分との間に寄生する静電容量の大きさは維持しつつ、フローティングゲート電極間に寄生した静電容量を減少させることができる。これにより、コントロールゲート電極とフローティングゲート電極の間に寄生する静電容量との容量比が大きくなるので、コントロールゲート電極とフローティングゲート電極とのカップリング比を向上させることができる。
なお、上記実施の形態１〜５では、フローティングゲート電極層間の距離を広げてエアギャップを形成する例を示したが、本発明はこれらに限定させるものではない。つまり、配線層及び／又は孤立パターン層の間で静電寄生容量を低減したい箇所があれば、本発明を適用して配線層及び／又は孤立パターン層自体を細くすることで隣接するもの同士の間隔を広げることで、これらの間の静電寄生容量を低減することができる。
この発明の実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態１による半導体装置の配線構成例を示す断面図である。 この発明の実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態２による半導体装置の配線構成例を示す断面図である。 この発明の実施の形態４による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態４による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態４による半導体装置の製造方法の一工程における構成を示す図である。 この発明の実施の形態５による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態５による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態５による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態５による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態５による半導体装置の製造方法の一工程における構成を示す図である。 実施の形態５による半導体装置の製造方法の一工程における構成を示す図である。
符号の説明
１ シリコン基板、２ 酸化膜、３，１０ 導体膜、４ ゲート上窒化膜、５ 酸化膜層、６ ポリシリコン層、７ 下部、８ ＯＮＯ絶縁膜、９ ポリシリコン層、１１ 酸化膜、１２ 層間絶縁膜、１３ エアギャップ、１４ アモルファス化したシリコン部分、１５ 保護膜。

Claims (12)

  1. 隣接する配線層及び／又は孤立パターン層について互いの距離が上層から下地基板面までの間で離れるように前記上層から前記下地基板面へ向けて互いの層形状を選択的に細らせ、互いの距離が離れた前記配線層及び／又は前記孤立パターン層の間にエアギャップを有する層間絶縁膜を備えた半導体装置。
  2. 半導体基板上に複数の電荷蓄積用のフローティングゲート電極を構成する配線層を備えた不揮発性メモリ構造を有し、隣接する前記フローティングゲート電極を構成する配線層について上層から下地基板面へ向けて互いの層形状を選択的に細らせ、互いの距離が離れた前記配線層間にエアギャップを有する層間絶縁膜を備えたことを特徴とする請求項１記載の半導体装置。
  3. 層間絶縁膜は、隣接する配線層のフローティングゲート電極部間にエアギャップを有することを特徴とする請求項２記載の半導体装置。
  4. 半導体基板上に形成した隣接する配線層及び／又は孤立パターン層間にエアギャップを有する層間絶縁膜を備えた半導体装置の製造方法において、
    エッチングレート差を用いたウエットエッチングにより、隣接する前記配線層及び／又は前記孤立パターン層について互いの距離が上層から下地基板面までの間で離れるように前記上層から前記下地基板面へ向けて互いの層形状を選択的に細らせるステップと、
    互いの距離が離れた前記配線層及び／又は前記孤立パターン層間に絶縁膜を積層して前記配線層及び／又は前記孤立パターン層間に前記エアギャップを有する層間絶縁膜を形成するステップとを備えたことを特徴とする半導体装置の製造方法。
  5. 半導体装置は、半導体基板上に複数の電荷蓄積用のフローティングゲート電極を構成する配線層を備えた不揮発性メモリ構造を有し、
    エッチングレート差を用いたウエットエッチングにより、隣接する前記フローティングゲート電極を構成する配線層について互いの距離が上層から下地基板面までの間で離れるように前記上層から前記下地基板面へ向けて互いの層形状を選択的に細らせ、
    互いの距離が離れた前記配線層間に絶縁膜を積層して前記配線層間にエアギャップを有する層間絶縁膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 隣接する配線層及び／又は孤立パターン層の間の上層から下地基板面までの間にウエットエッチングを促進させる不純物を注入し、当該不純物注入により生じるエッチングレート差を用いたウエットエッチングにより、隣接する前記配線層及び／又は前記孤立パターン層の前記上層から前記下地基板面へ向けて互いの層形状を選択的に細らせることを特徴とする請求項４又は請求項５記載の半導体装置の製造方法。
  7. 隣接する配線層及び／又は孤立パターン層について互いの層形状を細らせたくないさらに上層部分にウエットエッチングを遅延させる不純物を注入し、当該不純物注入により生じたエッチングレート差を用いたウエットエッチングにより、隣接する前記配線層及び／又は前記孤立パターン層の前記上層から前記下地基板面へ向けて互いの層形状を選択的に細らせることを特徴とする請求項４又は請求項５記載の半導体装置の製造方法。
  8. 隣接する前記配線層及び／又は前記孤立パターン層の間の上層から下地基板面までの間にエッチングを促進させる不純物を注入するステップと、
    隣接する前記配線層及び／又は前記孤立パターン層について互いの層形状を細らせたくないさらに上層部分にエッチングを遅延させる不純物を注入するステップと、
    前記不純物注入により生じたエッチングレート差を用いたウエットエッチングにより、隣接する前記配線層及び／又は前記孤立パターン層の前記上層から前記下地基板面へ向けて互いの層形状を選択的に細らせるステップとを備えたことを特徴とする請求項４又は請求項５記載の半導体装置の製造方法。
  9. 配線層及び／又は孤立パターン層は、下地基板面から上層までの部分がポリシリコンで形成されており、ウエットエッチングを促進させる不純物としてヒ素、リン、ボロン及びＢＦ2＋のうちの少なくとも１つを前記部分に注入することを特徴とする請求項６又は請求項８記載の半導体装置の製造方法。
  10. 配線層及び／又は孤立パターン層は、上層部分がポリシリコンで形成されており、ウエットエッチングを遅延させる不純物としてアルゴン、窒素及び酸素のうちの少なくとも１つを前記部分に注入し、アモルファス化してエッチングを遅延させることを特徴とする請求項７又は請求項８記載の半導体装置の製造方法。
  11. 隣接する配線層及び／又は孤立パターン層において、層形状を細らせたい構成層よりエッチングレートが小さい構成層を前記層形状を細らせたい構成層の上層に形成し、
    隣接する前記配線層及び／又は前記孤立パターン層の構成層のエッチングレート差を用いたウエットエッチングにより、隣接する前記配線層及び／又は前記孤立パターン層の互いの前記細らせたい構成層の層形状を選択的に細らせ、
    前記ウエットエッチングにおいて層形状が維持された前記細らせたい構成層の上層に形成した構成層を庇として前記配線層及び／又は前記孤立パターン層間に絶縁膜を積層することにより前記配線層及び／又は前記孤立パターン層間に前記エアギャップを有する層間絶縁膜を形成することを特徴とする請求項４又は請求項５記載の半導体装置の製造方法。
  12. 隣接する配線層及び／又は孤立パターン層について互いの層形状を細らせたくないさらに上層部分にウエットエッチングを遅延させる保護膜を形成し、当該保護膜による他の部分とのエッチングレート差を用いたウエットエッチングにより、隣接する前記配線層及び／又は前記孤立パターン層の前記上層から前記下地基板面へ向けて互いの層形状を選択的に細らせることを特徴とする請求項４又は請求項５記載の半導体装置の製造方法。
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