KR100553839B1 - 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법 - Google Patents

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Abstract

캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법이 개시된다. 캐패시터는 스토리지 도전막 패턴 및 스토리지 도전막 패턴의 외벽 상에 스토리지 도전막 패턴과 실질적으로 동일한 물질로 형성되어 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 구비하는 스토리지 전극, 스토리지 전극 상에 형성된 유전막, 그리고 유전막 상에 형성된 플레이트 전극을 포함한다. 보상 부재를 통하여 스토리지 전극을 형성하는 식각 공정 동안 특히 스토리지 도전막 패턴 상부의 손실을 보상할 수 있으므로 스토리지 전극의 구조적 안정성이 저하되는 것을 방지할 수 있다. 또한, 보상 부재가 스토리지 도전막 패턴의 외측 상부에 제공되기 때문에, 적절한 두께를 갖는 스토리지 전극을 형성할 수 있으므로 캐패시터의 전기적 특성을 개선할 수 있다.

Description

캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법{Capacitor, Method for manufacturing the capacitor, Semiconductor device including the capacitor, and Method for manufacturing the semiconductor device}
도 1a 내지 도 1d는 종래의 실린더형 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 종래의 적층형 캐패시터의 제조 방법을 성명하기 위한 단면도들이다.
도 3a 내지 도 14b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15a 내지 도 22b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23a 내지 도 27b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：반도체 기판 103：소자 분리막
106：게이트 산화막 패턴 109：게이트 도전막 패턴
112：게이트 마스크 115, 151：제1 및 제2 스페이서
118：게이트 구조물 121, 124：제1 및 제2 콘택 영역
127：워드 라인 133, 136：제1 및 제2 패드
130, 139, 142, 160：제1 내지 제4 층간 절연막
145：비트라인 도전막 패턴 148：비트라인 마스크
154：비트 라인 157：제4 패드
163：식각 저지막 166：몰드막
169, 212：스토리지 노드 마스크 172, 215, 262：개구
175, 218, 265：제3 스페이서 178, 221, 268：제4 콘택 홀
179：제5 콘택홀 185, 224：희생막
176, 219：보상 부재 188, 223, 272：스토리지 전극 패턴
190, 227, 275：스토리지 전극 193, 230, 278：유전막
196, 234, 281：플레이트 전극 200, 240, 290：캐패시터
203, 253：제1 몰드막 206, 256：제2 몰드막
209, 259：제3 몰드막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 스토리지 전극의 전기적 특성 및 구조적 안정성을 크게 향상시킨 캐패시터를 포함하 는 반도체 장치 및 그 제조 방법에 관한 것이다.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 이후에는 박스 형상 또는 실린더 형상으로 형성하고 있다. 그러나, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 캐패시터들 사이에 2-비트 단락(bit fail)이 발생하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 경사진 계단형 스토리지 전극을 포함하는 캐패시터의 제조 방법이 I. S. Hwang 등에게 허여된 미국특허 제 6,548,853호에 개시되어 있다
도 1a 내지 도 1d는 상기 미국 특허에 개시된 경사진 계단형 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 반도체 기판(도시되지 않음)의 상부에 형성된 층간 절연막(1)에 상기 반도체 기판의 콘택 영역들을 노출시키는 스토리지 노드 콘택홀들(도시되지 않음)을 형성한다.
상기 스토리지 노드 콘택홀 내에 각기 스토리지 노드 콘택 플러그들(3)을 현성한 다음, 스토리지 노드 콘택 플러그들(3) 및 층간 절연막(1) 상에 질화물을 사용하여 식각 저지막(6)을 형성한다.
식각 저지막(6) 상에 하부 몰드막(9) 및 상부 몰드막(12)을 순차적으로 형성 한 후, 이 때, 하부 몰드막(9)은 상부 몰드막(12)에 비하여 불화수소를 포함하는 식각액에 대하여 빠른 식각 속도를 갖는 물질로 구성된다. 예를 들면, 하부 몰드막(9)은 BPSG(Boro Phosphor Silicate Glass) 또는 PSG(Phosphor Silicate Glass) 등으로 구성되며, 상부 몰드막(12)은 USG(Undoped Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate) 등으로 이루어진다.
이방성 식각 공정으로 상부 몰드막(12), 하부 몰드막(9) 및 식각 저지막(6)을 차례로 패터닝하여, 스토리지 노드 콘택 플러그들(3)을 노출시키는 예비 스토리지 노드 홀들(15)을 형성한다. 이 경우, 예비 스토리지 노드 홀들(15)은 상부 직경이 하부 직경 보다 넓은 구조를 가진다.
도 1b를 참조하면, 예비 스토리지 홀들(15)의 내벽을 구성하는 하부 몰드막(9)을 등방성 식각 공정으로 식각하여, 스토리지 노드 홀들(18)을 형성한다. 이에 따라, 스토리지 노드 홀들(18)의 하부 직경이 확장됨으로써, 스토리지 노드 홀들(18)은 전체적으로 경사진 계단형의 구조를 가지게 된다.
도 1c를 참조하면, 상부 몰드막(12), 스토리지 홀들(18)의 내벽 및 스토리지 노드 콘택 플러그(3) 상에 도전막(21) 및 HSG(Hemi-Spherical Grain) 실리콘막(24)을 차례로 형성한 다음, 스토리지 노드 홀들(18)을 채우면서 HSG 실리콘막(24) 상에 희생막(27)을 형성한다.
도 1d를 참조하면, 상부 몰드막(12)의 상면이 노출될 때까지, 희생막(27), HSG 실리콘막(24) 및 도전막(21)을 제거하여, 스토리지 노드 홀들(18) 내에 각기 도전막 패턴(30) 및 HSG 실리콘막 패턴(33)을 형성한다. 계속하여, 상부 몰드막(12) 및 하부 몰드막(9)을 차례로 제거함으로써, 층간 절연막(1) 상에 도전막 패턴(30) 및 HSG 실리콘막 패턴(33)을 포함하는 경사진 계단형의 스토리지 전극(36)을 형성한다.
그러나, 상술한 캐패시터의 스토리지 전극(36)을 제조하기 위하여, 수회의 식각 공정을 수행하는 동안 스토리지 전극(36)의 상부가 얇아지는 문제가 야기된다. 즉, 스토리지 전극(36)의 하부에 대해서는 1 내지 2회 정도의 식각 공정이 수행되지만, 스토리지 전극(36)의 상부에 대해서는 보다 여러 차례의 식각 공정이 수행되기 때문에 스토리지 전극(36)의 상부의 두께가 하부에 비하여 지나치게 얇아지게 된다. 이와 같이 스토리지 전극(36)의 상부가 매우 얇아질 경우, 특히 스토리지 전극(36)의 상부에서 캐패시터의 전기적 특성이 저하되는 문제를 초래하게 된다. 또한, 얇은 상부를 갖는 스토리지 전극(36)은 기계적 안정성이 저하되기 때문에, 스토리지 전극(36)이 전체적으로 휘어지는 보잉(bowing) 현상이 유발되어 결국 캐패시터의 구조적 안정성을 떨어뜨리게 된다.
이와 같은 보잉 현상을 해결할 수 있는 적층형 캐패시터가 일국 공개특허 공보 제2003-224210호에 제시되어 있다.
도 2a 내지 도 2d는 상기 일본 공개특허에 개시된 적층형 캐패시터의 제조 방법을 성명하기 위한 단면도들을 도시한 것이다.
도 2a를 참조하면, 비트 라인과 같은 하부 구조물(도시되지 않음)이 형성되고, 콘택 영역(도시되지 않음)이 마련된 반도체 기판(42) 상에 층간 절연막(45)을 형성한 후, 층간 절연막(45)에 상기 콘택 영역을 노출시키는 콘택홀(도시되지 않 음)을 형성한다.
상기 콘택홀 내에 콘택 영역에 접촉되는 콘택 플러그(48)를 형성한 다음, 콘택 플러그(8) 및 층간 절연막(45) 상에 제1 식각 저지막(51), 제1 절연막(54), 제2 식각 저지막(57), 제2 절연막(60) 및 반사 방지막(63)을 순차적으로 형성한다.
반사 방지막(63) 상에 포토레지스트 패턴(66)을 형성한 다음, 포토레지스트 패턴(66)을 식각 마스크로 이용하여 반사 방지막(63), 제2 절연막(60), 제2 식각 저지막(57), 제1 절연막(54) 및 제1 식각 저지막(51)을 차례로 식각함으로써, 콘택 플러그(48)를 노출시키는 개구부(69)를 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(66) 및 반사 방지막(63)을 제거한 다음, 콘택 플러그(48), 개구부(69)의 내벽 및 제2 절연막(60) 상에 제1 도전막(72)을 형성한다.
개구부(69)를 채우면서 제1 도전막(72) 상에 제3 절연막을 형성한 후, 제3 절연막을 부분적으로 식각하여 개구부(69)에 매립되는 제3 절연막 패턴(75)을 형성한다.
도 2c를 참조하면, 제1 도전막(72)을 식각하여 스토리지 전극(78)을 형성한 다음, 제3 절연막 패턴(75) 및 제2 절연막(60)을 제거한다.
도 2d를 참조하면, 제2 절연막(60)의 제거에 따라 노출된 제2 식각 저지막(57) 및 스토리지 전극(78) 상에 유전막(81) 및 플레이트 전극(84)를 순차적으로 형성하여 적층형 캐패시터(87)를 완성한다.
그러나, 전술한 종래의 적층형 캐패시터에 있어서, 제2 식각 저지막(57), 제1 절연막(54) 및 제1 식각 저지막(51)이 스토리지 전극(78) 주변에 높은 높이로 잔류하기 때문에, 스토리지 전극(78)이 전체적으로 활용되지 못하여 이와 같은 스토리지 전극(78)을 포함하는 캐패시터(87)의 캐패시턴스가 저하되는 문제가 발생한다. 즉, 스토리지 전극(78)의 하부 외벽에는 유전막(81) 및 플레이트 전극(84)이 형성되지 않기 때문에 스토리지 전극(78)의 하부는 캐패시터(87)의 캐패시턴스에 기여하지 못하게 되는 문제점이 있다.
또한, 수회의 식각 공정을 거쳐 스토리지 전극(78)이 완성되기 때문에, 전술한 캐패시터(87)의 경우에도 스토리지 전극(78)의 상부의 두께가 너무 얇아질 뿐만 아니라 여전히 스토리지 전극(78)이 바깥쪽으로 휘어지는 보잉 현상이 유발될 가능성이 매우 높아진다.
본 발명의 제1 목적은 보잉 현상 및 캐패시턴스의 저하를 방지할 수 있는 구조적 및 전기적 특성이 향상된 스토리지 전극을 구비하는 캐패시터를 제공하는 것이다.
본 발명의 제2 목적은 보잉 현상 및 캐패시턴스의 저하를 방지할 수 있는 구조적 및 전기적 특성이 향상된 스토리지 전극을 포함하는 캐패시터의 제조 방법을 제공하는 것이다
본 발명의 제3 목적은 구조적 및 전기적 특성이 향상된 스토리지 전극을 갖는 캐패시터를 구비하는 반도체 장치를 제공하는 것이다.
본 발명의 제4 목적은 구조적 및 전기적 특성이 향상된 스토리지 전극을 갖 는 캐패시터를 구비하는 반도체 소자의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 캐패시터는, 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 외벽 상에 상기 스토리지 도전막 패턴과 실질적으로 동일한 물질로 형성되어 상기 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 구비하는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다. 여기서, 상기 보상 부재는 상기 스토리지 도전막 패턴의 상부에 형성되며, 상기 보상 부재의 측벽은 상기 스토리지 도전막 패턴에 부착되며, 상기 보상 부재의 하부는 상기 스토리지 패턴에 의해 지지된다. 또한, 상기 스토리지 전극은 제1 두께를 갖는 상부, 상기 제1 두께보다 얇은 제2 두께를 갖는 중앙부 및 상기 제1 두께와 실질적으로 동일한 제3 두께를 갖는 하부를 포함한다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 캐패시터의 제조 방법에 있어서, 반도체 기판 상에 콘택 영역을 형성하고, 상기 반도체 기판 상에 적어도 하나의 몰드막을 형성한 후, 상기 몰드막 중 상기 콘택이 위치하는 부분에 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 형성한다. 이어서, 상기 보상 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택 홀을 형성하고, 상기 보상 부재의 내벽, 상기 콘택 홀의 내벽 및 상기 콘택 영역 상에 상기 보상 부재와 실질적으로 동일한 물질을 사용하여 스토리지 도전막 패턴을 형성한 다음, 적어도 2회의 식각 공정을 통하여 상기 몰드막을 제거하여 상기 보상 부재 및 상기 스토리지 도전막 패턴을 포함하는 스토리지 전극을 형성한다. 상기 스토리지 전극 상에는 유전막 및 플레이트 전극이 순차적으로 형성된다.
또한, 전술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치는, 제1 및 제2 콘택 영역이 형성된 기판, 상기 제2 콘택 영역에 전기적으로 연결 비트 라인, 상기 제1 콘택 영역에 전기적으로 연결되는 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 외측 상부에 상기 스토리지 도전막 패턴과 실질적으로 동일한 물질을 사용하여 형성되어 상기 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 구비하는 스토리지 전극, 상기 스토리지 전극 상에 형성된 유전막, 그리고 상기 유전막 상에 형성된 플레이트 전극을 포함한다.
또한, 상술한 본 발명의 제4 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 제1 및 제2 콘택 영역을 형성하고, 상기 제2 콘택 영역에 전기적으로 연결되는 비트 라인을 형성한 다음, 상기 비트 라인을 포함하는 반도체 기판 상에 적어도 하나의 몰드막을 형성하고, 상기 몰드막 중 상기 제1 콘택 영역이 위치하는 부분에 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 형성한다. 계속하여, 상기 보상 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택 홀을 형성하고, 상기 보상 부재의 내벽 및 콘택 홀의 내벽 상에 상기 보상 부재와 실질적으로 동일한 물질을 사용하여 상기 제1 콘택 영역에 전기적으로 연결되는 스토리지 도전막 패턴을 형성한 후, 수회의 식각 공정으로 상기 몰드막을 제거하여 상기 보상 부재 및 상기 스토리지 도전막 패턴을 포함하는 스토리지 전극을 형성하고, 상기 스토리지 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다.
전술한 바와 같이 본 발명에 따르면, 보상 부재를 통하여 피라미드형 스토리지 전극을 형성하는 식각 공정 동안 스토리지 전극의 손실, 특히 스토리지 도전막 패턴 상부의 손실을 보상할 수 있으므로 스토리지 전극의 구조적 안정성이 저하되는 것을 방지할 수 있다. 또한, 피라미드형 구조를 갖는 캐패시터를 구현하기 위하여, 보상 부재가 스토리지 도전막 패턴의 외측 상부에 제공되기 때문에, 적절한 두께를 갖는 스토리지 전극을 형성할 수 있으므로 이러한 스토리지 전극을 구비하는 캐패시터의 전기적 특성을 개선할 수 있다. 더욱이, 원하는 수준의 기계적 안정성 및 전기적 특성을 갖는 캐패시터를 제조할 수 있으므로 이와 같은 캐패시터를 포함하는 반도체 장치의 신뢰성 및 반도체 제조 공정의 수율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 캐패시터를 포함하는 반도체 장치 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 3a 내지 도 14b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 각기 반도체 장치를 비트 라인 방향을 따라 자른 단면도들이며, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 각기 반도체 장치를 워드 라인 방향을 따라 자른 단면도들이다. 도 3a 내지 도 14b에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 3a 및 도 3b는 게이트 구조물(118)을 포함하는 워드 라인(127)이 형성된 반도체 기판(100) 상에 제1 패드(133) 및 제2 패드(136)를 형성하는 단계들을 설명 하기 위한 단면도들이다.
도 3a 및 도 3b를 참조하면, 먼저, 셸로우 트렌치 소자 분리(STI) 공정이나 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(103)을 형성하여 반도체 기판(100)에 액티브 영역(active region) 및 필드 영역(field region)을 정의한다. 이어서, 열 산화법(thermal oxidation)이나 화학 기상 증착(CVD) 공정으로 소자 분리막(103)이 형성된 반도체 기판(100) 상에 얇은 두께를 가지는 게이트 산화막을 형성한다. 이 경우, 상기 게이트 산화막은 소자 분리막(103)에 의해 정의되는 상기 액티브 영역에만 형성된다.
상기 게이트 산화막 상에 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(109)으로 패터닝된다. 또한, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 제1 마스크층은 후에 게이트 마스크(112)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(ILD)(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(130)이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 차례로 패터닝한다. 이에 따라, 반도체 기판(100) 상에 각기 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물(118)들이 형성된다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크(112)를 먼저 형성한다. 이어서, 애싱 및 스트리핑 공정으로 게이트 마스크 (112) 상의 상기 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 제1 도전막 및 게이트 산화막을 차례로 패터닝하여, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 포함하는 게이트 구조물(118)을 형성할 수 있다.
게이트 구조물들(118)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물(118)들의 측면에 게이트 스페이서인 제1 스페이서(115)를 형성한다. 이에 따라, 반도체 기판(100) 상에는 나란하게 배치된 복수 개의 워드 라인들(127)이 형성된다. 이 경우, 반도체 기판(100)의 상기 액티브 영역에 형성된 워드 라인들(127)은 각기 그 측벽에 형성된 게이트 스페이서인 제1 스페이서(115)에 의하여 인접하는 워드 라인(127)과 전기적으로 분리된다. 즉, 각 워드 라인(127)의 상면 및 측면에는 질화물로 이루어진 게이트 마스크(112) 및 제1 스페이서(115)가 위치하기 때문에, 워드 라인들(127) 사이에 후속하여 제1 및 제2 패드(133, 136)를 형성한 후, 인접하는 워드 라인(127)은 서로 전기적으로 절연된다.
워드 라인들(127)을 이온 주입 마스크로 이용하여 워드 라인들(127) 사이에 노출된 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들에 해당하는 제1 콘택 영역(121) 및 제2 콘택 영역(124)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 제1 및 제2 콘택 영역들(121, 124)과 게이트 구조물들(118)을 포함하는 MOS 트랜지스터 구조물들이 형성된다. 여기서, 제1 및 제2 콘택 영역들(121, 124)은 캐패시터(200)(도 14a 및 도 14b 참조)를 위한 제1 패드(133)와 비트 라인을 위한 제2 패드(136)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역에 해당된다. 예를 들면, 소오스/드레인 영역들 중 제1 콘택 영역(121)은 제1 패드(133)가 접촉되는 스토리지 노드 콘택 영역에 상응하며, 제2 콘택 영역(124)은 제2 패드(136)가 접촉되는 비트 라인 콘택 영역에 상응한다.
반도체 기판(100) 상에 산화물을 사용하여 상기 MOS 트랜지스터들을 덮는 제1 층간 절연막(130)을 형성한다. 이 경우, 제1 층간 절연막(130)은 BPSG, PSG, USG, SOG 또는 HDP-CVD(High Density Plasma-CVD) 산화물을 사용하여 형성한다.
화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(130)의 상부를 평탄화시킨다. 여기서, 제1 층간 절연막(130)은 게이트 구조물(118)의 게이트 마스크(112)가 노출될 때까지 식각된다.
평탄화된 제1 층간 절연막(130) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(130)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(130)에 제1 및 제2 콘택 영역(121, 124)을 각기 노출시키는 제1 콘택 홀들(도시되지 않음)을 형성한다. 산화물로 이루어진 제1 층간 절연막(130)을 식각할 때, 질화물로 이루어진 게이트 마스크(112)에 대하여 높은 식각 선택비를 갖는 식각 용액이나 식각 가스를 사용하여 제1 층간 절연막(130)을 식각한다. 이에 따라, 상기 제1 콘택 홀들이 워드 라인(127)에 대하여 자기 정렬(self-alignment) 방식으로 형성되면서 제1 및 제2 콘택 영역(121, 124)을 노출시킨다. 이 경우, 상기 제1 콘택 홀들 중 일부는 스토리지 노드 콘택 영역인 제1 콘택 영역(121)을 노출시키며, 상기 제1 콘택 홀들 중 다른 부분은 비트 라인 콘택 영역인 제2 콘택 영역(124)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및 스트립 공정으로 제거한 다음, 제1 및 제2 콘택 영역(121, 124)을 노출시키는 상기 제1 콘택 홀들을 채우면서 제1 층간 절연막(130) 상에 제2 도전막(도시되지 않음)을 형성한다. 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막을 식각한다. 이에 따라, 각기 상기 제1 콘택 홀들을 매립하는 자기 정렬된 콘택(SAC) 패드인 제1 패드(133) 및 제2 패드(136)가 형성된다. 이 경우, 제1 스토리지 노드 콘택 패드에 해당되는 제1 패드(133)는 스토리지 노드 콘택 영역인 제1 콘택 영역(121) 상에 위치하며, 제1 비트 라인 콘택 패드인 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124) 상에 위치한다. 다시 말하 면, 제1 패드(133)는 캐패시터(200)의 스토리지 노드 콘택 영역인 제1 영역(121)에 접촉되며, 제2 패드(136)는 비트 라인 콘택 영역인 제2 콘택 영역(124)에 접촉된다.
도 4a 및 도 4b는 반도체 기판(100) 상에 비트 라인(154) 및 제4 패드(157)를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 패드(133, 136)를 포함하는 제1 층간 절연막(130) 상에 제2 층간 절연막(139)을 형성한다. 제2 층간 절연막(139)은 비트 라인(154)과 제1 패드(133)를 전기적으로 절연시키는 역할을 하며, BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(139)을 식각함으로써, 제2 층간 절연막(139)의 상면을 평탄화시킨다.
제2 층간 절연막(139) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제2 층간 절연막(139)에 제2 패드(136)를 노출시키는 제2 콘택 홀(도시되지 않음)을 형성한다. 상기 제2 콘택 홀은 후속하여 형성되는 비트 라인(154)과 제2 패드(136)를 서로 연결하기 위한 비트 라인 콘택 홀에 해당한다.
상기 제3 포토레지스트 패턴을 애싱 및 스트립 공정을 통하여 제거한 다음, 상기 제2 콘택 홀을 채우면서 제2 층간 절연막(139) 상에 제3 도전막 및 제2 마스 크층을 순차적으로 형성한다. 이어서, 상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 차례로 패터닝함으로써, 상기 제2 콘택 홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에, 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(145) 및 비트 라인 마스크(148)를 포함하는 비트 라인(154)을 형성한다. 여기서, 상기 제3 패드는 비트 라인(154)과 제1 비트 라인 콘택 패드인 제2 패드(136)를 연결하는 제2 비트 라인 콘택 패드에 해당된다.
비트 라인 도전막 패턴(145)은 티타늄/티타늄 질화물로 구성된 제1 층 및 텅스텐 화합물로 이루어진 제2 층으로 이루어진다. 비트 라인 마스크(148)는 스토리지 노드 콘택 홀인 제4 콘택 홀(도시되지 않음)을 형성하기 위한 식각 공정 동안 비트 라인 도전막 패턴(145)을 보호한다. 이 경우, 비트 라인 마스크(148)는 산화막에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 비트 라인 마스크 (148)는 실리콘 질화물과 같은 질화물로 이루어진다.
본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크(148)를 먼저 형성한다. 계속하여, 상기 제4 포토레지스트 패턴을 제거한 후, 비트 라인 마스크(148)를 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 제2 층간 절연막(139) 상에 비트 라인 도전막 패턴(145)을 형성할 수 있다. 이 경우, 제2 층간 절연막(139)에 형성된 상기 제2 콘택 홀을 매립하여 비트 라인 도전막 패턴(145)과 제2 패드(136)를 연결하는 제2 비트 라인 콘택 패드인 상 기 제3 패드가 동시에 형성된다.
비트 라인(154) 및 제2 층간 절연막(139) 상에 제2 절연막(도시되지 않음)을 형성한 후, 상기 제2 절연막을 이방성 식각하여 각 비트 라인(154)의 측벽에 비트 라인 스페이서인 제2 스페이서(151)를 형성한다. 제2 스페이서(151)는 후속하여 제2 스토리지 노드 콘택 패드인 제4 패드(157)를 형성하는 동안 비트 라인(154)을 보호한다. 제2 스페이서(151)는 제2 층간 절연막(139) 및 후속하여 형성되는 산화막에 대하여 식각 선택비를 갖는 물질, 예를 들면, 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 제2 스페이서(151)가 형성된 비트 라인(154)을 덮으면서 제2 층간 절연막(139) 상에 제3 층간 절연막(142)을 형성한다. 제3 층간 절연막(142)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등과 산화물로 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 비트 라인 마스크(148)의 상면이 노출될 때까지 제3 층간 절연막(142)을 식각하여 제3 층간 절연막(142)의 상면을 평탄화시킨다.
평탄화된 제3 층간 절연막(142) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(142) 및 제2 층간 절연막(139)을 부분적으로 식각함으로써, 제1 패드(133)들을 노출시키는 제3 콘택 홀들(도시되지 않음)을 형성한다. 상기 제3 콘택 홀들은 제1 스토리지 노드 콘택 홀들에 해당되며, 비트 라인(154)의 측벽에 형성된 제2 스페이서(151)에 대하여 자기 정렬 방식으로 형성된다.
상기 제3 콘택 홀들을 채우면서 제3 층간 절연막(142) 상에 제4 도전막을 형성한 후, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(142) 및 비트 라인 마스크 패턴(148)의 상면이 노출될 때까지 상기 제4 도전막을 식각한다. 이에 따라, 상기 제3 콘택 홀들 내에 각기 제2 스토리지 노드 콘택 패드인 제4 패드(157)가 형성된다. 제1 패드(133)에 접촉되는 제4 패드(157)는 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다. 제4 패드(157)는 제1 스토리지 노드 콘택 패드인 제1 패드(133)와 후속하여 형성되는 캐패시터(200)의 스토리지 전극(190)(도 13a 및 도 13b 참조)을 서로 연결시킨다.
도 5a 및 도 5b는 스토리지 전극(190)을 형성하기 위한 몰드막(166) 및 제3 마스크(169)를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 5a 및 도 5b를 참조하면, 제4 패드(157), 비트 라인(154) 및 제3 층간 절연막(142) 상에 제4 층간 절연막(160)을 형성한다. 제4 층간 절연막(160)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성된다. 제4 층간 절연막(160)은 비트 라인(154)과 후속하여 형성되는 스토리지 전극(190)을 절연시킨다.
제4 층간 절연막(160) 상에 식각 저지막(163)을 형성한다. 식각 저지막(163)은 제4 층간 절연막(160) 및 몰드막(166)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(163)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(160)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(160) 상에 식각 저지막(163)을 형성할 수 있다.
식각 저지막(163) 상에 HDP-CVD 산화물, USG, PSG, BPSG 또는 SOG 등을 사용하여 몰드막(166)을 형성한다. 이 경우, 몰드막(166)은 식각 저지막(163)의 상면으로부터 약 5,000 내지 약 50,000Å 정도의 두께를 갖도록 형성된다. 그러나, 이와 같은 몰드막(166)의 두께는 캐패시터(200)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 다시 말하면, 캐패시턴스에 주요한 영향을 미치는 캐패시터(200)의 높이는 몰드막(166)의 두께에 의하여 결정되므로, DRAM 장치의 특성에 따라 요구되는 캐패시턴스를 갖는 캐패시터(200)를 형성하기 위하여 몰드막(166)의 두께를 적절하게 조절할 수 있다. 본 발명의 다른 실시예에 따르면, 식각 저지막(163)을 형성하지 않고 제4 층간 절연막(142) 상에 직접 몰드막(166)을 형성할 수 있다.
몰드막(166) 상에 산화물로 이루어진 몰드막(166)에 대하여 식각 선택비를 갖는 물질, 예를 들면 폴리실리콘이나 실리콘 질화물 등을 사용하여 제3 마스크층을 형성한다. 여기서, 상기 제3 마스크층은 몰드막(166)의 상면을 기준으로 약 100 내지 약 6,000Å 정도의 두께를 가지도록 형성된다. 전술한 바와 마찬가지로, 상기 제3 마스크층의 두께는 몰드막(166)의 두께에 따라 적절하게 조절 가능하다. 또한, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(166)의 상면을 평탄화시킨 다음, 평탄화된 몰드막(166) 상에 상기 제3 마스크층을 형성할 수 있다.
상기 제3 마스크층 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 마스크층을 패터닝함으로써, 몰드막(166) 상에 스토리지 노드 마스크(169)를 형성한다.
상기 제6 포토레지스트 마스크 패턴을 애싱 및 스트립 공정을 이용하여 제거한 후, 스토리지 노드 마스크(169)를 식각 마스크로 이용하여 몰드막(166)의 상부를 부분적으로 이방성 식각하여 몰드막(166)에 개구(172)를 형성한다. 이 경우, 개구(172)는 몰드막(166) 중 아래에 제4 패드(157) 및 제1 패드(133)가 위치하는 부분에 형성된다. 본 발명의 다른 실시예에 따르면, 상기 제6 포토레지스트 패턴을 제거하기 위한 애싱 및 스트립 공정을 수행하지 않고, 몰드막(116)에 개구(172)를 형성하는 식각 동안 상기 제6 포토레지스트 패턴이 소모되어 사라지게 할 수 있다.
도 6a 및 도 6b는 제3 스페이서(175)를 형성하는 단계를 설명하기 위한 단면도들이다.
도 6a 및 도 6b를 참조하면, 제1 개구(172)의 저면과 측벽 및 스토리지 노드 마스크(169) 상에 제5 도전막을 형성한 후, 이방성 식각 공정으로 상기 제5 도전막을 식각하여 개구(172)의 내벽 상에 스토리지 노드 스페이서인 제3 스페이서(175)를 형성한다. 제3 스페이서(175)는 산화물로 이루어진 몰드막(166) 및 제4 층간 절연막(160)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 제3 스페이서(175)는 폴리실리콘, 도핑된 폴리실리콘 또는 금속 등과 같은 물질을 사용하여 형성한다. 제3 스페이서(175)는 후에 스토리지 전극(190)의 구조적 안정성을 개선하는 동시에 전기적 특성을 향상시키는 보상 부재(176)가 된다. 후술하는 바와 같이, 본 발명에 따르면, 스토리지 전극 패턴(188)의 상부 외벽 상에 보상 부재(176)가 형성되기 때문에. 스토리지 전극(190)을 형성하기 위하여 수회의 식각 공정을 진행하여도 스토리지 전극(190)의 상부가 얇아지는 현상을 방지할 수 있다. 이에 따라, 스토리지 전극(190)의 구조적 안정성을 개선할 수 있는 한편, 이러한 스토리지 전극(190)을 구비하는 캐패시터(200)의 전기적 특성을 향상시킬 수 있다.
도 7a 및 도 7b는 몰드막(166)에 제4 콘택홀(178)을 형성하는 단계를 설명하기 위한 단면도들이다.
도 7a 및 도 7b를 참조하면, 스토리지 노드 마스크(169)를 식각 마스크로 이용하여 개구(172)에 의해 노출되는 몰드막(166), 식각 저지막(163) 및 제4 층간 절연막(160)을 부분적으로 식각함으로써, 제4 패드(157)를 노출시키는 제4 콘택홀(178)을 형성한다. 여기서, 제1 직경(D1)을 갖는 제4 콘택홀(178)은 제3 스페이서(175)에 의하여 자기 정렬 방식으로 형성된다. 이 경우, 제4 콘택홀(178)은 제4 패드(157)를 부분적으로 노출시키는 상대적으로 작은 제1 직경(D1)을 갖도록 형성된다.
도 8a 및 도 8b는 제4 콘택홀(178)을 확장하여 제5 콘택 홀(179)을 형성하는 단계를 설명하기 위한 단면도들이다.
도 8a 및 도 8b를 참조하면, 전술한 바에 따라 제1 직경(D1)을 갖는 제4 콘택 홀(178)이 형성된 몰드막(166)을 포함하는 반도체 기판(100)을 세정한다. 이 경우, 세정 공정은 탈이온수와 암모니아 수용액 또는 황산을 포함하는 세정액을 사용하여 약 5 내지 약 20분 정도 수행된다. 이에 따라, 몰드막(166)에 형성된 제4 콘택 홀(178)이 확장되어 제2 직경(D2)을 가지는 제5 콘택홀(179)이 형성된다. 제5 콘 택홀(179)은 상대적으로 넓은 제2 직경(D2)을 가지기 때문에, 이러한 제5 콘택 홀(179)을 통하여 제4 패드(157)가 보다 넓게 노출된다. 제5 콘택홀(179)은 스토리지 전극(190)의 형성을 위한 제2 스토리지 노드 콘택 홀에 해당된다. 상술한 세정액을 사용하여 제5 콘택홀(179)을 형성하는 동안, 질화물로 구성된 식각 저지막(163)은 산화물로 이루어진 몰드막(166) 및 제4 층간 절연막(160)에 대하여 식각 선택비를 가지기 때문에, 식각 저지막(163)은 매우 작은 양만큼 식각된다. 그 결과, 식각 저지막(163)이 부분적으로 제5 콘택홀(179)의 내부로 수평하게 돌출된다. 이러한 식각 저지막(163)의 돌출부 상에 후에 스토리지 전극 패턴(188)이 형성되기 때문에, 스토리지 전극 패턴(188)의 하부의 안정성이 종래의 경우에 비하여 크게 증가된다.
또한, 확장된 제2 직경(D2)을 갖는 제5 콘택홀(179)이 형성됨에 따라, 제3 스페이서(175)의 저면이 몰드막(166)에 의해 지지된다. 즉, 제3 스페이서(175)의 측벽이 몰드막(166)에 부착되는 동시에 제3 스페이서(175)의 저면이 몰드막(166)에 의해 지지되기 때문에, 제3 스페이서(175)의 구조적 안정성이 크게 향상된다. 즉, 보상 부재(176)로 인하여 스토리지 전극(190)의 상부의 구조적 안정성이 개선되는 돌출된 동시에 식각 저지막(163)으로 인하여 스토리지 전극(190)의 하부의 구조적 안정성이 크게 향상된다. 결과적으로, 본 발명에 따른 캐패시터(200)는 종래의 캐패시터에 비하여 현저하게 향상된 구조적 안정성을 가진다.
한편, 스토리지 노드 콘택 홀인 제5 콘택홀(179)의 직경을 확장시킨 후에, 확장된 제5 콘택홀(179) 내에 스토리지 전극(190)을 형성하기 때문에, 스토리지 전극(190)의 면적을 증가시킬 수 있다. 따라서, 이러한 스토리지 전극(190)을 포함하는 캐패시터(200)는 크게 향상된 캐패시턴스를 가지게 된다. 즉, 상술한 세정 공정을 통하여 제5 콘택 홀(179)은 제4 콘택 홀(178)에 비하여 약 50 내지 약 100% 정도까지 확장된 면적을 가지기 때문에, 이러한 제5 콘택홀(179)에 스토리지 전극(190)을 형성할 경우 스토리지 전극(190)의 면적도 그 만큼 확장시킬 수 있다. 캐패시터(200)의 캐패시턴스는 스토리지 전극(190)의 면적에 비례하기 때문에, 본 발명에 따른 캐패시터(200)는 종래의 캐패시터에 비하여 약 50 내지 약 100% 정도까지 증가된 캐패시턴스를 가질 수 있다.
도 9a 및 도 9b는 제6 도전막(182) 및 희생막(185)을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 9a 및 도 9b를 참조하면, 제5 콘택홀(179)을 통하여 노출되는 제4 패드(157), 제5 콘택홀(179)의 내벽, 제3 스페이서(175) 및 스토리지 노드 마스크(169) 상에 제6 도전막(182)을 형성한다. 제6 도전막(182)은 제3 스페이서(182)와 동일한 물질을 사용하여 형성하는 것이 바람직하다. 예를 들면, 제6 도전막(182)은 도핑된 폴리실리콘 또는 금속을 사용하여 형성된다. 이 경우, 제6 도전막(182)은 제5 콘택홀(179) 내부로 돌출된 식각 저지막(163) 상에 형성되기 때문에, 제4 패드(157)에 인접한 부분에서는 제6 도전막(182) 또한 제5 콘택홀(179) 내부로 돌출되게 형성된다. 이와 같은 제6 도전막(182)의 돌출부로 인하여 스토리지 전극 패턴(188) 하부의 구조적 안정성이 더욱 증가하며, 결국 이러 한 스토리지 전극 패턴(188) 및 보상 부재(176)를 포함하는 스토리지 전극(190)은 현저하게 향상된 구조적 안정성을 가지게 된다.
제5 콘택홀(179)을 채우면서 제6 도전막(182) 상에 산화물로 구성된 희생막(185)을 형성한다. 희생막(185)은 스토리지 전극(190)의 형성을 위한 스토리지 노드 분리 공정 및 후속되는 식각 공정 시에 스토리지 도전막 패턴(188)을 보호하며, 스토리지 전극(190)을 형성하는 동안 제거된다. 희생막(185)은 BPSG, USG, PSG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 희생막(185)의 상부를 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 평탄화시킬 수 있다.
도 10a 및 도 10b는 보강 부재(176) 및 스토리지 도전막 패턴(188)을 형성하는 단계를 설명하기 위한 단면도들이다.
도 10a 및 도 10b를 참조하면, 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 통하여 몰드막(166)이 노출될 때까지 희생막(185), 제6 도전막(182), 스토리지 노드 마스크(169) 및 제3 스페이서(175)를 제거한다. 이에 따라, 제5 콘택홀(179) 내에 스토리지 도전막 패턴(188) 및 희생막 패턴(185a)이 형성된다. 또한, 제3 스페이서(175)의 상부가 제거됨에 따라 스토리지 도전막 패턴(188)의 외측 상부에 보상 부재(176)가 형성된다. 희생막 패턴(185a)은 후속하는 일련의 식각 공정 동안 스토리지 도전막 패턴(188)을 보호하며, 보상 부재(176)는 후속하는 식각 공정 동안 스토리지 도전막(188) 패턴이 손상을 입더라도 스토리지 전극(190)의 전기적 특성에는 영향을 미치지 않도록 스토리지 전극(190)의 상부 를 보강하는 역할을 한다. 또한, 보상 부재(176)는 스토리지 전극(190)의 하부에 형성되는 돌출부와 함께 스토리지 전극(190)의 구조적 안정성을 개선시킨다.
본 실시예에 있어서, 보상 부재(176)는 실린더형 스토리지 도전막 패턴(188)의 외측 상부를 감싸는 링형 구조물의 형상을 가진다. 즉, 보상 부재(176)는 스토리지 도전막 패턴(188)의 상부 직경보다 큰 직경을 갖는 링의 형상으로 실린더 형상을 갖는 스토리지 도전막 패턴(188)의 외측 상부에 형성된다.
한편, 보상 부재(176)는 스토리지 도전막 패턴(188)과는 별도로 형성되지만, 스토리지 도전막 패턴(188)과 보상 부재(176)는 실질적으로 동일한 물질을 사용하여 형성되기 때문에, 보상 부재(176)와 스토리지 도전막 패턴(188)은 일체로 형성된다. 즉, 도핑된 폴리 실리콘 또는 금속으로 이루어진 보상 부재(176) 상에 도핑된 폴리실리콘 또는 금속으로 구성된 스토리지 도전막 패턴(188)을 형성하기 때문에, 스토리지 도전막 패턴(188)이 보상 부재(176)와 거의 일체로 형성된다. 따라서, 후속하는 여러 단계의 식각 및 증착 공정 동안 스토리지 도전막 패턴(188)이 보상 부재(176)와 분리되지 않는다.
도 11a 및 도 11b는 몰드막(166) 및 희생막 패턴(185a)을 부분적으로 제거하는 단계를 설명하기 위한 단면도들이다.
도 11a 및 도 11b를 참조하면, 건식 식각 공정 또는 습식 식각 공정으로 몰드막(166) 및 희생막 패턴(185a)의 상부를 일차적으로 제거한다. 이 경우, 보상 부재(176) 및 스토리지 도전막 패턴(188)은 산화물로 구성된 몰드막(166) 및 희생막 패턴(185a)에 대하여 식각 선택비를 가지기 때문에, 몰드막(166) 및 희생막 패턴(185a)을 부분적으로 제거하는 동안 식각되지 않는다.
바람직하게는, 몰드막(166) 및 희생막 패턴(185a)은 불화수소(HF) 및 수증기(H2O)를 함유하는 제1 식각 가스를 사용하는 건식 식각 공정으로 식각한 후, 사불화탄소(CF4) 및 산소(O2)를 포함하는 제2 식각 가스를 사용하여 부분적으로 식각한다. 이러한 제2 식각 가스에 대한 폴리실리콘과 산화물 사이의 식각 선택비는 약 50：1 정도이므로, 몰드막(166) 및 희생막 패턴(185a)을 부분적으로 제거하는 동안 스토리지 도전막 패턴(188) 및 보상 부재(176)도 어느 정도는 식각된다. 그러나, 전술한 바와 같이, 보상 부재(176)로 인하여 스토리지 도전막 패턴(188)의 식각 손실을 보충할 수 있기 때문에 스토리지 전극(190)의 상부가 얇아지는 것을 방지할 수 있다.
도 12a 및 도 12b는 일차 제거된 몰드막(166a) 및 희생막 패턴(185b)을 이차적으로 제거하는 단계를 설명하기 위한 단면도들이다.
도 12a 및 도 12b를 참조하면, 부분적으로 식각된 몰드막(166a) 및 희생막 패턴(185b)을 건식 식각 공정 또는 습식 식각 공정으로 이차적으로 식각하여 보상 부재(176)를 포함하는 스토리지 도전막 패턴(188)의 중앙부까지 노출시킨다.
바람직하게는, 일차 식각된 몰드막(166a) 및 희생막 패턴(185b)은 상기 제1 및 제2 식각 가스를 순차적으로 사용하는 건식 식각 공정으로 식각된다. 이 경우, 스토리지 도전막 패턴(188) 및 보상 부재(176)도 미세한 양으로 함께 식각되지만 스토리지 도전막 패턴(188)의 외측 상부에 보상 부재(176)가 존재하기 때문에 스토 리지 도전막 패턴(188)의 식각 손실을 보상할 수 있다.
도 13a 및 도 13b는 스토리지 전극(190)을 형성하는 단계를 설명하기 위한 단면도들이다.
도 13a 및 도 13b를 참조하면, 잔류하는 이차 식각된 몰드막(166b) 및 희생막 패턴(185c)을 완전히 제거하여 제4 패드(157) 및 제1 패드(133)를 통하여 제1 콘택 영역(121)에 전기적으로 연결되는 스토리지 전극(190)을 완성한다. 마찬가지로, 몰드막(166b) 및 희생막 패턴(185c)은 상기 제1 및 제2 식각 가스를 차례로 사용하는 건식 식각 공정으로 제거된다. 이 경우, 보상 부재(176)의 저면은 부분적으로 스토리지 도전막 패턴(188)에 의해 지지되는 한편, 보상 부재(176)의 측면은 스토리지 도전막 패턴(188)에 부착되기 때문에, 보상 부재(176)가 스토리지 도전막 패턴(188)으로부터 이탈되지 않고 스토리지 도전막 패턴(188)에 안정적으로 고정된다. 이에 따라, 상술한 수회의 식각 공정을 거치는 동안, 스토리지 도전막 패턴(188) 및 보상 부재(176)를 포함하는 스토리지 전극(190)은 그 상부가 얇아지지 않으면서도 구조적으로 안정하게 형성된다.
본 실시예에 있어서, 여러 차례의 식각 공정을 통하여 스토리지 전극(190)을 형성하기 때문에 스토리지 전극(190)의 중앙부가 상부 및 하부에 비하여 약간 얇은 두께를 가지게 된다. 따라서, 스토리지 전극(190)이 얇은 두께를 갖는 상부로 인하여 휘어지는 보잉 현상을 방지할 수 있으므로 스토리지 전극(190)의 구조적 안정성을 개선할 수 있다. 예를 들면, 보상 부재(176)를 포함하는 스토리지 전극(190)의 상부가 3회의 식각 공정에 노출되어 제1 두께를 가질 경우, 2회의 식각 공정에 노 출되는 스토리지 전극(190)의 중앙부는 보상 부재(176)가 없으므로 상기 제1 두께에 비하여 상대적으로 얇은 제2 두께를 가지게 되며, 1회의 식각 공정에 노출되는 스토리지 전극(190)의 하부는 상기 제1 두께와 실질적으로 동일한 제3 두께를 가지게 된다.
도 14a 및 도 14b는 캐패시터(200)를 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 14a 및 도 14b를 참조하면, 상술한 바와 같이 보상 부재(176) 및 스토리지 도전막 패턴(188)을 포함하는 스토리지 전극(190) 상에 유전막(193) 및 플레이트 전극(196)을 순차적으로 형성하여 캐패시터(200)를 완성한다. 이어서, 도시하지는 않았지만, 캐패시터(200) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
도 15a 내지 도 22b는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a 및 도 22a는 각기 반도체 장치를 비트 라인 방향을 따라 자른 단면도들이며, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b 및 도 22b는 각기 반도체 장치를 워드 라인 방향을 따라 자른 단면도들이다. 도 15a 내지 도 22b에 있어서, 도 3a 내지 도 5b와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다. 또한, 식각 저지막(163)을 형성까지의 제조 공정은 도 3a 내지 도 5b를 참조하여 설명한 공정과 동일하므로 이에 대한 설명은 생략한다.
도 15a 및 도 15b는 반도체 기판(100)의 상부에 제1 내지 제3 몰드막(209), 스토리지 노드 마스크(212) 및 개구(215)를 형성하는 상태를 설명하기 위한 단계들을 설명하기 위한 단면도들이다.
도 15a 및 도 15b를 참조하면, 제4 층간 절연막(160) 및 식각 저지막(163)이 형성된 반도체 기판(100) 상에 산화물로 이루어진 제1 몰드막(203)을 형성한다. 이 경우, 제1 몰드막(203)은 불순물이 제1 농도로 도핑된 산화물을 사용하여 형성한다. 예를 들면, 제1 몰드막(203)은 붕소(B) 또는 인(P) 등의 불순물이 도핑된 BPSG 또는 PSG를 사용하여 형성한다.
제1 몰드막(203) 상에 불순물이 제2 농도로 도핑된 산화물을 사용하여 제2 몰드막(206)을 형성한다. 예를 들면, 제2 몰드막(206)은 붕소 또는 인이 제2 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성된다. 여기서, 제2 몰드막(206)은 제1 몰드막(203)의 불순물 농도에 비하여 높은 불순물 농도를 가진다. 이에 따라, 후술하는 바와 같이 제1 몰드막(203)이 제2 몰드막(206)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(deionized water)를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
제2 몰드막(206) 상에는 불순물이 도핑되지 않은 산화물로 이루어진 제3 몰드막(209)이 형성된다. 예를 들면, 제3 몰드막(209)은 USG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다. 또한, 제3 몰드막(209)은 붕소 또는 인이 제3 농도로 도핑된 BPSG 또는 PSG를 사용하여 형성할 수 있다. 이 경우, 제3 몰드막(209)은 제2 몰드막(206)의 농도에 비하여 높은 불순물 농도를 가지게 된다. 마찬가지로, 제2 몰드막(206)은 제3 몰드막(209)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
본 실시예에 있어서, 제1 내지 제3 몰드막(203, 206, 209)이 각기 상이한 불순물 농도를 가지기 때문에, 제1 내지 제3 몰드막(203, 206, 209)은 각기 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 각기 상이한 식각 속도로 식각된다. 즉, 상기 식각액에 대하여, 불순물 농도에 따라 제1 몰드막(203)이 제2 몰드막(206) 보다 빠르게 식각되며, 또한, 제2 몰드막(206)이 제3 몰드막(209) 보다 빠르게 식각된다. 이에 따라, 후술하는 바와 같이 하부로부터 직경이 감소하는 피라미드형 단면을 갖는 제4 콘택홀(221)(도 17a 및 도 17b 참조)이 형성된다.
제3 몰드막(209) 상에 산화물과 다른 식각 선택비를 갖는 물질을 사용하여 스토리지 노드 마스크(212)를 형성한다. 예를 들면, 스토리지 노드 마스크(212)는 폴리실리콘 또는 도핑된 폴리실리콘을 사용하여 형성한다. 스토리지 노드 마스크(212)는 제3 몰드막(209) 상에 제3 마스크층을 형성한 다음, 사진 식각 공정으로 제3 마스크층을 패터닝하여 형성한다.
스토리지 노드 마스크(212)를 식각 마스크로 이용하여 제3 몰드막(209)을 부분적으로 식각하여 제2 몰드막(206)을 노출시키는 개구(215)를 형성한다. 이 경우, 개구(215)는 제3 몰드막(209) 중 아래에 제4 패드(157) 및 제1 패드(133)가 위치하 는 부분에 형성된다.
도 16a 및 도 16b는 제3 스페이서(218)를 형성하는 단계를 설명하기 위한 단면도들이다.
도 16a 및 도 16b를 참조하면, 제3 몰드막(209)에 형성된 개구(215)의 내벽, 노출된 제2 몰드막(206) 및 스토리지 노드 마스크(212) 상에 제5 도전막을 형성한다. 상기 제5 도전막은 폴리실리콘, 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.
사진 식각 공정으로 상기 제5 도전막을 이방성 식각하여 개구(215)의 측벽에 제3 스페이서(218)를 형성한다. 제3 스페이서(218)는 자기 정렬 방식으로 제4 콘택홀(221)을 형성케 하는 동시에 후에 스토리지 전극(227)의 구조적 및 전기적 특성을 향상시키는 보상 부재(219)로 형성된다.
도 17a 및 도 17b는 제4 콘택홀(221) 및 보상 부재(219)를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 17a 및 도 17b를 참조하면, 스토리지 노드 마스크(212)를 식각 마스크로 이용하여 제3 몰드막(209), 제2 몰드막(206), 제1 몰드막(203), 식각 저지막(163) 및 제4 층간 절연막(160)을 부분적으로 식각하여, 제4 패드(157)를 노출시키는 제4 콘택홀(221)을 형성한다. 여기서, 제2 몰드막(206)이 제3 몰드막(209)에 비하여 빠르게 식각되고, 제1 몰드막(203)이 제2 몰드막(206)에 비하여 빠르게 식각되기 때문에, 제2 스토리지 노드 콘택홀인 제4 콘택홀(221)은 하부로 갈수록 직경이 증가 하는 피라미드형 구조를 가지게 된다. 즉, 제4 콘택홀(221)은 상부의 직경(DU) 보다 중앙부의 직경(DM)이 더 넓으며, 중앙부(DM)의 직경 보다 하부 직경(DL)이 더 넓은 피라미드형 실린더의 구조로 형성된다. 이러한 구조를 갖는 제4 콘택홀(221) 내에 스토리지 전극(227)을 형성하기 때문에, 스토리지 전극(227)도 상부로 갈수록 직경이 감소하는 피라미드형 실린더의 구조를 갖게 된다.
제4 콘택홀(221)을 형성한 다음, 스토리지 노드 마스크(212) 및 제3 스페이서(218)의 상부를 식각한다. 따라서, 스토리지 노드 마스크(212)가 완전히 제거되는 한편, 제4 콘택홀(221)의 상부 내벽에 보상 부재(219)가 형성된다.
도 18a 및 도 18b는 스토리지 도전막 패턴(223) 및 희생막(223)을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 18a 및 도 18b를 참조하면, 상기 피라미드형 실린더의 구조를 갖는 제4 콘택홀(221)의 내벽, 노출된 제4 패드(157) 및 제3 몰드막(209) 상에 제6 도전막을 형성한 다음, 상기 제6 도전막을 패터닝하여, 제4 콘택홀(221)의 내벽 및 제4 패드(157) 상에 스토리지 도전막 패턴(223)을 형성한다. 이 경우, 스토리지 도전막 패턴(223)은 제4 콘택홀(221)의 중앙부 및 하부 내벽 상에 형성되는 동시에 보상 부재(219) 상에 형성된다. 따라서, 보상 부재(219)는 그 측벽이 스토리지 도전막 패턴(223)에 부착되면서, 그 저면이 스토리지 도전막 패턴(223)에 의해 안정적으로 지지된다.
산화물을 사용하여 스토리지 도전막 패턴(223)이 형성된 제4 콘택홀(221)을 채우는 희생막(224)을 형성한다. 희생막(224)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 희생막(224)은 하부, 중앙부 및 상부가 서로 다른 불순물 농도를 갖는 BPSG 또는 PSG를 사용하여 형성할 수 있다. 즉, 희생막(224)의 하부는 제1 몰드막(203)과 동일하게 제1 불순물 농도를 갖는 BPSG나 PSG로 구성되며, 희생막(224)의 중앙부는 제2 몰드막(206)과 동일한 제2 불순물 농도를 갖는 BPSG나 PSG로 이루어진다. 또한, 희생막(224)의 상부는 제3 몰드막(209)과 같이 불순물이 도핑되지 않은 산화물이나 제3 불순물 농도를 갖는 BPSG 또는 PSG를 사용하여 형성한다.
도 19a 및 도 19b는 제3 몰드막(209)을 제거하는 단계를 설명하기 위한 단면도들이다.
도 19a 및 도 19b를 참조하면, 불화수소 가스 및 수증기를 포함하는 제1 식각 가스를 사용하여 건식 식가 공정으로 제3 몰드막(209)을 제거한다. 이어서, 사불화탄소 및 산소를 포함하는 제2 식각 가스를 사용하여 제3 몰드막(209)을 완전히 제거한다. 이 때, 보상 부재(219) 및 스토리지 도전막 패턴(223)도 약간 식각된다. 그러나, 상술한 바와 같이 이러한 스토리지 도전막 패턴(223)의 식각 손실은 보상 부재(219)에 의하여 충분하게 보상된다. 또한, 희생막(224)의 상부도 제3 몰드막(209)과 함께 제거되어 실린더형 스토리지 도전막 패턴(223) 내부에 제1 희생막 패턴(224a)이 잔류하게 된다.
도 20a 및 도 20b는 제2 몰드막(206)을 제거하는 단계를 설명하기 위한 단면도들이다.
도 20a 및 도 20b를 참조하면, 상기 제1 식각 가스 및 제2 식각 가스를 사용하는 건식 식각 공정으로 제2 몰드막(206)을 제거한다. 제2 몰드막(206)이 제거됨에 따라, 보상 부재(219)를 포함하는 스토리지 도전막 패턴(223)은 상부 및 하부가 대체로 피라미드의 구조로 형성된다. 이 경우, 실린더형 스토리지 도전막 패턴(219)의 내부에 위치하는 제1 희생막 패턴(224a)도 부분적으로 제거되어 스토리지 도막 패턴(223)의 내측 하부에 제2 희생막 패턴(224b)이 잔류하게 된다.
도 21a 및 도 21b는 스토리지 전극(227)을 형성하는 단계를 설명하기 위한 단면도들이다.
도 21a 및 도 21b를 참조하면, 상기 제1 및 제2 식각 가스를 사용하는 건식 식각 공정을 통하여 제1 몰드막(203) 및 제2 희생막 패턴(224b)을 완전히 제거하여 피라미드 구조의 스토리지 도전막 패턴(223)을 포함하는 스토리지 전극(227)을 완성한다. 이 경우, 스토리지 도전막 패턴(223)의 외측 상부에는 보상 부재(219)가 위치하게 된다.
본 실시예에 따르면, 서로 상이한 식각 선택비를 갖는 제1 내지 제3 몰드막(203, 206, 209)을 이용하여 상부로 갈수록 그 직경이 감소하는 피라미드형 실린더 스토리지 전극(227)을 형성할 수 있으므로, 스토리지 전극(227)의 구조적 안정성을 현저하게 향상시킬 수 있다. 또한, 수회의 식각 공정이 진행되는 동안 보상 부재(219)가 스토리지 도전막 패턴(223)의 식각 손실을 보상하기 때문에, 스토리지 전극(227)의 전기적 특성을 개선할 수 있다. 이에 따라, 비록 캐패시터(240)가 높은 종횡비(aspect ratio)를 갖는 경우에도 캐패시터(240)의 구조적 안정성이 향상되어 캐패시터(240)가 쓰러지는 현상을 방지할 수 있다. 또한, 여러 차례의 식각 공정을 거쳐도 스토리지 전극(227), 특히 스토리지 전극(227)의 상부 두께가 감소되지 않기 때문에 캐패시터(240)의 전기적 특성을 동시에 향상시킬 수 있다.
도 22a 및 도 22b는 캐패시터(240)를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 22a 및 도 22b를 참조하면, 보상 부재(219) 및 스토리지 도전막 패턴(223)을 포함하는 스토리지 전극(227) 상에 유전막(230) 및 플레이트 전극(234)을 순차적으로 형성하여 캐패시터(240)를 완성한다. 계속하여, 캐패시터(240) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
도 23a 내지 도 27b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 23a, 도 24a, 도 25a, 도 26a 및 도 27a는 각기 반도체 장치를 비트 라인 방향을 따라 자른 단면도들이며, 도 23b, 도 24b, 도 25b, 도 26b 및 도 27b는 각기 반도체 장치를 워드 라인 방향을 따라 자른 단면도들이다. 도 23a 내지 도 27b에 있어서, 도 3a 내지 도 5b와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다. 또한, 식각 저지막(163)을 형성까지의 공정은 전술한 바와 동일하므로 이에 대한 설명은 생략한다.
도 23a 및 도 23b는 개구(262) 및 제3 스페이서(265)를 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 23a 및 도 23b를 참조하면, 식각 저지막(163)이 형성된 반도체 기판(100) 상에 산화물로 이루어진 제1 몰드막(253)을 형성한다. 예를 들면, 제1 몰드막(253)은 붕소 또는 인과 같은 불순물이 제1 농도로 도핑된 BPSG 또는 PSG를 사용하여 형성한다.
제1 몰드막(253) 상에 불순물이 제2 농도로 도핑된 산화물을 사용하여 제2 몰드막(256)을 형성한다. 예를 들면, 제2 몰드막(256)은 붕소 또는 인이 제2 농도로 도핑된 BPSG 또는 PSG 등을 사용하여 형성된다. 제2 몰드막(256)은 제1 몰드막(253)의 불순물 농도에 비하여 높은 불순물 농도를 가진다. 이에 따라, 제1 몰드막(253)이 제2 몰드막(256)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
제2 몰드막(256) 상에 불순물이 도핑되지 않은 산화물로 이루어진 제3 몰드막(259)을 형성한다. 예를 들면, 제3 몰드막(259)은 USG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다. 또한, 제3 몰드막(259)은 붕소 또는 인이 제3 농도로 도핑된 BPSG 또는 PSG를 사용하여 형성할 수 있다. 여기서, 제3 몰드막(259)은 제2 몰드막(256)의 농도에 비하여 높은 불순물 농도를 가지게 된다. 따라서, 제2 몰드막(256)은 제3 몰드막(259)에 비하여 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 빠른 속도로 식각된다.
전술한 바와 마찬가지로, 제1 내지 제3 몰드막(253, 256, 259)이 각기 상이한 불순물 농도를 가짐으로써, 제1 내지 제3 몰드막(253, 256, 259)은 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액에 대하여 각기 상이한 식각 속도로 식각된다. 즉, 상술한 식각액에 대하여, 불순물 농도에 따라 제1 몰드막(253)이 제2 몰드막(256) 보다 빠르게 식각되며, 또한, 제2 몰드막(256)이 제3 몰드막(259) 보다 빠르게 식각된다. 이에 따라, 하부로부터 직경이 감소하는 피라미드형 단면을 갖는 제4 콘택홀(268)이 형성된다.
사진 식각 공정으로 제3 몰드막(259)을 부분적으로 식각하여 제2 몰드막(256)을 노출시키는 개구(262)를 형성한다. 이 때, 개구(262)는 제3 몰드막(259) 중 아래에 제4 패드(157) 및 제1 패드(133)가 위치하는 부분에 형성된다.
제3 몰드막(259)에 형성된 개구(262)의 내벽 및 노출된 제2 몰드막(256) 상에 제5 도전막을 형성한다. 상기 제5 도전막은 폴리실리콘, 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.
사진 식각 공정으로 상기 제5 도전막을 이방성 식각하여 개구(262)의 측벽에 제3 스페이서(265)를 형성한다. 이러한 제3 스페이서(265)에 대하여 제4 콘택홀(268)이 자기 정렬 방식으로 형성된다. 본 실시예에 있어서, 제3 스페이서(265)에 대하여 추가적인 공정을 진행하지 않고, 제3 스페이서(265) 곧바로 보상 부재(265)로 기능하기 때문에 보상 부재(265)를 형성하기 위한 공정을 간략화 시킬 수 있다.
도 24a 및 도 24b는 제4 콘택홀(268) 및 스토리지 도전막 패턴(272)을 형성하는 단계들을 설명하기 위한 단면도들이다.
도 24a 및 도 24b를 참조하면, 사진 식각 공정을 이용하여 제3 몰드막(259), 제2 몰드막(256), 제1 몰드막(253), 식각 저지막(163) 및 제4 층간 절연막(160)을 부분적으로 식각하여, 제4 패드(157)를 노출시키는 제4 콘택홀(268)을 형성한다. 이 경우, 제2 몰드막(256)이 제3 몰드막(259)에 비하여 빠르게 식각되고, 제1 몰드막(253)이 제2 몰드막(256)에 비하여 빠르게 식각되기 때문에, 제2 스토리지 노드 콘택홀인 제4 콘택홀(268)은 하부로 갈수록 직경이 증가하는 피라미드형 구조를 가지게 된다. 다시 말하면, 제4 콘택홀(268)은 상부의 직경 보다 중앙부의 직경이 더 넓으며, 중앙부의 직경 보다 하부 직경이 더 넓은 피라미드형 실린더의 구조로 형성된다. 이러한 제4 콘택홀(268) 내에 스토리지 전극(275)을 형성하기 때문에, 스토리지 전극(275)도 상부로 갈수록 직경이 감소하는 피라미드형 실린더의 구조를 가진다.
제4 콘택홀(268)의 내벽, 노출된 제4 패드(157) 및 제3 몰드막(259) 상에 제6 도전막을 형성한 다음, 상기 제6 도전막을 패터닝하여 제4 콘택홀(268)의 내벽 및 제4 패드(157) 상에 스토리지 도전막 패턴(272)을 형성한다. 이 때, 스토리지 도전막 패턴(272)은 제4 콘택홀(268)의 중앙부 및 하부 내벽 상에 형성되는 동시에 보상 부재(265) 상에 형성된다. 이에 따라, 보상 부재(265)는 그 측벽이 스토리지 도전막 패턴(272)에 부착되는 한편 그 저면이 스토리지 도전막 패턴(272)에 의해 지지되기 때문에 안정적으로 형성된다.
도 25a 및 도 25b는 제3 몰드막(259)을 제거하는 단계를 설명하기 위한 단면도들이다.
도 25a 및 도 25b를 참조하면, 불화수소 가스 및 수증기를 포함하는 제1 식 각 가스를 사용하여 건식 식가 공정으로 제3 몰드막(259)을 제거한다. 계속하여, 사불화탄소 및 산소를 포함하는 제2 식각 가스를 사용하여 제3 몰드막(259)을 완전히 제거한다. 이 때, 보상 부재(265) 및 스토리지 도전막 패턴(272)도 약간 식각된다. 마찬가지로, 상술한 바와 같이 스토리지 도전막 패턴(272)의 식각 손실은 보상 부재(265)에 의하여 충분하게 보상된다.
도 26a 및 도 26b는 제2 몰드막(256)을 제거하는 단계를 설명하기 위한 단면도들이다.
도 26a 및 도 26b를 참조하면, 상술한 제1 식각 가스 및 제2 식각 가스를 사용하는 건식 식각 공정으로 제2 몰드막(256)을 제거한다. 제2 몰드막(256)이 제거됨에 따라, 보상 부재(265)를 포함하는 스토리지 도전막 패턴(272)은 상부 및 하부가 대체로 피라미드의 구조로 형성된다.
도 27a 및 도 27b는 캐패시터(290)를 형성하는 단계들을 설명하기 위한 단면도들이다.
도 27a 및 도 27b를 참조하면, 상기 제1 및 제2 식각 가스를 사용하는 건식 식각 공정을 통하여 제1 몰드막(253)을 완전히 제거하여 피라미드 구조의 스토리지 도전막 패턴(272)을 포함하는 스토리지 전극(275)을 완성한다. 여기서, 스토리지 도전막 패턴(272)의 외측 상부에는 보상 부재(265)가 위치하게 된다. 전술한 바와 같이, 서로 상이한 식각 선택비를 갖는 제1 내지 제3 몰드막(253, 256, 259)을 이용하여 상부로 갈수록 그 직경이 감소하는 피라미드형 실린더 스토리지 전극(275)을 형성할 수 있으므로, 스토리지 전극(275)의 구조적 안정성을 현저하게 향상시킬 수 있다. 또한, 수회의 식각 공정이 진행되는 동안 보상 부재(265)가 스토리지 도전막 패턴(272)의 식각 손실을 보상하기 때문에, 스토리지 전극(275)의 전기적 특성을 개선할 수 있다. 이에 따라, 캐패시터(290)의 구조적 안정성 및 전기적 특성을 동시에 향상시킬 수 있다.
보상 부재(265) 및 스토리지 도전막 패턴(272)을 포함하는 스토리지 전극(275) 상에 유전막(278) 및 플레이트 전극(281)을 순차적으로 형성하여 캐패시터(290)를 완성한다. 이어서, 캐패시터(290) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
전술한 바와 같이 본 발명에 따르면, 보상 부재를 통하여 피라미드형 스토리지 전극을 형성하는 식각 공정 동안 스토리지 전극의 손실, 특히 스토리지 도전막 패턴 상부의 손실을 보상할 수 있으므로 스토리지 전극의 구조적 안정성이 저하되는 것을 방지할 수 있다.
또한, 피라미드형 구조를 갖는 캐패시터를 구현하기 위하여, 보상 부재가 스토리지 도전막 패턴의 외측 상부에 제공되기 때문에, 적절한 두께를 갖는 스토리지 전극을 형성할 수 있으므로 이러한 스토리지 전극을 구비하는 캐패시터의 전기적 특성을 개선할 수 있다.
더욱이, 원하는 수준의 기계적 안정성 및 전기적 특성을 갖는 캐패시터를 제조할 수 있으므로 이와 같은 캐패시터를 포함하는 반도체 장치의 신뢰성 및 반도체 제조 공정의 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (47)

  1. 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 외벽 상에 상기 스토리지 도전막 패턴과 실질적으로 동일한 물질로 형성되어 상기 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 포함하는 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막: 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 캐패시터.
  2. 제1항에 있어서, 상기 보상 부재는 상기 스토리지 도전막 패턴의 상부에 형성되는 것을 특징으로 하는 캐패시터.
  3. 제1항에 있어서, 상기 보상 부재의 측벽은 상기 스토리지 도전막 패턴에 부착되며, 상기 보상 부재의 하부는 상기 스토리지 도전막 패턴에 의해 지지되는 것을 특징으로 하는 캐패시터.
  4. 삭제
  5. 제1항에 있어서, 상기 스토리지 도전막 패턴과 상기 보상 부재는 일체로 형성되는 것을 특징으로 하는 캐패시터.
  6. 제1항에 있어서, 상기 스토리지 전극은 실린더의 형상을 갖는 것을 특징으로 하는 캐패시터.
  7. 제6항에 있어서, 상기 스토리지 전극은 상부로 갈수록 직경이 단계적으로 감소하는 피라미드형 구조를 갖는 것을 특징으로 하는 캐패시터.
  8. 제1항에 있어서, 상기 스토리지 전극은 서로 상이한 두께를 갖는 상부, 중앙부 및 하부를 포함하는 것을 특징으로 하는 캐패시터.
  9. 제8항에 있어서, 상기 스토리지 전극의 상부 및 하부는 실질적으로 동일한 두께를 가지며, 상기 스토리지 전극의 중앙부는 상기 상부 및 하부에 비하여 얇은 두께를 갖는 것을 특징으로 하는 캐패시터.
  10. 제1항에 있어서, 상기 스토리지 전극의 하부는 내부를 향하여 돌출된 것을 특징으로 하는 캐패시터.
  11. 실린더형 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 외측 상부를 감싸며 상기 스토리지 도전막 패턴과 실질적으로 동일한 물질로 이루어진 구조물을 구비하는 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막: 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 캐패시터.
  12. 제11항에 있어서, 상기 구조물은 상기 스토리지 도전막 패턴과 일체로 형성되는 것을 특징으로 하는 캐패시터.
  13. 제11항에 있어서, 상기 스토리지 전극은 상부로 갈수록 직경이 감소하는 계단형 피라미드의 형상을 갖는 것을 특징으로 하는 캐패시터.
  14. 제11항에 있어서, 상기 스토리지 도전막 패턴의 하부는 내부로 돌출된 구조를 갖는 것을 특징으로 하는 캐패시터.
  15. 제1 두께를 갖는 상부, 상기 제1 두께보다 얇은 제2 두께를 갖는 중앙부 및 상기 제1 두께와 실질적으로 동일한 제3 두께를 갖는 하부를 포함하는 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막: 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 캐패시터.
  16. 제15항에 있어서, 상기 스토리지 전극은 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴과 일체로 상기 스토리지 도전막 패턴의 외측 상부에 형성된 보상 부재를 더 포함하는 것을 특징으로 하는 캐패시터.
  17. 반도체 기판 상에 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 적어도 하나의 몰드막을 형성하는 단계;
    상기 몰드막 중 상기 콘택 영역이 위치하는 부분에 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 형성하는 단계;
    상기 보상 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택 홀을 형성하는 단계;
    상기 보상 부재의 내벽, 상기 콘택 홀의 내벽 및 상기 콘택 영역 상에 상기 보상 부재와 실질적으로 동일한 물질을 사용하여 스토리지 도전막 패턴을 형성하는 단계;
    적어도 2회의 식각 공정으로 상기 몰드막을 제거하여 상기 보상 부재 및 상기 스토리지 도전막 패턴을 포함하는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  18. 제17항에 있어서, 상기 보상 부재를 형성하는 단계는,
    상기 몰드막 상에 스토리지 노드 마스크를 형성하는 단계;
    상기 스토리지 노드 마스크를 이용하여 상기 몰드막을 부분적으로 식각하여 상기 몰드막에 개구를 형성하는 단계; 및
    상기 개구의 내벽에 상기 보상 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  19. 제18항에 있어서, 상기 보상 부재를 형성하는 단계는,
    상기 개구의 내벽 및 상기 스토리지 노드 마스크 상에 도전막을 형성하는 단계;
    상기 도전막을 이방성 식각하여 상기 개구의 내벽에 스페이서를 형성하는 단계; 및
    상기 스토리지 도전막 패턴의 형성 후, 상기 스토리지 노드 마스크 및 상기 스페이서의 상부를 제거하여 상기 스토리지 도전막 패턴의 외측 상부에 상기 보상 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  20. 제17항에 있어서, 상기 스토리지 도전막 패턴을 형성하는 단계는, 상기 콘택홀의 직경을 확장시키는 단계 후에 수행되는 것을 특징으로 하는 캐패시터의 제조 방법.
  21. 제20항에 있어서, 상기 콘택홀의 직경을 확장시키는 단계는 상기 몰드막이 형성된 상기 반도체 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  22. 제21항에 있어서, 상기 콘택홀의 직경을 확장시키는 단계는 탈이온수, 암모니아 또는 황산을 포함하는 세정액을 사용하여 수행되는 것을 특징으로 하는 캐패 시터의 제조 방법.
  23. 제20항에 있어서, 상기 스토리지 도전막 패턴을 형성하는 단계는, 상기 콘택 홀을 채우면서 상기 스토리지 도전막 패턴 상에 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  24. 삭제
  25. 제24항에 있어서, 상기 보상 부재 및 상기 스토리지 도전막 패턴은 도핑된 실리콘 또는 금속을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  26. 제17항에 있어서, 상기 몰드막을 제거하는 단계는 건식 식각 공정을 이용하여 수행되는 것을 특징으로 하는 캐패시터의 제조 방법.
  27. 제26항에 있어서, 상기 몰드막은 제1 식각 가스 및 제2 식각 가스를 연속적으로 사용하여 제거되는 것을 특징으로 하는 캐패시터의 제조 방법.
  28. 제27항에 있어서, 상기 제1 가스는 불화수소 및 수증기를 포함하며, 상기 제2 가스는 사불화탄소 및 산소를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  29. 제17항에 있어서, 상기 적어도 하나의 몰드막을 형성하는 단계는,
    상기 반도체 기판 상에 제1 식각 속도를 갖는 제1 몰드막을 형성하는 단계;
    상기 제1 몰드막 상에 제2 식각 속도를 갖는 제2 몰드막을 형성하는 단계;
    상기 제2 몰드막 상에 제3 식각 속도를 갖는 제3 몰드막을 형성하는 단계; 및
    상기 제3 몰드막을 부분적으로 식각하여 상기 제3 몰드막에 상기 제2 몰드막을 노출시키는 상기 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  30. 제29항에 있어서, 상기 제1 몰드막은 불순물이 제1 농도로 도핑된 산화물을 포함하고, 상기 제2 몰드막은 상기 불순물이 제2 농도로 도핑된 산화물을 포함하며, 상기 제3 몰드막은 상기 불순물 제3 농도로 도핑된 산화물 또는 불순물이 도핑되지 않은 산화물을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  31. 제30항에 있어서, 상기 불순물은 인 또는 붕소를 포함하고, 상기 제1 및 제2 몰드막은 BPSG 또는 PSG를 포함하며, 상기 제3 몰드막은 BPSG, PSG, USG, 또는 TEOS HDP-CVD 산화물을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  32. 제29항에 있어서, 상기 콘택홀을 형성하는 단계는, 상기 제1 몰드막 내지 제3 몰드막을 불화수소를 포함하는 식각액 또는 수산화암모늄, 과산화수소 및 탈이온수를 포함하는 식각액을 사용하여 식각하는 것을 특징으로 하는 캐패시터의 제조 방법.
  33. 제29항에 있어서, 상기 스토리지 전극을 형성하는 단계는, 제1 식각 가스 및 제2 식각 가스를 연속적으로 사용하는 건식 식각 공정으로 상기 제1 내지 상기 제3 몰드막을 순차적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  34. 제33항에 있어서, 상기 제1 가스는 불화수소 및 수증기를 포함하며, 상기 제2 가스는 사불화탄소 및 산소를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  35. 제1 및 제2 콘택 영역이 형성된 기판;
    상기 제2 콘택 영역에 전기적으로 연결되는 비트 라인;
    상기 제1 콘택 영역에 전기적으로 연결되는 스토리지 도전막 패턴 및 상기 스토리지 도전막 패턴의 외측 상부에 상기 스토리지 도전막 패턴과 실질적으로 동일한 물질로 형성되어 상기 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 구비하는 스토리지 전극;
    상기 스토리지 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 플레이트 전극을 포함하는 반도체 장치.
  36. 제35항에 있어서, 상기 보상 부재와 상기 스토리지 도전막 패턴은 일체로 형성되는 것을 특징으로 하는 반도체 장치.
  37. 제35항에 있어서, 상기 보상 부재의 측벽은 상기 스토리지 도전막 패턴에 부착되며, 상기 보상 부재의 하부는 상기 스토리지 도전막 패턴에 의해 지지되는 것을 특징으로 하는 반도체 장치.
  38. 제35항에 있어서, 상기 스토리지 전극은 상부로 갈수록 직경이 단계적으로 감소하는 피라미드형 구조를 갖는 것을 특징으로 하는 반도체 장치.
  39. 제35항에 있어서, 상기 스토리지 전극의 상부 및 하부는 실질적으로 동일한 두께를 가지며, 상기 스토리지 전극의 중앙부는 상기 상부 및 하부에 비하여 얇은 두께를 갖는 것을 특징으로 하는 반도체 장치.
  40. 제35항에 있어서, 상기 스토리지 전극은 실린더의 형상을 가지며, 상기 스토리지 전극의 하부가 내부를 향하여 돌출된 것을 특징으로 하는 반도체 장치.
  41. 반도체 기판 상에 제1 및 제2 콘택 영역을 형성하는 단계;
    상기 제2 콘택 영역에 전기적으로 연결되는 비트 라인을 형성하는 단계;
    상기 비트 라인을 포함하는 반도체 기판 상에 적어도 하나의 몰드막을 형성하는 단계;
    상기 몰드막 중 상기 제1 콘택 영역이 위치하는 부분에 스토리지 도전막 패턴의 손실을 보상하는 보상 부재를 형성하는 단계;
    상기 보상 부재의 내벽 및 상기 콘택 영역을 노출시키는 콘택 홀을 형성하는 단계;
    상기 보상 부재의 내벽 및 콘택 홀의 내벽 상에 상기 보상 부재와 실질적으로 동일한 물질을 사용하여 상기 제1 콘택 영역에 전기적으로 연결되는 스토리지 도전막 패턴을 형성하는 단계;
    수회의 식각 공정으로 상기 몰드막을 제거하여 상기 보상 부재 및 상기 스토리지 도전막 패턴을 포함하는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  42. 제41항에 있어서, 상기 보상 부재를 형성하는 단계는,
    상기 몰드막 상에 스토리지 노드 마스크를 형성하는 단계;
    상기 스토리지 노드 마스크를 이용하여 상기 몰드막을 부분적으로 식각하여 상기 몰드막에 개구를 형성하는 단계;
    상기 개구의 내벽 및 상기 스토리지 노드 마스크 상에 도전막을 형성하는 단 계;
    상기 도전막을 이방성 식각하여 상기 개구의 내벽에 스페이서를 형성하는 단계; 및
    상기 스토리지 도전막 패턴의 형성 후, 상기 스토리지 노드 마스크 및 상기 스페이서의 상부를 제거하여 상기 스토리지 도전막 패턴의 외측 상부에 상기 보상 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제41항에 있어서, 상기 스토리지 도전막 패턴을 형성하는 단계는, 상기 반도체 기판을 세정하여 상기 콘택 홀의 직경을 확장시키는 단계 후에 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제41항에 있어서, 상기 스토리지 도전막 패턴을 형성하는 단계는, 상기 콘택 홀을 채우면서 상기 스토리지 도전막 패턴 상에 희생막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제41항에 있어서, 상기 몰드막은 제1 식각 가스 및 제2 식각 가스를 연속적으로 사용하여 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제41항에 있어서, 상기 적어도 하나의 몰드막을 형성하는 단계는,
    상기 반도체 기판 상에 제1 식각 속도를 갖는 제1 몰드막을 형성하는 단계;
    상기 제1 몰드막 상에 제2 식각 속도를 갖는 제2 몰드막을 형성하는 단계;
    상기 제2 몰드막 상에 제3 식각 속도를 갖는 제3 몰드막을 형성하는 단계; 및
    상기 제3 몰드막을 부분적으로 식각하여 상기 제3 몰드막에 상기 제2 몰드막을 노출시키는 상기 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제46항에 있어서, 상기 스토리지 전극을 형성하는 단계는, 제1 식각 가스 및 제2 식각 가스를 연속적으로 사용하는 건식 식각 공정으로 상기 제1 내지 상기 제3 몰드막을 순차적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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