KR100698073B1 - 반도체 소자의 패턴이동 측정방법 - Google Patents

Abstract

본 발명은 반도체소자의 패턴이동 측정방법에 관한 것으로, 본 발명에 의하면, 매몰층 형성후 수행되는 에피택시 공정시 매몰층의 표면과 기판의 표면간에 발생된 단차가 이동된 정도를 측정하는 방법에 있어서, 상기 금속배선의 범위안에서 상기 소정거리만큼 이동된 단차패턴이 포함된 층간절연막의 제1 폭을 인지하여, 제1 커패시턴스값을 측정하는 단계와, 상기 단차패턴이 포함된 층간절연막의 제1 폭과 다른 폭인 제2 폭을 갖는 제1 패턴을 형성하는 단계와, 상기 제1 패턴에서의 커패시턴스값을 측정하는 단계와, 상기 단차패턴이 포함된 층간절연막의 제1 또는 제2 폭과 다른 폭의 비율을 갖도록 조절하여, 상기 제1 패턴과 이웃하도록 다수 개의 패턴을 형성하는 단계와, 상기 다수 개의 패턴들에서 각 커패시턴스값을 측정하는 단계와, 상기 측정된 커패시턴스값들을 통해 기준값을 설정하는 단계와, 상기 제1 커패시턴스값과 상기 설정된 기준값 중 어느 커패시턴스의 값을 비교하여, 상기 단차패턴의 이동거리를 인지하는 단계를 포함함으로써, 상기 인지된 측정치를 감안하여 본 공정에서 요구되는 웰영역의 형성공정시 정위치에 형성되도록 한다.

매몰층, 에피택셜층, 단차

Description

반도체 소자의 패턴이동 측정방법{Method of measurement a pattern shift in semiconductor device}

도 1a 내지 도 1c는 종래 기술에 의한 매몰층/에피택셜층 및 그 상부에 적층되는 영역을 형성하기 위한 방법을 설명하는 단면도들이고,

도 2는 매몰층/에피택셜층 및 그 상부에 적층된 영역에 대한 구조를 구비하는 반도체 소자의 일반적인 단면도이고,

도 3은 본 발명에 따른 상기 단차가 이동된 정도를 측정하는 흐름도를 도시하고 있고,

도 4a 내지 도 4c는 본 발명의 실시예에 따라 상기 커패시턴스의 값을 측정하기 위해 형성된 다수 개의 패턴 중 일부의 패턴들만의 구조를 설명하고 있다.

도 5는 상기 패턴들에 따라 측정된 커패시턴스들의 측정치를 도시한 그래프이다.

＜도면의 주요부분에 대한 부호의 설명＞

20: 반도체 기판 22: 매몰층

24: 에피택셜층 26: 웰영역

28: 층간절연막 30: 금속배선

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조공정시 발생되는 패턴의 이동을 측정하는 방법에 관한 것이다.

에피택셜층 형성이 요구되는 반도체 소자의 제조공정에 있어서, 소자분리나 문턱전압을 높이기 위해 매몰층이 형성되는 데, 이 매몰층은 매몰층 상부에 형성되는 층들과의 정렬(align)에 대한 정확도가 요구된다.

도 1a 내지 도 1c는 종래 기술에 의한 매몰층/에피택셜층 및 그 상부에 적층되는 영역을 형성하기 위한 방법을 설명하는 단면도들이다.

도 1a에 도시된 바와 같이, P형 반도체 기판(10) 상에 초기 산화막(미도시)을 형성하고, 상기 초기 산화막의 소정영역에 매몰층 형성용 마스크를 형성한 후 이를 사용하여 초기 산화막을 패터닝한다. 패터닝된 초기 산화막을 이온주입용 마스크로 사용하여 N형 이온을 주입하고 불순물확산(drive-in)을 실시하면, N형 매몰층(12)이 형성된다.

이어서, 도 1b에 도시된 바와 같이, 상기 패터닝된 초기 산화막을 제거하고, 상기 N형 매몰층(12)이 형성된 결과물 상에 P형 에피택셜층(14)을 형성한다.

다음으로, 도 1c에 도시된 바와 같이, 상기 P형 에피택셜층(14)의 소정영역에 웰영역(16a)을 형성한다.

한편, 상기 N형 매몰층(12)이 형성되면, 매몰층의 표면과 기판의 표면간에는 단차(A)가 발생되는 데, 상기 에피택셜층 형성 공정인 에피택시 공정에서 기판의 배향성(orientation)과 공정조건에 따라 실리콘 단결정의 성장방향이 기판과 수직하지 않은 경우가 생기게 된다. 이 경우, 상기 형성된 단차(도 1a의 'A')는 실제보다 벗어난 위치로 이동(shift: 도 1b의 'B')되는 현상이 발생한다.

이로 인해, 상기 매몰층의 표면과 기판의 표면간에 발생된 단차가 이동됨으로써 에피택셜층(14) 내부에 형성되는 층 즉, 웰영역이 도 1c의 16a에 위치 형성되는 데, 본 공정에서 요구되는 웰영역의 정위치인 도 1c의 16b에서 도 1c의 16a로 이동되어 형성된다.

따라서 매몰층(12)과 인접 형성되어야 하는 웰영역이 정위치에 형성되도록 하기 위해서는 이동된 위치만큼 옵셋(offset)을 적용하여 보상해주어야 한다. 이때, 상기 옵셋은 공정 셋업(setup)시 웨이퍼손실을 감수하여 정해지는 데, 이는 공정조건에 따라 다양하게 변하게 되어 계속적으로 모니터링해주어야 한다.

그러나, 상기 옵셋을 계속적으로 모니터링하려면, 양산시에 매번 로트마다 웨이퍼손실이 감수되어야 하므로, 비용손실 및 시간손실이 따르게 된다.

따라서, 공정 셋업시 정해지는 고정된 옵셋을 적용하여 공정을 수행하게 되는 데, 이로 인해 상기 매몰층 및 에피택셜층과 이들 상부에 형성되는 층들과의 정렬(align)에 대한 정확도가 떨어지는 문제점이 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 매몰층 및 에피택셜층 형성이 요구되는 반도체 소자의 제조방법에 있어서, 상기 매몰층 및 에피택셜층과 이들 층 상부에 형성되는 층들과의 정렬정확도가 확보되도록 하는 반도체 소자의 패 턴이동 측정방법이 제공됨에 있다.

상술한 목적을 달성하기 위한 본 발명의 반도체 소자의 패턴이동 측정방법은 반도체기판 내부에 매몰층을 형성하되, 상기 매몰층의 표면과 상기 반도체 기판의 표면에는 단차패턴이 형성되고, 에피택시 공정을 수행하여 상기 매몰층이 형성된 반도체 기판 전면에 에피택셜층을 형성하되, 상기 단차패턴이 소정거리 이동되고, 상기 결과물 전면에 층간절연막을 형성하고, 상기 층간절연막의 소정영역에는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 금속배선의 범위안에서 상기 소정거리만큼 이동된 단차패턴이 포함된 층간절연막의 제1 폭을 인지하여, 제1 커패시턴스값을 측정하는 단계와, 상기 단차패턴이 포함된 층간절연막의 제1 폭과 다른 폭인 제2 폭을 갖는 제1 패턴을 형성하는 단계와, 상기 제1 패턴에서의 커패시턴스값을 측정하는 단계와, 상기 단차패턴이 포함된 층간절연막의 제1 또는 제2 폭과 다른 폭의 비율을 갖도록 조절하여, 상기 제1 패턴과 이웃하도록 다수 개의 제2 패턴을 형성하는 단계와, 상기 다수 개의 제2 패턴 각각에서 커패시턴스값을 각각 측정하는 단계와, 상기 측정된 커패시턴스값들을 통해 기준값을 설정하는 단계와, 상기 제1 커패시턴스값과 상기 설정된 기준값 중 어느 커패시턴스의 값을 비교하여, 상기 단차패턴의 이동거리를 인지하는 단계를 포함한다.

상기 커패시턴스값을 측정하는 단계는 상기 금속배선과 상기 에피택셜층간에 형성된 층간절연막의 두께에 의해 측정되는 것이 바람직하다.

상기 에피택셜층 형성 후 상기 층간절연막 형성전에, 상기 에피택셜층 내부 의 소정영역에 접합영역을 형성하는 단계를 더 포함하는 것이 바람직하다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 '상'에 있다고 언급되어 지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.

도 2는 매몰층과 에피택셜층 및 그 상부에 적층된 영역에 대한 구조를 구비하는 반도체 소자의 일반적인 단면도이다.

도 2를 참조하면, P형 반도체 기판(20) 상에 초기 산화막(미도시)을 형성하고, 상기 초기 산화막의 소정영역에 매몰층 형성용 마스크를 형성한 후 이를 사용하여 초기 산화막을 패터닝한다. 패터닝된 초기 산화막을 이온주입용 마스크로 사용하여 N형 이온을 주입하고 불순물확산(drive-in)을 실시하면, N형 매몰층(22)이 형성된다.

이어서, 상기 패터닝된 초기 산화막을 제거하고, 상기 N형 매몰층(22)이 형성된 결과물 상에 P형 에피택셜층(24)을 형성하고, 상기 P형 에피택셜층(24)의 소정영역 내부에 웰영역(26a)을 형성한다.

다음으로, 상기 결과물 전면에 층간절연막(28)을 형성하고, 상기 층간 절연막을 패터닝하여 콘택홀을 형성하고, 상기 콘택홀에만 도전막이 형성되도록 하여, 하부에 위치된 도전영역(미도시)과 접촉되는 콘택 플러그(미도시)를 형성한다.

상기 콘택 플러그(미도시)가 형성된 결과물 상에 도전막을 증착한 후 패터닝하여, 상기 콘택 플러그에 의해 하부의 도전영역과 접촉되는 금속배선(30)을 형성한다.

한편, 상기 N형 매몰층(22)이 형성되면, 매몰층의 표면과 기판의 표면간에는 단차(C)가 발생되는 데, 상기 에피택셜층 형성 공정인 에피택시 공정에서 기판의 배향성(orientation)과 공정조건에 따라서 실리콘 단결정의 성장방향이 기판과 수직하지 않은 경우가 생기게 된다. 이 경우, 상기 형성된 단차(도 2의 C)가 실제보다 벗어난 위치로 이동(shift: 도 2의 D`)되는 현상이 발생한다.

상기 단차(C)는 D와 같은 폭을 갖는다.

이로 인해, 상기 매몰층의 표면과 기판의 표면간에 발생된 단차가 이동(D`)됨으로써 에피택셜층(24) 형성 공정후 형성되는 층 즉, 웰영역이 도 2의 26a에 형성되는 데, 본 공정에서 요구되는 웰영역의 정위치인 도 2의 26b에 형성될 수 있도록 하는 방법이 본 발명의 일실시예에서 제공된다.

다시 말해, 매몰층 형성후 수행되는 에피택시 공정시 매몰층의 표면과 기판의 표면간에 발생된 단차가 이동된 정도를 인지하고, 이 이동도를 감안하여 본 공정에서 요구되는 웰영역의 형성공정시 정위치에 형성되도록 한다.

도 3은 본 발명에 따른 상기 단차가 이동된 정도를 측정하는 흐름도를 도시 하고 있고, 도 4a 내지 도 4c는 본 발명의 실시예에 따라 상기 커패시턴스의 값을 측정하기 위해 형성된 다수 개의 패턴 중 일부의 패턴들만의 구조를 설명하고 있다.

제1 단계(S1)로서, 도 4a에 도시된 바와 같이 제1 패턴(40a)을 형성한다.

상기 제1 패턴(40a)은 고정된 넓이의 금속배선 범위안에서 상기 층간절연막에 단차(C)가 포함되는 부분(도 2의 28a: F)을 갖고, 상기 층간절연막에 단차(C)가 포함되지 않은 부분(도 2의 28b: E)을 갖도록 한다.

즉, 상기 단차가 포함된 층간 절연막(F)이 금속배선(30)의 절반 또는 절반이상이 오버랩되도록 제1 패턴(40a)을 형성하게 되는 데, 상기 제1 패턴(40a)은, 단차가 오른쪽 또는 왼쪽으로 이동될 경우 모두에서 형성될 수 있다.

이어서, 제2 단계(S2)로서, 상기 제1 패턴(40a)에 따른 커패시턴스값을 구한다.

상기 제1 패턴에 따른 커패시턴스는 상기 고정된 넓이의 금속배선 범위안에서 에피택셜층과 금속배선간에 형성된 층간 절연막의 두께로 인해 구할 수 있다. 즉, 고정된 넓이의 금속배선 범위안에서 상기 단차가 포함된 부분의 층간 절연막의 두께에 따른 커패시턴스값과, 상기 단차가 포함되지 않은 부분의 층간 절연막의 두께에 따른 커패시턴스값을 각각 구하고, 상기 구해진 커패시턴스값들이 병렬로 연결되어 있어 커패시턴스의 합을 구할 수 있다.

따라서, 상기 제1 패턴 형성으로 인해 정의되는 층간절연막의 두께에 따라 고정된 넓이와 금속배선과 에피택셜층간의 커패시턴스는 구할 수 있게 된다.

상기 제1 패턴(40a)에 따른 커패시턴스값은 0.0268정도로 측정되는 데, 이 측정치는 도 5의 그래프에 F-1-0 또는 F-1-1의 좌표로 나타낸다.

이때, 단차의 이동방향이 오른쪽일 경우는 도 5의 F-1-0의 좌표를 나타내고, 단차의 이동방향이 왼쪽일 경우는 도 5의 F-1-1의 좌표를 나타낸다.

이어서, 제3 단계(S3)로서, 상기 제1 패턴(40a)에서의 커패시턴스의 합을 구한 후, 고정된 넓이를 가지는 금속배선(30)의 범위안에서 상기 단차가 포함된 층간절연막의 폭(F)의 비율을 조정한 패턴을 다수 개 더 형성한다.

도 4b, 도4c에는 상기 커패시턴스의 값을 측정하기 위해 형성된 다수 개의 패턴 중 일부 패턴들의 구조를 설명하고 있다.

도 4b에 도시된 바와 같이, 상기 단차가 포함된 층간절연막(F)이 금속배선(30)과 완전히 오버랩되는 제2 패턴(40b)을 형성하고, 도 4c에 도시된 바와 같이, 상기 단차가 포함된 층간절연막(F)이 금속배선(30)과 오버랩되는 부분이 없는 제3 패턴(40c)을 형성한다.

한편, 상기 도 4a 및 도 4c와 같이 일부 패턴의 구조를 설명하고 있는 데, 도시되지는 않았지만, 상기 패턴들 사이에는 상기 단차가 포함된 층간절연막의 폭(F)의 비율이 조정된 다수 개의 패턴들이 더 삽입하여 형성된다.

이어서, 제4 단계(S4)로써, 상기 형성된 제2 및 제3 패턴에 따른 커패시턴스값을 각각 측정한다.

상기 도 4b에 도시된 제2 패턴(40b)에 따른 커패시턴스의 값은 0.0245정도로 측정되고, 상기 도 4c에 도시된 제3 패턴(40c)에 따른 커패시턴스의 값은 0.029로 측정된다.

이어서, 제5 단계(S5)로써, 상기 패턴들에 따라 측정된 커패시턴스들의 측정치가 그래프로 도시하는 데, 도 5에 도시되어 있다.

상기 제2 패턴(40b)의 커패시턴스값인 0.0245는 도 5의 그래프에 F-0의 좌표로 나타나고, 상기 제3 패턴(40c)의 커패시턴스값인 0.029는 도 5의 그래프에 F-2-0 또는 F-2-1의 좌표를 나타난다.

이때, 단차의 이동방향이 오른쪽일 경우는 도 5의 F-2-0의 좌표를 나타내고, 단차의 이동방향이 왼쪽일 경우는 도 5의 F-2-1의 좌표를 나타낸다.

이어서, 제6 단계(S6)는, 상기 측정된 커패시턴스값을 기준으로 도시된 그래프인 도 5를 참고하여, 본 공정의 진행시 단차가 포함된 층간절연막의 폭을 인지하여 커패시턴스값을 측정한 후, 이 커패시턴스값과 상기 그래프에 도시된 커패시턴스값 중 어느 값과 비교하여, 상기 단차의 이동된 정도를 인지한다.

즉, 공정 진행시 단차가 포함된 층간절연막의 폭이 -1로 인지된 경우, 0.0245의 커패시턴스의 값이 측정되는 데, 상기 도 4에서 0.0245의 커패시턴스값은 단차가 포함된 층간절연막의 폭이 0일 때 측정되는 값이므로, 1um 정도 이동되었다는 것을 알 수 있다.

따라서, 상기 매몰층 및 에피택셜층 상부에 형성되는 층, 즉 웰영역 형성공정은 기준보다 1um 정도 이동되었음을 감안하여 수행되도록 함으로써, 본 공정에서 요구되는 웰영역의 정위치인 도 2의 26b에 형성될 수 있도록 한다.

본 발명에 의하면, 고정된 넓이를 가지는 금속배선의 범위안에서 단차가 포 함된 층간절연막의 폭의 비율을 조정한 패턴을 다수 개 형성하고, 상기 패턴에 따라 커패시턴스를 각각 측정하여 기준치를 형성함으로써, 매몰층 및 에피택셜층 형성 후 상기 단차의 이동도를 인지하여, 상기 매몰층 및 에피택셜층 상부에 형성되는 층들과의 정렬(align)에 대한 정확도를 높일 수 있게 된다.

본 발명의 반도체 소자의 패턴이동 측정방법에 의하면, 고정된 넓이를 가지는 금속배선의 범위안에서 단차가 포함된 층간절연막의 폭의 비율을 조정한 패턴을 다수 개 형성하고, 상기 패턴에 따라 커패시턴스를 각각 측정하여 기준치를 형성함으로써, 매몰층 및 에피택셜층 형성 후 상기 단차의 이동도를 인지하여, 상기 매몰층 및 에피택셜층 상부에 형성되는 층들과의 정렬(align)에 대한 정확도를 높일 수 있게 되는 효과가 있다.

Claims (3)

1. 반도체기판 내부에 매몰층을 형성하되, 상기 매몰층의 표면과 상기 반도체 기판의 표면에는 단차패턴이 형성되고, 에피택시 공정을 수행하여 상기 매몰층이 형성된 반도체 기판 전면에 에피택셜층을 형성하되, 상기 단차패턴이 소정거리 이동되고, 상기 결과물 전면에 층간절연막을 형성하고, 상기 층간절연막의 소정영역에는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,

   상기 금속배선의 범위안에서 상기 소정거리만큼 이동된 단차패턴이 포함된 층간절연막의 제1 폭을 인지하여, 제1 커패시턴스값을 측정하는 단계와,

   상기 단차패턴이 포함된 층간절연막의 제1 폭과 다른 폭인 제2 폭을 갖는 제1 패턴을 형성하는 단계와,

   상기 제1 패턴에서의 커패시턴스값을 측정하는 단계와,

   상기 단차패턴이 포함된 층간절연막의 제1 또는 제2 폭과 다른 폭의 비율을 갖도록 조절하여, 상기 제1 패턴과 이웃하도록 다수 개의 제2 패턴을 형성하는 단계와,

   상기 다수 개의 제2 패턴 각각에서 커패시턴스값을 각각 측정하는 단계와,

   상기 측정된 커패시턴스값들을 통해 기준값을 설정하는 단계와,

   상기 제1 커패시턴스값과 상기 설정된 기준값 중 어느 커패시턴스의 값을 비교하여, 상기 단차패턴의 이동거리를 인지하는 단계를 포함하는 반도체 소자의 패턴이동 측정방법.
2. 제1 항에 있어서, 상기 커패시턴스값을 측정하는 단계는

   상기 금속배선과 상기 에피택셜층간에 형성된 층간절연막의 두께에 의해 측정되는 것을 특징으로 하는 반도체 소자의 패턴이동 측정방법.
3. 제1 항에 있어서, 상기 에피택셜층 형성 후 상기 층간절연막 형성전에, 상기 에피택셜층 내부의 소정영역에 접합영역을 형성하는 단계를 더 포함하는 반도체 소자의 패턴이동 측정방법.

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