KR100567053B1 - 반도체 소자의 오버레이 측정패턴 형성방법 - Google Patents

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Abstract

본 발명은 유동성 절연막에 의한 버니어의 이동을 방지하여 오버레이 정확도를 향상시킬 수 있는 반도체 소자의 오버레이 측정패턴 형성방법을 제공한다.
본 발명에 따라, 반도체 기판의 스크라이브 라인에 사각틀 형상의 제 1 트렌치와, 상기 제 1 트렌치와 소정간격 이격되어 그의 외곽에 배치된 사각틀 형상의 제 2 트렌치를 형성하고, 기판 전면에 제 1 BPSG막을 형성한다. 그런 다음, 제 1 및 제 2 트렌치가 노출되도록 제 1 BPSG막을 제거하고, 노출된 제 1 및 제 2 트렌치에 매립되도록 제 1 BPSG막 상에 폴리실리콘막을 형성한다. 그리고 나서, 폴리실리콘막을 패터닝하여 스크라이브 라인에 제 1 및 제 2 트렌치에 매립된 형상의 모버니어를 형성하고, 기판 전면에 제 2 BPSG막을 형성한 후, 모버니어 내의 제 2 BPSG막 상부에 포토레지스트막으로 이루어진 자버니어를 형성한다. 또한, 제 1 및 제 2 트렌치의 폭은 각각 0.1 내지 10㎛이고, 깊이는 각각 1,200 내지 5,000㎛이다.

Description

반도체 소자의 오버레이 측정패턴 형성방법{METHOD OF FORMING OVERLAY MEASUREMENT PATTERN FOR SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래의 반도체 소자의 오버레이 측정패턴 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 오버레이 측정패턴 형성방법을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 오버레이 측정패턴 형성시 스크라이브 라인 에 형성되는 트렌치 형상을 나타낸 평면도.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 기판 110, 130 : 제 1 및 제 2 BPSG막
120 : 폴리실리콘막 120A : 모버니어
140 : 자버니어 T1, T2 : 제 1 및 제 2 트렌치
본 발명은 반도체 소자의 오버레이 측정패턴 형성방법에 관한 것으로, 특히 오버레이 정확도(overlay accuracy)를 향상시킬 수 있는 반도체 소자의 오버레이 측정패턴 형성방법에 관한 것이다.
오버레이 정확도란 디바이스의 프로세스 스텝의 진행시 전(前)스텝 및 현(現)스텝간의 정렬상태를 나타내는 지수로서 마스크 제작시 발생하는 에러와 디바이스의 프로세스 및 시스템 에러에 의해 영향을 받는다. 이러한 오버레이 정확도를 측정하기 위하여, 다이(die) 사이를 분할하는 스크라이브 라인(scribe line) 내에 버니어(vernier)와 같은 오버레이 측정패턴을 형성한다. 일반적으로 오버레이 측정패턴은 전스텝에서 형성된 모버니어와 현스텝에서 형성된 자버니어로 이루어진다.
도 1a 내지 도 1d는 종래의 반도체 소자의 오버레이 측정패턴 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 다이(미도시)와 다이 사이를 분할하는 반도체 기판(10)의 스크라이브 라인 상에 게이트와 비트라인과의 층간절연을 위한 절연막으로서 제 1 BPSG막(20)을 형성한다. 여기서, 도시되지는 않았지만, 기판(10)의 다이영역에는 필드 산화막, 게이트 및 소오스/드레인이 형성되어 있다. 그런 다음, 제 1 BPSG막(20) 상에 비트라인용 폴리실리콘막(30)을 형성한다.
도 1b를 참조하면, 폴리실리콘막(30)을 패터닝하여 다이영역에 비트라인(미도시)을 형성함과 동시에 스크라이브 라인 상에 모버니어(30A)를 형성한다. 그런 다음, 도 1c에 도시된 바와 같이, 기판 전면에 비트라인과 캐패시터와의 층간절연을 위한 절연막으로서 제 2 BPSG막(40)을 형성한다.
도 1d를 참조하면, 셀 영역의 제 2 BPSG막(40) 상에 캐패시터 콘택용 포토레지스트 패턴(미도시)을 형성함과 동시에 모버니어(30A) 내의 제 2 BPSG막(40) 상부 에 자버니어(50)를 형성한다.
한편, 층간절연막으로서 형성되는 BPSG막(20, 40)은 유동성 절연막으로서 증착 후 플로우 공정을 진행하게 되는데, 이러한 플로우 공정시 BPSG막(20, 40)의 유동에 의해, 도 1d에 도시된 바와 같이, 모버니어(30A)의 위치가 이동됨으로써, 정확한 오버레이를 측정할 수가 없게 되어, 소자의 패일이 유발될 뿐만 아니라 수율이 저하되는 문제가 발생한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 유동성 절연막에 의한 버니어의 이동을 방지하여 오버레이 정확도를 향상시킬 수 있는 반도체 소자의 오버레이 측정패턴 형성방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 오버레이 측정패턴 형성방법은 반도체 기판의 스크라이브 라인에 사각틀 형상의 제 1 트렌치와, 상기 제 1 트렌치와 소정간격 이격되어 그의 외곽에 배치된 사각틀 형상의 제 2 트렌치를 형성하는 단계; 상기 반도체 기판의 전면에 제 1 BPSG막을 형성하는 단계; 상기 제 1 및 제 2 트렌치가 노출되도록 상기 제 1 BPSG막을 제거하는 단계; 상기 노출된 제 1 및 제 2 트렌치에 매립되도록 상기 제 1 BPSG막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 패터닝하여 상기 스크라이브 라인에 상기 제 1 및 제 2 트렌치에 매립된 형상의 모버니어를 형성하는 단계; 상기 제 1 BPSG막 상에 상기 모버니어를 덮도록 제 2 BPSG막을 형성하는 단계; 및 상기 모버니어 내의 상기 제 2 BPSG막 상부에 포토레지스트막으로 이루어진 자버니어를 형성하는 단계를 포함한다.
또한, 제 1 및 제 2 트렌치의 폭은 각각 0.1 내지 10㎛이고, 깊이는 각각 1,200 내지 5,000㎛이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 오버레이 측정패턴 형성방법을 설명하기 위한 단면도로서, 기판의 스크라이브 라인 영역을 나타내고, 도 3은 본 발명의 실시예에 따른 오버레이 측정패턴 형성시 스크라이브 라인 상에 형성되는 홈형상을 나타낸 평면도이다.
도 2a 및 도 3을 참조하면, 다이(미도시) 및 다이와 다이사이를 분할하는 스크라이브 라인이 정의된 반도체 기판(100)을 제공하고, 상기 기판(100)의 다이에 소자분리 형성을 위한 트렌치(미도시)를 형성함과 동시에 스크라이브 라인에 도 3에 도시된 바와 같이, 사각틀 형상의 제 1 트렌치(T1)와 제 1 트렌치(T1)와 소정간격 이격되어 그의 외곽에 배치된 사각틀 형상의 제 2 트렌치(T2)를 형성한다. 바람직하게, 제 1 및 제 2 트렌치(T1, T2)의 폭은 각각 0.1 내지 10㎛이고, 그의 깊이(D)는 각각 1,200 내지 5,000㎛이다.
그런 다음, 도시되지는 않았지만, 상기 다이에 소자분리막, 게이트 및 소오스/드레인을 형성한 후, 도 2b에 도시된 바와 같이, 기판 전면에 상기 게이트와 이후 형성될 비트라인과의 층간절연을 위한 절연막으로서 제 1 BPSG막(110)을 형성한다. 그리고 나서, 도 2c에 도시된 바와 같이, 제 1 및 제 2 트렌치(T1, T2)가 노출되도록 제 1 BPSG막(110)을 제거한다.
도 2d를 참조하면, 노출된 제 1 및 제 2 트렌치(T1, T2)에 매립되도록 제 1 BPSG막(110) 상에 비트라인용 폴리실리콘막(120)을 형성한다. 그런 다음, 폴리실리콘막(120)을 패터닝하여 다이에 비트라인(미도시)을 형성함과 동시에, 도 2e에 도시된 바와 같이, 스크라이브 라인 상에 제 1 및 제 2 트렌치(T1, T2)에 매립된 형상의 모버니어(120A)를 형성한다.
그런 다음, 도 2f에 도시된 바와 같이, 기판 전면에 비트라인과 캐패시터와의 층간절연을 위한 절연막으로서 제 2 BPSG막(130)을 형성하고, 다이의 제 2 BPSG막 (130) 상에 캐패시터 콘택용 포토레지스트 패턴(미도시)을 형성함과 동시에 모버니어(120A) 내의 제 2 BPSG막(130) 상부에 자버니어(140)를 형성한다.
상기한 본 발명에 의하면, 모버니어를 사각틀 형상의 트렌치에 매립시켜 형성함으로써, BPSG막의 플로우시 BPSG막의 유동이 발생되더라도, 모버니어의 이동이 방지됨으로써, 정확한 오버레이 측정이 가능하게 된다. 이에 따라, 오버레이 정확도가 향상되어 소자의 패일이 감소하고 수율이 증가할 뿐만 아니라 소자의 전기적 특성이 향상된다. 또한, 오버레이 측정 재현성이 향상되어 오정렬로 인한 재작업 수행이 요구되지 않으므로 원가절감 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (3)

  1. 반도체 기판의 스크라이브 라인에 사각틀 형상의 제 1 트렌치와, 상기 제 1 트렌치와 소정간격 이격되어 그의 외곽에 배치된 사각틀 형상의 제 2 트렌치를 형성하는 단계;
    상기 반도체 기판의 전면에 제 1 BPSG막을 형성하는 단계;
    상기 제 1 및 제 2 트렌치가 노출되도록 상기 제 1 BPSG막을 제거하는 단계;
    상기 노출된 제 1 및 제 2 트렌치에 매립되도록 상기 제 1 BPSG막 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 패터닝하여 상기 스크라이브 라인에 상기 제 1 및 제 2 트렌치에 매립된 형상의 모버니어를 형성하는 단계;
    상기 제 1 BPSG막 상에 상기 모버니어를 덮도록 제 2 BPSG막을 형성하는 단계; 및
    상기 모버니어 내의 상기 제 2 BPSG막 상부에 포토레지스트막으로 이루어진 자버니어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 측정패턴 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 트렌치의 폭은 각각 0.1 내지 10㎛인 것을 특징으로 하는 반도체 소자의 오버레이 측정패턴 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 및 제 2 트렌치의 깊이는 각각 1,200 내지 5,000㎛인 것을 특징으로 하는 반도체 소자의 오버레이 측정패턴 형성방법.
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