KR100252869B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 공정을 단순화하는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 제조 방법은 콘택홀이 형성되는 영역과 콘택홀이 형성되지 않는 영역을 포함하는 반도체 기판상에 도전성 물질층을 형성하는 공정과,상기 도전성 물질층을 패터닝하여 콘택홀이 형성되지 않는 영역에서는 이웃하는 도전성 라인의 방향으로 더 돌출되는 부분을 갖도록 복수개의 도전성 라인을 형성하는 공정과,상기 콘택홀 형성되지 않는 영역에서는 서로 이웃하는 도전성 라인들의 사이가 완전 매립되도록 상기 패터닝되어진 도전성 라인들을 포함하는 전면에 절연층을 형성하는 공정과,상기 절연층을 에치백하여 콘택홀이 형성되지 않는 영역에서는 이웃하는 도전성 라인들의 측면에 잔류되는 절연층이 서로 맞닿아 반도체 기판이 노출되지 않도록하고 다른 영역에서는 잔류되는 절연층이 서로 분리되어 반도체 기판이 노출되도록하여 SAC 공정에 의한 콘택홀들을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자에 관한 것으로, 특히 공정을 단순화하는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면의 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 레이아웃도이고, 도 2a내지 도 2f는 도 1의 Ⅰ-Ⅰ′선에 따른 종래 기술의 반도체 소자의 공정 단면도이다.
자기 정렬 콘택(Self Align Contact) 기술을 사용하는 종래 기술의 반도체 소자의 제조 공정은 먼저, 도 2a에서와 같이, 반도체 기판(1)상에 게이트 절연층(2)을 형성하고 상기의 게이트 절연층(2)상에 게이트 전극(3)을 형성하기 위한 폴리 실리콘 등의 도전층을 형성한다.
그리고 상기의 도전층상에 다시 캡 절연층(4)을 차례로 형성하고 상기의 캡 절연층(4),도전층,게이트 절연층(2)을 선택적으로 식각하여 도 1에서와 같이 워드라인을 형성한다.
이어, 도 2b에서와 같이, 상기의 워드 라인을 포함하는 반도체 기판(1)의 전면에 측벽 형성용 절연층(5)을 형성한다.
그리고 도 2c에서와 같이, 상기의 측벽 형성용 절연층(5)을 에치백하여 상기의 워드라인의 측면에 측벽(6)을 형성한다.
이때, 도면에 도시하지 않았지만 상기의 측벽(6)을 형성하기전 그리고 형성한후에 각각 고농도 및 저농도의 불순물을 워드라인 양측의 반도체 기판(1)에 주입하여 불순물 확산 영역을 형성하는 공정을 한다.
이어, 상기의 불순물 확산 영역 및 워드라인을 포함하는 전면에 평탄화용 절연층(7)을 형성하고 상기의 평탄화용 절연층(7)상에 포토레지스트층(8)을 도포한다.
그리고 상기의 포토레지스트층(8)을 선택적으로 남도록 패터닝한다.
이어, 도 2d에서와 같이, 상기의 패터닝되어진 포토레지스트층(8)을 마스크로하여 상기의 평탄화용 절연층(7)을 선택적으로 식각하여 반도체 기판(1)의 불순물 확산 영역(도면에 도시되지 않음)이 노출되도록 콘택홀(12)을 형성한다.
그리고 상기의 콘택홀(12)을 포함하는 평탄화용 절연층(7)상에 금속층(9)을 형성한다.
이어, 도 2e에서와 같이, 상기 금속층(9)을 패터닝하기 위한 패드 마스크층(10)을 금속층(9)상에 형성하고 도 2f에서와 같이, 패드 마스크층(10)을 이용하여 금속층(9)을 선택적으로 제거하여 플러그층(11)(또는 콘택 패드층)을 형성한다.
이와 같은 종래 기술의 반도체 소자의 제조 공정에 있어서는 원하는 곳에 콘택홀을 형성하기 위해서는 포토리소그래피 공정으로 콘택홀을 형성하기 위한 패턴을 형성해야한다.
그리고 콘택홀에 특정 패턴의 금속 플러그(또는 콘택 패드층)를 형성하기위한 별도의 마스크층을 형성해야하는데 이 역시 포토리소그래피 공정을 사용하여야 한다.
이와 같은 종래 기술의 반도체 소자의 제조공정에 있어서는 콘택홀 형성 공정 및 그 콘택홀에 금속 플러그층(또는 콘택 패드층)을 형성하기 위한 공정을 포토리소그래피 공정을 이용하기 때문에 포토레지스트층의 패터닝시에 높은 해상력과 정확한 정렬 기술이 필요하여 공정상의 어려움이 있다.
또한, 자기 정렬 콘택(측벽과 평탄화용 절연층의 식각 선택비를 이용한)기술을 사용하기 위한 측벽형성시에 워드 라인으로 사용되는 도전층과 도전층 사이에 금속층(플러그층 또는 금속 배선층으로 사용하기 위한)을 형성하는 것이 어렵고, 추가의 평탄화 공정이 필요하게 되어 공정이 복잡해진다.
본 발명은 상기와 같은 종래 기술의 반도체 소자의 제조 공정의 문제점을 해결하기 위하여 안출한 것으로, 공정을 단순화하는데 적당하도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 레이아웃도
도 2a내지 도 2f는 종래 기술의 반도체 소자의 공정 단면도
도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 레이아웃도
도 4a내지 도 4d는 본 발명에 따른 반도체 소자의 공정단면도
도 5a내지 도 5d는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도
도 6a내지 도 6e는 본 발명의 또다른 실시예에 따른 반도체 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
30. 돌출 패턴층 31. 콘택홀 영역
32. 반도체 기판 33. 게이트 절연층
34. 게이트 전극 35. 캡 절연층
36. 측벽 형성용 절연층 37. 측벽
38. 도전층 39. 셀프 얼라인 콘택 플러그층
40. 평탄화용 절연층 41. 상부 도전층
42. 셀프 얼라인 콘택홀 43. 콘택 패드 마스크층
44. 콘택 패드층
제조 공정을 단순화하기 위한 본 발명의 반도체 소자의 제조 방법은 콘택홀이 형성되는 영역과 콘택홀이 형성되지 않는 영역을 포함하는 반도체 기판상에 도전성 물질층을 형성하는 공정과,상기 도전성 물질층을 패터닝하여 콘택홀이 형성되지 않는 영역에서는 이웃하는 도전성 라인의 방향으로 더 돌출되는 부분을 갖도록 복수개의 도전성 라인을 형성하는 공정과,상기 콘택홀 형성되지 않는 영역에서는 서로 이웃하는 도전성 라인들의 사이가 완전 매립되도록 상기 패터닝되어진 도전성 라인들을 포함하는 전면에 절연층을 형성하는 공정과,상기 절연층을 에치백하여 콘택홀이 형성되지 않는 영역에서는 이웃하는 도전성 라인들의 측면에 잔류되는 절연층이 서로 맞닿아 반도체 기판이 노출되지 않도록하고 다른 영역에서는 잔류되는 절연층이 서로 분리되어 반도체 기판이 노출되도록하여 SAC 공정에 의한 콘택홀들을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3c는 본 발명에 따른 반도체 소자의 레이아웃도이고, 도 4a내지 도 4d는 본 발명에 따른 반도체 소자의 공정단면도이다.
본 발명의 반도체 소자의 제조 공정은 콘택홀 형성 및 그 콘택홀에 플러그층을 형성하기 위한 공정시에 포토리소그래피 공정을 사용하지 않고 워드 라인형성시에 선택적으로 돌출되는 돌출 패턴층을 형성하여 그를 이용하여 자동으로 콘택홀 및 그 콘택홀에 플러그층이 형성되도록한 것이다.
먼저, 도 4a에서와 같이, 반도체 기판(32)상에 게이트 절연층(33)을 형성하고 상기의 게이트 절연층(33)상에 게이트 전극(34)을 형성하기 위한 폴리 실리콘 등의 도전성 물질층을 형성한다.
이어, 상기의 도전성 물질층상에 캡 절연층(35)을 형성하고 도 3a에서와 같이, 상기의 캡 절연층(35),도전성 물질층, 게이트 절연층(33)을 선택적으로 식각하여 콘택홀 영역(31)을 제외한 부분에 돌출 패턴층(30)을 갖는 워드 라인을 형성한다.
즉, 워드 라인의 형성시에 비콘택 영역에서는 콘택홀 영역(31)에서보다 이웃하는 워드 라인의 방향으로 더 돌출되는 부분을 갖도록 패터닝된다.
이는 도 3a에서와 같이, 콘택홀 영역(31)과 콘택홀이 형성되지 않는 영역에 선택적으로 돌출 패턴층(30)을 남겨 돌출 패턴층(30)이 남는 콘택홀이 형성되지 않는 영역과 돌출 패턴층(30)이 남지 않는 콘택홀 영역(31)에서 각각 워드 라인간의 이격 거리를 다르게한 것이다.
그리고 도 4b에서와 같이, 상기의 워드 라인을 포함하는 반도체 기판(32)의 표면에 측벽 형성용 절연층(36)을 형성한다.
이어, 도 4c에서와 같이, 상기의 측벽 형성용 절연층(36)을 이방성 식각 공정으로 에치백하여 상기의 워드 라인의 측면에 측벽(37)을 형성한다.
이때, 레이 아웃상에서는 도 3b에서와 같이 콘택홀 영역(31)을 제외한 워드 라인의 측면에만 콘택홀이 형성된다.
즉, 돌출 패턴층(30)이 형성된 콘택홀이 형성되지 않는 영역에는 워드 라인간의 측벽(37)이 맞닿아 반도체 기판(32)의 표면이 노출되지 않는다.
그리고 돌출 패턴층(30)이 형성되지 않는 콘택홀 영역(31)에서는 워드 라인간의 이격 거리가 충분하게 확보되어 측벽(37)이 형성된 부분을 제외하고 콘택홀이 형성된다.
콘택홀 영역(31)에서 상기의 측벽 형성용 절연층(36)의 두께를 t라고 하고 워드 라인간의 이격 거리를 d라고 하면 상기의 측벽(37) 형성 공정으로 만들어지는 셀프 얼라인 콘택 기술에 의한 콘택홀의 크기 D=d-2.t 로 나타낼 수 있다.(콘택홀의 너비는 도 3a에서와 같이 d2만큼 더 확보된다.)
그리고 콘택홀이 형성되지 않는 영역에서의 워드 라인간의 이격 거리를 d1이라 하면 d1은 2.t보다 작게하여 측벽(37)에 의해 완전 매립되도록 한다.
이때, 도면에 도시하지 않았지만 상기의 측벽(37)을 형성하기전 그리고 형성한후에 각각 고농도 및 저농도의 불순물을 워드라인 양측의 반도체 기판(32)에 주입하여 불순물 확산 영역을 형성하는 공정을 한다.
그리고 상기의 콘택홀을 포함하는 전면에 금속 배선 또는 금속 플러그층을 형성하기 위한 도전층(38)을 형성한다.
이어, 도 4d에서와 같이, 상기의 도전층(38)을 에치백하여 상기의 콘택홀에 완전 매립되는 셀프 얼라인 콘택 플러그층(39)을 형성한다.
이때, 도 3c에서와 같이, 상기의 콘택홀이 형성되지 않은 부분에는 도전층(38)이 잔류하지 않고 모두 제거되고 셀프 얼라인 콘택홀 영역에만 도전층(38)이 잔류된다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 콘택홀 형성과 그 콘택홀에 플러그층을 형성하는 공정 모두를 자기 정렬에 의한 방법으로 형성하여 공정 마진이 충분하게 확보된다.
그리고 본 발명의 다른 실시예에 따른 본 발명의 반도체 소자의 제조 방법은 보조 패턴층을 이용하여 셀프 얼라인 콘택홀을 형성하고 그를 이용하여 더 깊은 콘택홀을 형성하는 것이다.
이는 포토리소그래피 공정에 의한 콘택홀 형성시에 깊이에 제한을 받는 문제점을 해결하기 위한 것으로 그 공정 순서는 다음과 같다.
도 5a내지 도 5d는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도이다.
먼저, 도 5a에서와 같이, 불순물 확산 영역 또는 하층 금속 배선 등이 형성된 반도체 기판(32)의 전면에 평탄화용 절연층(40)을 형성하고 상기의 평탄화용 절연층(40)상에 도전성 물질층 및 캡 절연층으로 이루어진 상부 도전층(41)을 형성한다.
이때, 상기의 상부 도전층(41)은 셀프 얼라인 콘택 영역에는 각각의 상부 도전층(41)간의 이격 거리가 충분하게 확보되도록 패터닝되고 콘택홀이 형성되지 않는 영역에는 선택적으로 돌출되는 돌출 패턴층이 형성되어 상부 도전층(41)간의 이격 거리를 짧게 패터닝한다.
즉, 도 3a내지 도 3c의 레이 아웃도에서와 같이, 콘택홀이 형성되지 않는 영역의 상부 도전층(41)은 돌출 패턴층이 어느 한쪽의 측면에 더 형성되어지도록 패터닝한다.
이어, 도 5b에서와 같이, 상기의 패터닝되어진 상부 도전층(41)을 포함하는 평탄화용 절연층(40)의 전면에 측벽 형성용 절연층(36)을 형성한다.
그리고 도 5c에서와 같이, 상기의 측벽 형성용 절연층(36)을 이방성 식각 공정으로 에치백하여 상부 도전층(41)의 측면에 측벽(37)을 형성한다.
이때, 상기의 셀프 얼라인 콘택 영역에서는 측벽(37)이 형성되어진 부분을 제외하고는 평탄화용 절연층(40)이 노출되는 콘택홀이 형성된다.
그러나 콘택홀이 형성되지 않는 영역에는 평탄화용 절연층(40)이 그대로 잔류되어 콘택홀이 형성되지 않는다.
이는 콘택홀이 형성되지 않는 영역의 상부 도전층(41)의 이격 거리가 크지 않도록 돌출 패턴층이 더 형성되어 있기 때문이다.
이어, 도 5d에서와 같이, 노출된 평탄화용 절연층(40)을 선택적으로 제거하여 불순물 확산 영역 또는 하층 금속 배선층(도면에 도시되지 않음)이 노출되도록 셀프 얼라인 콘택홀(42)을 형성한다.
이와 같은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정에서는 포토리소그래피 공정에 의한 콘택홀 형성시에 해상력의 한계, 정렬도의 한계등으로 콘택홀 깊이에 제한이 있던 것을 돌출 패턴층을 활용하여 셀프 얼라인 콘택 방식으로 해결한 것이다.
그리고 본 발명의 또다른 실시예에 따른 본 발명의 반도체 소자의 제조 방법은 돌출 패턴층을 이용하여 셀프 얼라인 콘택홀을 형성하고 그 콘택홀에 특정 패턴을 갖는 콘택 플러그층을 형성한 것으로 그 공정 순서는 다음과 같다.
도 6a내지 도 6e는 본 발명의 또다른 실시예에 따른 반도체 소자의 공정 단면도이다.
먼저, 도 6a에서와 같이, 반도체 기판(32)상에 게이트 절연층(33)을 형성하고 상기의 게이트 절연층(33)상에 게이트 전극(34)을 형성하기 위한 폴리 실리콘 등의 도전성 물질층을 형성한다.
이어, 상기의 도전성 물질층상에 캡 절연층(35)을 형성하고 상기의 캡 절연층(35),도전성 물질층, 게이트 절연층(33)을 선택적으로 식각하여 콘택홀 영역(31)을 제외한 부분에 돌출 패턴층을 갖는 워드 라인을 형성한다.
이는 콘택홀이 형성되는 영역과 콘택홀이 형성되지 않는 영역에 선택적으로 돌출 패턴층을 남겨 돌출 패턴층이 남는 콘택홀이 형성되지 않는 영역과 돌출 패턴층이 남지 않는 콘택홀 형성 영역에서 각각 워드 라인간의 이격 거리를 다르게한 것이다.
그리고 도 6b에서와 같이, 상기의 워드 라인을 포함하는 반도체 기판(32)의 표면에 측벽 형성용 절연층(36)을 형성한다.
이어, 도 6c에서와 같이, 상기의 측벽 형성용 절연층(36)을 이방성 식각 공정으로 에치백하여 상기의 워드 라인의 측면에 측벽(37)을 형성한다.
이때, 레이 아웃상에서 보면 콘택홀이 형성되는 영역을 제외한 워드 라인의 측면에만 콘택홀이 형성된다.
즉, 돌출 패턴층이 형성된 콘택홀이 형성되지 않는 영역에는 워드 라인간의 측벽(37)이 맞닿아 반도체 기판(32)의 표면이 노출되지 않는다.
그리고 돌출 패턴층이 형성되지 않는 콘택홀 형성 영역에서는 워드 라인간의 이격 거리가 충분하게 확보되어 측벽(37)이 형성된 부분을 제외하고 콘택홀이 형성된다.
이때, 도면에 도시하지 않았지만 상기의 측벽(37)을 형성하기전 그리고 형성한후에 각각 고농도 및 저농도의 불순물을 워드라인 양측의 반도체 기판(32)에 주입하여 불순물 확산 영역을 형성하는 공정을 한다.
그리고 상기의 콘택홀을 포함하는 전면에 금속 배선 또는 금속 플러그층(또는 콘택 패드층)을 형성하기 위한 도전층(38)을 형성한다.
이어, 도 6d에서와 같이, 상기의 도전층(38)상에 포토레지스트층을 형성하고 선택적으로 노광 및 현상하여 콘택홀 형성 영역에만 콘택 패드 마스크층(43)을 형성한다.
그리고 도 6e에서와 같이, 상기의 콘택 패드 마스크층(43)을 이용하여 상기의 도전층(38)을 식각하여 상기의 콘택홀에 콘택 패드층(44)을 형성한다.
이와 같은 본 발명의 반도체 소자의 제조 공정은 워드 라인 등의 도전성 라인을 패터닝할때에 콘택홀이 형성되는 영역과 콘택홀이 형성되지 않는 영역을 구분하여 콘택홀이 형성되지 않는 영역의 도전성 라인이 선택적으로 돌출되는 돌출 패턴층을 갖고 패터닝되도록한 것이다.
그러므로 후속되는 공정에서 별도의 마스크 공정없이 콘택홀 또는 콘택 플러그층(콘택 패드층)을 형성할 수 있고, 콘택 플러그층 형성시에 에치백 공정으로 형성하므로 별도의 평탄화 공정을 하지 않아도 되어 공정을 단순화하는 효과가 있다.

Claims (4)

  1. 콘택홀이 형성되는 영역과 콘택홀이 형성되지 않는 영역을 포함하는 반도체 기판상에 도전성 물질층을 형성하는 공정과,
    상기 도전성 물질층을 패터닝하여 콘택홀이 형성되지 않는 영역에서는 이웃하는 도전성 라인의 방향으로 더 돌출되는 부분을 갖도록 복수개의 도전성 라인을 형성하는 공정과,
    상기 콘택홀 형성되지 않는 영역에서는 서로 이웃하는 도전성 라인들의 사이가 완전 매립되도록 상기 패터닝되어진 도전성 라인들을 포함하는 전면에 절연층을 형성하는 공정과,
    상기 절연층을 에치백하여 콘택홀이 형성되지 않는 영역에서는 이웃하는 도전성 라인들의 측면에 잔류되는 절연층이 서로 맞닿아 반도체 기판이 노출되지 않도록하고 다른 영역에서는 잔류되는 절연층이 서로 분리되어 반도체 기판이 노출되도록하여 SAC 공정에 의한 콘택홀들을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 에치백되어 형성된 콘택홀을 포함하는 전면에 다른 도전성 물질층을 형성하고 다시 에치백하여 상기 콘택홀을 매립하는 플러그층 또는 콘택 패드층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 콘택 영역에 형성되는 콘택홀 크기 D는 상기의 절연층의 두께를 t라고 하고 도전성 라인간의 이격 거리를 d라고 하면 D=d-2.t 가 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 콘택홀이 형성되지 않는 영역에서 도전성 라인들간의 이격 거리를 d1이라 하고 절연층의 두께를 t라고하면 d1은 2.t보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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