KR100450665B1 - 정렬여유도를 증가시키는 자기정렬콘택 패드를 갖는 반도체소자 - Google Patents

정렬여유도를 증가시키는 자기정렬콘택 패드를 갖는 반도체소자 Download PDF

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Abstract

본 발명은 자기정렬콘택 패드를 갖는 반도체소자에 관한 것으로, 서로 이웃한 자기정렬된 매몰콘택 패드 및 서로 이웃한 자기정렬된 직접콘택 패드를 격리시키기 위한 패드분리 패턴의 가운데 폭을 그 가장자리 폭보다 좁게 형성하거나 패드분리 패턴을 구부러진 형태로 형성함으로써, 자기정렬된 직접콘택 패드의 평면적을 증가시킬 수 있다.

Description

정렬여유도를 증가시키는 자기정렬콘택 패드를 갖는 반도체소자
본 발명은 콘택 패드를 갖는 반도체소자에 관한 것으로, 특히 정렬여유도를 증가시키는 자기정렬콘택 패드를 갖는 반도체소자에 관한 것이다.
반도체소자의 집적도가 증가함에따라 콘택홀의 크기는 점점 작아지는 반면에 층간절연막의 두께는 증가한다. 따라서, 콘택홀의 어스펙트 비율이 증가함은 물론 사진공정시 정렬여유도가 감소하여 반도체소자의 제조가 어려워지고 있다. 이에 따라, 콘택 패드를 형성하는 기술이 널리 사용되고 있다. 더욱이, 초고집적 반도체소자를 구현하기에 적합한 콘택패드 형성기술로서 자기정렬콘택 패드 형성기술이 제안된 바 있다.
도 1은 종래의 자기정렬콘택 패드를 갖는 반도체소자의 레이아웃도를 DRAM 소자를 예로 하여 도시한 것이다.
도 1을 참조하면, 반도체기판의 소정영역, 즉 셀 어레이 영역에 x 방향으로 일정간격을 유지하면서 일직선 상에 배치되고 y 방향으로 지그재그(zig-zag) 형태로 배치된 복수의 활성영역(1)이 형성된다. 상기 활성영역(1)이 형성되지 않은 반도체기판 표면에는 소자분리막이 형성된다. 이와 같이 형성된 복수의 활성영역(1)은 그 양 쪽 가장자리 영역이 y 방향을 따라 일직선 상에 위치한다. 상기 각 활성영역(1)은 y 방향으로 서로 평행하게 배치된 복수의 워드 라인(3)에 의해 3개의 영역으로 분할되며, 이들 3개의 영역중 가운데 영역은 집적콘택 영역에 해당하고 양 쪽 가장자리 영역은 매몰콘택 영역에 해당한다. 상기 복수의 활성영역(1)이 +y 방향 또는 -y 방향으로 쉬프트된 영역에는 복수의 패드분리 패턴(5)이 위치한다. 상기 각 패드분리 패턴(5)은 y 방향을 따라 서로 이웃한 매몰콘택 영역들 사이의 제1 소자분리 영역 및 상기 워드라인들(3) 사이의 제2 소자분리 영역을 덮는다. 상기 각 매몰콘택 영역 상에는 자기정렬된 매몰콘택 패드(7b)가 형성되고, 상기 직접콘택 영역의 양 옆을 지나는 한 쌍의 워드라인(3)과 y 방향으로 서로 이웃한 한 쌍의 패드분리 패턴(5)에 의해 둘러싸여지는 영역 상에는 직접콘택 영역과 접촉하는 자기정렬된 직접콘택 패드(7a)가 형성된다. 그리고, 도시하지는 않았지만 상기 자기정렬된 매몰콘택 패드(7b) 및 상기 자기정렬된 직접콘택 패드(7a) 상에는 각각 스토리지 콘택홀 및 비트라인 콘택홀이 형성된다. 상기 비트라인 콘택홀을 형성하기 위한 사진공정시 정렬여유도를 향상시키기 위해서는 자기정렬된 직접콘택 패드(7a)의 평면적을 더욱 증가시키는 것이 요구된다.
본 발명의 목적은 변형된 패드분리 패턴을 사용함으로써 공정 여유도를 증가시킬 수 있는 자기정렬콘택 패드를 갖는 반도체소자를 제공하는 데 있다.
도 1은 종래기술에 따른 자기정렬콘택 패드를 갖는 반도체소자의 레이아웃도의 일 부분이다.
도 2는 본 발명의 일 실시예에 따른 자기정렬콘택 패드를 갖는 반도체소자의 레이아웃도의 일 부분이다.
도 3 내지 도 6은 도 3의 레이아웃도에 의해 제작된 일련의 포토마스크를 사용하여 자기정렬콘택 패드를 형성하는 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 자기정렬콘택 패드를 갖는 반도체소자의 레이아웃도의 일 부분이다.
도 8는 도 7의 레이아웃도에 의해 제작된 일련의 포토마스크를 사용하여 자기정렬콘택 패드를 형성한 단면도이다.
상기 목적을 달성하기 위한 본 발명의 일 태양에 따르면, 본 발명은 반도체기판의 소정영역에 x 방향으로는 일정간격을 유지하면서 일직선 상에 배치되고 y 방향으로는 지그재그(zig-zag) 형태로 배치되어 각각의 양쪽 가장자리 영역이 y 방향으로 일직선 상에 위치하도록 형성된 복수의 활성영역과, 상기 각 활성영역의 양쪽 가장자리 영역 및 가운데 영역을 각각 매몰콘택 영역 및 직접콘택 영역으로 한정하면서 트랜지스터의 게이트 전극 역할을 하도록 y 방향을 따라 상기 각 활성영역을 가로지르는 복수의 워드 라인과, 상기 복수의 활성영역이 +y 방향 또는 -y 방향으로 쉬프트된 영역에 위치하여 y 방향을 따라 서로 이웃한 상기 매몰콘택 영역들 사이의 제1 소자분리영역 및 상기 직접콘택 영역과 인접한 제2 소자분리영역을 덮고 상기 제2 소자분리영역을 덮는 부분의 폭이 상기 제1 소자분리영역을 덮는 부분의 폭보다 좁게 형성된 복수의 패드분리 패턴을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 태양에 따르면, 본 발명은 반도체기판의 소정영역에 x 방향으로는 일정간격을 유지하면서 일직선 상에 배치되고 y 방향으로는 지그재그(zig-zag) 형태로 배치되어 각각의 양쪽 가장자리 영역이 y 방향으로 일직선 상에 위치하도록 형성된 복수의 활성영역과, 상기 각 활성영역의 양쪽 가장자리 영역 및 가운데 영역을 각각 매몰콘택 영역 및 직접콘택 영역으로 한정하면서 트랜지스터의 게이트 전극 역할을 하도록 y 방향을 따라 상기 각 활성영역을 가로지르는 복수의 워드 라인과, 상기 복수의 활성영역이 +y 방향 또는 -y 방향으로 쉬프트된 영역에 위치하여 y 방향을 따라 서로 이웃한 상기 매몰콘택 영역들 사이의 제1 소자분리영역 상부 및 상기 직접콘택 영역과 인접한 제2 소자분리영역 상부를 덮고 상기 제2 소자분리영역 상부를 덮는 패턴의 폭이 상기 제1 소자분리영역 상부를 덮는 패턴의 폭과 동일하되 상기 직접콘택 영역의 일부를 덮도록 구부러진 패드분리 패턴을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 DRAM 소자의 셀 어레이 영역을 예로 하여 상세히 설명하기로 한다. 여기서, 본 발명은 DRAM 소자에 한정되지 않고 콘택패드를 사용하는 모든 반도체소자에 적용하는 것이 가능하다.
도 2는 본 발명의 일 실시예에따른 자기정렬콘택 패드를 갖는 DRAM 소자의 셀 레이아웃도의 일 부분을 도시한 평면도이다.
도 2를 참조하면, 본 발명은 매트릭스 형태로 배열된 복수의 활성영역(51)과, 상기 활성영역(51)을 가로지르도록 배열되고 서로 평행한 복수의 워드라인(53)과, 상기 복수의 활성영역(51)이 +y 방향 또는 -y 방향으로 쉬프트된 영역에 위치하여 상기 각 활성영역(51)과 접하면서 가운데 부분의 폭(W2)이 그 가장자리 부분의 폭(W1)보다 좁은 패드분리 패턴(55)을 포함한다. 여기서, 상기 복수의 활성영역(51)들은 반도체기판의 소정영역, 예컨대 셀 어레이 영역에 x 방향으로는 서로 일정간격을 유지하면서 일직선 상에 배치되고 y 방향으로는 지그재그(zig-zag) 형태로 배치되어 각 활성영역(51)의 양 쪽 가장자리 영역들이 y 방향으로 일직선 상에 위치하도록 2차원적으로 형성된다. 상기 활성영역(51)들 사이의 영역은 소자분리 영역으로 한정되며, 상기 소자분리 영역은 로코스 소자분리 방법으로 형성할 수도 있으나, 트렌치 소자분리 방법으로 형성하는 것이 바람직하다. 그리고, 상기 복수의 워드라인(53)은 상기 복수의 활성영역(51)들을 가로지르도록 배치되고 하나의 활성영역(51)은 한 쌍의 워드라인(53)에 의해 3개의 영역으로 분할된다. 이때, 활성영역의 가운데 영역은 직접콘택 영역에 해당하고, y 방향으로 일직선 상에 위치하는 활성영역의 양 쪽 가장자리 영역은 매몰콘택 영역에 해당한다. 그리고, 상기 각 워드라인(53)은 DRAM 셀의 억세스 트랜지스터의 게이트 전극 역할을 한다. 또한, 상기 각 매몰콘택 영역들 상에는 자기정렬된 매몰콘택 패드(57b)가 형성되고, 하나의 활성영역(51)을 가로지르는 한 쌍의 워드라인(53) 및 이들 한 쌍의 워드라인(53)을 가로지르는 패드분리 패턴(55)들에 의해 둘러싸여지는 영역 내의 직접콘택 영역 및 이와 인접한 소자분리 영역 상에는 자기정렬된 직접콘택 패드(57a)가 형성된다.
상기 각 자기정렬된 직접콘택 패드(57a) 상에는 비트라인(도시하지 않음)과 상기 자기정렬된 직접콘택 패드(57a)를 서로 연결시키기 위한 비트라인 콘택홀(MC)이 형성된다. 여기서, 상기 비트라인 콘택홀(MC)은 직접콘택 영역과 접하는 소자분리 영역의 상부에 위치한다. 따라서, 비트라인 콘택홀(MC)을 한정하기 위한 사진공정시 정렬여유도는 소자분리 영역과 자기정렬된 직접콘택 패드(57a)가 겹치는 영역의 면적을 증가시키는 것이 중요하다. 이에 따라, 도 2에 도시된 바와 같이 패드분리 패턴(55)의 가운데 영역의 폭(W2), 즉 직접콘택 영역과 접하는 제2 소자분리 영역을 지나는 패드분리 패턴(55)의 폭(W2)을 패드분리 패턴(55)의 가장자리 영역의 폭(W1), 즉 매몰콘택 영역들 사이의 제1 소자분리 영역을 덮는 패드분리 패턴(55)의 폭(W1)보다 좁게 형성함으로써, 자기정렬된 직접콘택 패드(57a)의 면적을 극대화시킬 수 있다. 이때, 각 패드분리 패턴(55)은 x 방향으로 연장되어 한 쌍의 워드라인을 가로지름은 물론 그 양 옆의 워드라인들의 중심부분 까지 덮도록 형성하는 것이 바람직하고, 각 패드분리 패턴(55)은 각 패드분리 패턴(55)을 가로지르는 워드라인들의 중심부분에서 그 폭이 변하는 것이 바람직하다. 이는, 패드분리 패턴을 형성하기 위한 사진공정시 x 방향의 정렬여유도를 증가시키기 위함이다.
도 3 내지 도 6은 도 2의 레이아웃도에 의해 제작된 포토마스크를 사용하여 자기정렬콘택 패드를 형성하는 방법을 설명하기 위한 단면도들이다. 여기서, 각 도면에 있어서 참조부호 e, f, g 및 h로 표시한 부분은 각각 도 2의 절단선 EE, FF, GG 및 HH를 따른 단면을 도시한 부분이다.
도 3은 반도체기판(S) 상에 도전층(CON) 및 보호층(P)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(S)의 소정영역에 도 2의 활성영역(51) 패턴이 그려진 포토마스크를 사용하여 소자분리 영역을 한정하는 소자분리막(I)을 형성한다. 여기서, 상기 소자분리막(I)은 로코스 소자분리 방법으로 형성할 수도 있으나, 고집적 반도체소자에 적합한 트렌치 소자분리 방법으로 형성하는 것이 바람직하다. 상기 소자분리막(I)들 사이의 반도체기판(S) 표면은 활성영역으로 한정된다. 상기 활성영역 표면에 열산화막 등으로 게이트 산화막(GOX)을 형성하고, 상기 게이트 산화막(GOX)이 형성된 결과물 전면에 도전층(CON), 예컨대 도우핑된 폴리실리콘막 및 보호층(P)을 순차적으로 형성한다. 상기 보호층(P)은 절연막, 예컨대 실리콘 질화막 등으로 형성하는 것이 바람직하다.
도 4는 워드라인(53), 워드라인 격리용 절연막(56), 평탄화된 층간절연막(58), 및 포토레지스트 패턴(55)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 보호층(P) 및 도전층(CON)을 연속적으로 패터닝하여 복수의 워드라인(53)을 형성한다. 이때, 각 워드라인(53)상에는 보호층 패턴(54)이 적층된다. 상기 복수의 워드라인(53)이 형성된 결과물 전면에 워드라인 격리용 절연막(56)을 절연막, 예컨대 상기 보호층(P)과 동일한 실리콘 질화막으로 형성한다. 그리고, 워드라인 격리용 절연막(56) 전면에 평탄화된 층간절연막(ILD)을 형성한다. 상기 평탄화된 층간절연막(ILD)은 CVD 산화막 등을 증착한 후, 이를 화학기계적 연마(CMP) 공정으로 평탄화시키어 형성할 수 있다. 상기 평탄화된 층간절연막(ILD) 상에 포토레지스트막을 도포한 후, 도 2의 패드분리 패턴(55)이 그려진 포토 마스크를 사용하여 포토레지스트 패턴(PR)을 형성한다. 이때, 도 2의 HH를 따른 절단면을 보여주는 h 영역에 형성되는 포토레지스트 패턴(PR)의 폭(W2)은 도 2의 GG를 따른 절단면을 보여주는 g 영역에 형성되는 포토레지스트 패턴(PR)의 폭(W1)보다 작다. 이는, 도 2에서 설명한 패드분리 패턴(55)의 가운데 영역의 폭이 양 쪽 가장자리 영역의 폭보다 좁기 때문이다.
도 5는 패드분리 패턴(55) 및 패드용 도전막(57)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로하여 상기 평탄화된 층간절연막(ILD) 및 워드라인 격리용 절연막(56)을 연속적으로 식각함으로써, 소정의 활성영역 및 소정의 소자분리막(I)을 노출시키는 패드분리 패턴(55)을 형성한다. 이때, 상기 평탄화된 층간절연막(ILD)이 식각되는 부분의 워드라인(53) 측벽에는 스페이서 형태의 워드라인 격리용 절연막(56)이 형성된다. 여기서, g 영역에 형성되는 패드분리 패턴(55) 및 h 영역에 형성되는 패드분리 패턴(55)은 각각 패드분리 패턴(55)의 가장자리 영역 및 가운데 영역에 해당한다. 따라서, 도 5의 h 영역에 도시된 바와 같이 각 패드분리 패턴(55) 사이의 간격이 도 1에 보여진 종래의 기술에 비하여 더욱 넓어졌음을 알 수 있다. 이어서, 상기 패드분리 패턴(55)이 형성된 결과물 전면에 패드용 도전막(57), 예컨대 도우핑된 폴리실리콘막을 형성한다.
도 6은 자기정렬콘택 패드(57a, 57b) 및 비트라인 콘택홀(m)을 갖는 층간절연막(59)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 워드라인(53) 상에 형성된 보호층 패턴(54)이 노출될 때까지 상기 패드용 도전막(57)을 화학기계적 연마(CMP) 공정으로 평탄화시킴으로써, 패드분리막(55a), 자기정렬된 직접콘택 패드(57a) 및 자기정렬된 매몰콘택 패드(57b)를 형성한다. 이와 같이 자기정렬콘택 패드(57a, 57b)를 형성하면, g 영역에 형성되는 패드분리막(55a)의 폭 및 h 영역에 형성되는 패드분리막(55a)의 폭은 각각 도 2의 패드분리 패턴(55)의 가장자리 영역의 폭(W1) 및 가운데 영역의 폭(W2)과 동일하다. 이에 따라, h 영역에 형성되는 패드분리막(55a)들 사이에 종래의 기술에 비하여 증가된 길이(L)를 갖는 자기정렬된 직접콘택 패드(57a)가 형성된다. 결과적으로, 상기 자기정렬된 직접콘택 패드(57a)와 그 아래의 소자분리막(I)이 서로 겹치는 부분의 길이(L") 또한 종래의 기술에 비하여 증가된다. 계속해서, 상기 자기정렬콘택 패드(57a, 57b)가 형성된 결과물 전면에 층간절연막(59)을 형성하고, 상기 층간절연막(59)을 패터닝하여 상기 자기정렬된 직접콘택 패드(57a)의 소정영역을 노출시키는 비트라인 콘택홀(m)을 형성한다. 여기서, 상기 비트라인 콘택홀(m)은 일반적으로 자기정렬된 직접콘택 패드(57a)와 겹치는 소자분리막(I)의 상부에 형성시킨다. 따라서, 상기 비트라인 콘택홀(m)을 형성하기 위한 사진공정을 실시할 때 정렬여유도는 상기 자기정렬된 직접콘택 패드(57a)와 그 아래의 소자분리막(I)이 겹치는 부분의 길이(L")와 직접적으로 관련된다. 결과적으로, 도 2에 보여진 본 발명의 반도체소자에 따르면, 자기정렬된 직접콘택 패드(57a)의 길이를 증가시킬 수 있으므로 공정여유도, 즉 정렬여유도를 증가시킬 수 있다.
도 7 및 도 8은 각각 본 발명의 다른 실시예에 따른 DRAM 소자의 셀 어레이 영역을 도시한 평면도 및 단면도이다. 여기서, 본 발명의 일 실시예와 동일한 참조부호로 표시한 부분은 동일부분을 의미한다. 따라서, 이들에 대한 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시예는 본 발명의 일 실시예와 비교할 때 패드분리 패턴만이 다르다. 좀 더 구체적으로 설명하면, 도 7에 보여진 패드분리 패턴(55')의 가운데 부분의 폭(W3)은 도 2에 보여진 패드분리 패턴(55)의 가운데 부분의 폭(W2)보다 넓다. 이는, 패드분리 패턴의 가운데 부분의 폭이 너무 좁을 경우 후속공정에서 패드분리막을 형성할 때 패턴불량이 발생하는 현상을 방지하기 위함이다. 이때, 자기정렬된 직접콘택 패드(57a)와 그 아래의 소자분리막(I)이 겹치는 부분의 길이(도 8의 L" 참조)는 본 발명의 일 실시예와 동일하여야 한다. 따라서, 본 발명의 다른 실시예에 따른 반도체소자의 패드분리막(58b)은 도 8에 보여진 대로 패드분리막(58b)의 가운데 부분의 일부가 직접콘택 영역과 겹쳐진 형태를 갖는다. 또한, 본 발명의 다른 실시예에 따른 패드분리 패턴(55')은 한 쌍의 워드라인을 가로지름은 물론 그 양 옆의 워드라인들의 중심부분 까지 덮도록 x 방향으로 연장된 것이 바람직하고, 각 패드분리 패턴(55')은 각 패드분리 패턴(55')을 가로지르는 워드라인들의 중심부분에서 그 폭이 변하거나 구부러진 것이 바람직하다. 이는, 패드분리 패턴(55')을 형성하기 위한 사진공정시 x 방향의 정렬여유도를 증가시키기 위함이다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 자기정렬된 직접콘택 패드의 평면적을 증가시킬 수 있다. 따라서, 자기정렬된 직접콘택 패드 상에 비트콘택홀을 형성하기 위한 사진공정을 실시할 때 정렬여유도를 증가시킬 수 있다.

Claims (6)

  1. 반도체기판의 소정영역에 x 방향으로는 일정간격을 유지하면서 일직선 상에 배치되고 y 방향으로는 지그재그(zig-zag) 형태로 배치되어 각각의 양쪽 가장자리 영역이 y 방향으로 일직선 상에 위치하도록 형성된 복수의 활성영역;
    상기 각 활성영역의 양쪽 가장자리 영역 및 가운데 영역을 각각 매몰콘택 영역 및 직접콘택 영역으로 한정하면서 트랜지스터의 게이트 전극 역할을 하도록 y 방향을 따라 상기 각 활성영역을 가로지르는 복수의 워드 라인; 및
    상기 복수의 활성영역이 +y 방향 또는 -y 방향으로 쉬프트된 영역에 위치하여 y 방향을 따라 서로 이웃한 상기 매몰콘택 영역들 사이의 제1 소자분리영역 및 상기 직접콘택 영역과 인접한 제2 소자분리영역을 덮고 상기 제2 소자분리영역을 덮는 부분의 폭이 상기 제1 소자분리영역을 덮는 부분의 폭보다 좁게 형성된 복수의 패드분리 패턴을 포함하는 것을 특징으로 하는 자기정렬콘택 패드를 갖는 반도체소자.
  2. 제1항에 있어서, 상기 패드분리 패턴은 x 방향으로 연장되어 상기 패드분리 패턴의 양 옆을 지나는 워드 라인들의 일 부분까지 덮는 것을 특징으로 하는 자기정렬콘택 패드를 갖는 반도체소자.
  3. 제1항에 있어서, 상기 패드분리 패턴은 상기 패드분리 패턴을 가로지르는 워드 라인들의 중심부분에서 상기 패드분리 패턴의 폭이 변하는 것을 특징으로 하는 자기정렬콘택 패드를 갖는 반도체소자.
  4. 반도체기판의 소정영역에 x 방향으로는 일정간격을 유지하면서 일직선 상에 배치되고 y 방향으로는 지그재그(zig-zag) 형태로 배치되어 각각의 양쪽 가장자리 영역이 y 방향으로 일직선 상에 위치하도록 형성된 복수의 활성영역;
    상기 각 활성영역의 양쪽 가장자리 영역 및 가운데 영역을 각각 매몰콘택 영역 및 직접콘택 영역으로 한정하면서 트랜지스터의 게이트 전극 역할을 하도록 y 방향을 따라 상기 각 활성영역을 가로지르는 복수의 워드 라인; 및
    상기 복수의 활성영역이 +y 방향 또는 -y 방향으로 쉬프트된 영역에 위치하여 y 방향을 따라 서로 이웃한 상기 매몰콘택 영역들 사이의 제1 소자분리영역 상부 및 상기 직접콘택 영역과 인접한 제2 소자분리영역 상부를 덮고 상기 제2 소자분리영역 상부를 덮는 패턴의 폭이 상기 제1 소자분리영역 상부를 덮는 패턴의 폭과 동일하되 상기 직접콘택 영역의 일부를 덮도록 구부러진 패드분리 패턴을 포함하는 것을 특징으로 하는 자기정렬콘택 패드를 갖는 반도체소자.
  5. 제4항에 있어서, 상기 패드분리 패턴은 x 방향으로 연장되어 상기 패드분리 패턴의 양 옆을 지나는 워드 라인들의 일 부분까지 덮는 것을 특징으로 하는 자기정렬콘택 패드를 갖는 반도체소자.
  6. 제4항에 있어서, 상기 패드분리 패턴은 상기 패드분리 패턴을 가로지르는 워드 라인들의 중심부분에서 구부러진 것을 특징으로 하는 자기정렬콘택 패드를 갖는 반도체소자.
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