KR20130004673A - 디램 소자 및 이의 제조 방법 - Google Patents

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KR20130004673A
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Abstract

디램 소자 및 이의 제조 방법에서, 디램 소자를 제조하기 위하여 기판에 마스크 패턴을 형성하고, 상기 마스크 패턴 사이의 기판 내부에 매립 게이트를 형성한다. 상기 마스크 패턴들 사이의 갭 내부와 상기 마스크 패턴 및 매립 게이트 상에 캡핑 절연막을 형성한다. 상기 캡핑 절연막 및 마스크 패턴을 관통하여 제1 부위의 기판을 노출하는 개구부를 형성한다. 상기 개구부의 양 측방으로 마스크 패턴의 일부를 식각하여 제2 부위의 기판을 노출하는 제1 및 제2 홈을 형성한다. 상기 제1 및 제2 홈 내에 제2 패드 콘택을 형성한다. 또한, 상기 제2 패드 콘택들 측벽 부위에 스페이서를 형성하고, 상기 개구부 내부에는 제1 패드 콘택들을 형성한다. 이 후, 비트 라인 및 커패시터를 형성한다. 상기한 디램 소자에 포함되는 패드 콘택들은 미스얼라인이 발생되지 않고 양호한 접촉 특성을 갖는다.

Description

디램 소자 및 이의 제조 방법{DRAM device and method of manufacturing the same}
본 발명은 디램 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 넓은 접촉 면적을 갖는 콘택 패드를 포함하는 디램 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자에 형성되는 패턴들의 선폭 및 콘택 사이즈가 급격히 감소하고 있다. 디램 소자의 경우, 기판의 액티브 영역과 접촉하는 콘택 패드들이 구비되어야 하는데, 상기 액티브 영역의 폭이 좁으므로 상기 콘택 패드들과 액티브 영역간의 접촉 면적이 매우 감소된다. 따라서, 액티브 영역의 기판 표면과 콘택 패드들의 간의 접촉 면적이 넓어지도록 상기 액티브 영역의 기판 표면과 콘택 패드들을 충분히 오버랩시켜야 한다. 그러나, 미스얼라인에 따른 불량을 억제하면서 콘택 패드들과 액티브 영역간의 접촉 면적을 증가시키는 것이 용이하지 않다.
본 발명의 목적은 미스얼라인에 따른 불량이 감소되고 접촉 면적이 증가된 콘택 패드를 포함하는 디램 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 디램 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자는, 고립된 형상의 액티브 영역들을 갖는 기판이 마련된다. 상기 기판 내에 매립되고 제1 방향으로 연장되는 매립 게이트가 구비된다. 상기 매립 게이트들 사이의 기판 상부면에는 절연 물질로 이루어진 마스크 패턴이 구비된다. 상기 마스크 패턴들 사이를 채우면서 상기 마스크 패턴들 상에는 상기 마스크 패턴과 다른 절연 물질로 이루어지는 캡핑 절연막이 구비된다. 상기 캡핑 절연막 및 마스크 패턴을 관통하여 고립된 액티브 영역들의 제1 부위와 접촉하는 제1 패드 콘택이 구비된다. 상기 캡핑 절연막 아래에는 상기 제1 패드 콘택의 상기 제1 방향으로 양 측에 위치하는 액티브 영역들의 제2 부위와 접촉하는 제2 패드 콘택들이 구비된다. 상기 제1 및 제2 패드 콘택들 사이에는 상기 제1 및 제2 패드 콘택을 절연시키는 스페이서가 구비된다. 상기 제1 패드 콘택과 전기적으로 연결되는 비트 라인 및 상기 제2 패드 콘택과 전기적으로 연결되는 커패시터가 포함된다.
본 발명의 일 실시예에서, 상기 제1 패드 콘택의 저면은 상기 제2 패드 콘택의 저면보다 낮게 위치할 수 있다.
본 발명의 일 실시예에서, 상기 기판의 고립된 액티브 영역은 상기 제1 방향과 수직이 아닌 일정각을 갖도록 배치될 수 있다.
본 발명의 일 실시예에서, 상기 고립된 액티브 영역에서 상기 제1 부위는 상기 액티브 영역의 연장 방향을 기준으로 상기 액티브 영역의 중심 부위이고, 상기 제2 부위는 상기 액티브 영역의 연장 방향을 기준으로 상기 액티브 영역의 양쪽 가장자리 부위일 수 있다.
본 발명의 일 실시예에서, 상기 복수의 액티브 영역들에서 상기 제1 및 제2 부위들은 상기 제1 방향으로 나란하게 배치되고, 상기 제1 방향으로 보았을 때 제1 부위 사이에 2개의 제2 부위가 배치될 수 있다.
본 발명의 일 실시예에서, 상기 기판은 셀 영역 및 주변 회로 영역으로 구분되고, 상기 주변 회로 영역의 기판에는 플레너형의 트랜지스터가 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자의 제조 방법으로, 고립된 형상의 액티브 영역들을 갖는 기판 상에 절연 물질로 이루어진 마스크 패턴을 형성한다. 상기 마스크 패턴들 사이의 기판 내부에 매립되고, 제1 방향으로 연장되는 매립 게이트를 형성한다. 상기 마스크 패턴들 사이의 갭을 채우면서 상기 매립 게이트 및 마스크 패턴들 상에, 상기 마스크 패턴과 다른 절연 물질로 이루어지는 캡핑 절연막을 형성한다. 상기 캡핑 절연막 및 마스크 패턴을 관통하여 고립된 액티브 영역들의 제1 부위를 노출하는 개구부를 형성한다. 상기 개구부에서 상기 제1 방향의 양 측방으로 마스크 패턴의 일부를 식각하여 상기 개구부와 이웃하는 액티브 영역들의 제2 부위를 노출하는 제1 및 제2 홈을 형성한다. 상기 제1 및 제2 홈 내부에 상기 제2 부위의 액티브 영역들과 접촉하는 제2 패드 콘택들을 형성한다. 상기 제2 패드 콘택들의 측벽이 노출된 개구부의 측벽 부위에 스페이서를 형성한다. 상기 스페이서가 형성된 개구부 내부에, 상기 제1 부위의 액티브 영역들과 접촉하는 제1 패드 콘택들을 형성한다. 상기 제1 패드 콘택과 전기적으로 연결되는 비트 라인과, 상기 제2 패드 콘택과 전기적으로 연결되는 커패시터를 각각 형성한다.
본 발명의 일 실시예에서, 상기 매립 게이트를 형성하는 방법으로, 상기 마스크 패턴을 식각 마스크로 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 내벽에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 트렌치를 채우는 도전막을 형성한다. 또한, 상기 도전막을 에치백하여 상기 트렌치의 하부를 채우는 매립 게이트 전극을 형성한다.
본 발명의 일 실시예에서, 상기 마스크 패턴 및 제1 캡핑 절연막은 서로 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다.
상기 마스크 패턴은 실리콘 산화물로 형성되고, 상기 제1 캡핑 절연막은 실리콘 질화물로 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 홈을 형성하기 위한 식각 공정은 상기 마스크 패턴을 선택적으로 제거하는 습식 식각 공정일 수 있다.
본 발명의 일 실시예에서, 상기 개구부의 저면에 노출되는 기판의 상부면은 상기 제1 및 제2 홈에 의해 노출되는 기판의 상부면보다 낮게되도록 상기 개구부를 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 홈 내부에 제2 패드 콘택들을 형성하는 공정으로, 상기 제1 및 제2 홈과 제1 개구부 내부를 채우도록 도전막을 형성한다. 또한, 상기 제1 캡핑 절연막을 식각 마스크로 이용하여 상기 기판 표면이 노출되도록 도전막을 이방성 식각한다.
상기 도전막은 실리콘 물질막을 포함하고, 상기 실리콘 물질막은 화학기상 증착 공정 또는 에피택셜 공정을 통해 형성할 수 있다.
본 발명의 일 실시예에서, 상기 마스크 패턴은 상기 형성하고자하는 목표 패드 콘택의 높이보다 높게 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 홈의 일 측벽에 상기 마스크 패턴이 남아있도록 상기 제1 및 제2 홈을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 기판은 셀 영역 및 주변 회로 영역으로 구분되고, 상기 주변 회로 영역의 기판에 형성된 캡핑 절연막을 제거한다. 또한, 상기 캡핑 절연막이 제거된 상기 주변 회로 영역의 기판에 플레너형의 트랜지스터를 형성한다.
설명한 것과 같이, 본 발명에 따르면 개구부를 측방으로 확장시켜 홈을 형성하고 상기 홈 내에 패드 콘택을 형성하기 때문에, 미스얼라인이 억제되어 접촉 면적이 확보되고 접촉면의 손상이 발생되지 않아서 우수한 접촉 특성을 갖는 패드 콘택을 형성할 수 있다. 그러므로, 고집적화되면서도 동작 특성이 우수한 디램 소자를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 콘택 패드 구조물의 단면도이다.
도 2 내지 도 5는 도 1에 도시된 콘택 패드 구조물의 형성 방법을 설명하는 단면도들이다.
도 6a는 본 발명의 일 실시예에 따른 디램 소자에 대한 단면도이다.
도 6b는 본 발명의 일 실시예에 따른 디램 소자에서 셀 영역의 평면도이다.
도 7 내지 도 21은 도 6a 및 도 6b에 도시된 디램 소자의 제조 방법을 나타내는 단면도 또는 평면도들이다.
도 22 내지 도 25는 도 6a 및 도 6b에 도시된 디램 소자를 제조하는 다른 방법을 나타내는 단면도들이다.
도 26은 본 발명에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
도 27은 본 발명에 의한 디램 칩을 이용한 전자 시스템의 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 콘택 패드 구조물의 단면도이다.
도 1을 참조하면, 콘택 패드 구조물은 복수의 패드 영역(12a~12c)을 갖는 기판(10), 상기 기판(10) 상에 구비되는 절연막 패턴(14a), 상기 절연막 패턴(14a) 사이를 매립하면서 상기 절연막 패턴(14a) 상에 구비되는 캡핑 절연막(16), 상기 캡핑 절연막(16) 및 절연막 패턴(14a)을 관통하는 제1 패드 콘택(30), 상기 캡핑 절연막(16) 아래에 구비되는 제2 패드 콘택(22a, 22b)과, 상기 제1 패드 콘택(30) 및 제2 패드 콘택(22a, 22b) 사이에서 제1 및 제2 패드 콘택(30, 22a, 22b)을 절연시키는 스페이서(26)가 포함된다.
상기 기판(10)에는 적어도 3개의 패드 영역(12a, 12b, 12c)을 가지며, 이하에서는 제1 내지 제3 패드 영역(12a, 12b, 12c)으로 설명한다. 상기 패드 영역들(12a, 12b, 12c)은 각각 고립된 형상을 가지며, 제1 방향으로 나란하게 배치된다. 가운데에서 기준이 되는 패드 영역을 제1 패드 영역(12a)이라 하고, 상기 제1 패드 영역(12a)의 양 측으로 이웃하는 패드 영역을 각각 제2 및 제3 패드 영역(12b, 12c)이라 한다. 상기 패드 영역들(12a, 12b, 12c)은 불순물이 도핑된 기판 영역 또는 도전막 패턴일 수 있다.
상기 기판(10) 상에 형성되는 절연막 패턴(14a)은 층간 절연막으로의 기능을 하며, 실리콘 산화물을 포함할 수 있다.
상기 캡핑 절연막(16)은 상기 절연막 패턴(14a)과 식각 선택비를 갖는 물질로 이루어진다. 상기 캡핑 절연막(16)은 절연막 패턴(14a)과 다른 물질로 이루어진다. 예를들어, 상기 캡핑 절연막(16)은 실리콘 질화물을 포함할 수 있다. 이 경우, 상기 기판(10) 상에는, 상기 제1 방향과 수직하는 제2 방향으로 상기 절연막 패턴(14a)의 실리콘 산화물 및 상기 캡핑 절연막(16)의 실리콘 질화물이 서로 교번하여 배치된다. 또한, 상기 절연막 패턴(14a) 상부면 위로는 캡핑 절연막(16)의 실리콘 질화물만이 구비된다.
상기 제1 패드 콘택(30)은 상기 기판의 패드 영역 중에서 제1 패드 영역(12a)과 접촉한다. 상기 제1 패드 콘택(30)과 접촉된 부위는 주변의 기판(10) 표면에 비해 리세스된 형상을 갖는다. 즉, 상기 제1 패드 콘택(30)과 접촉된 부위는 상대적으로 낮은 상부면을 갖는다.
상기 제2 패드 콘택들(22a, 22b)은 상기 제1 패드 영역(12a)과 이웃하는 제2 및 제3 패드 영역(12b, 12c)과 각각 접촉한다. 즉, 상기 제2 패드 콘택들(22a, 22b)은 상기 제1 패드 콘택(30)과 각각 상기 제1 방향으로 서로 대향하게 배치되며, 제1 패드 콘택(30)의 중심부를 기준으로 대칭인 형상을 갖는다. 상기 제2 패드 콘택들(22a, 22b)과 접촉된 부위는 상기 제1 패드 콘택(30)과 접촉된 부위보다 높은 상부면을 갖는다. 그러므로, 상기 제2 패드 콘택(22a, 22b)의 저면은 상기 제1 패드 콘택(30)의 저면보다 높게 위치한다. 또한, 상기 제2 패드 콘택(22a, 22b)은 상기 캡핑 절연막 아래에 위치하므로, 상기 제1 패드 콘택(30)의 상부면보다 낮은 상부면을 갖는다.
상기 스페이서(26)는 상기 제1 패드 콘택(30)의 측벽을 둘러싸는 형상을 갖는다. 상기 스페이서(26)는 상기 제1 패드 콘택(30)과 상기 제1 방향으로 이웃하는 두개의 제2 패드 콘택(22a, 22b)을 서로 절연시킨다.
도 2 내지 도 5는 도 1에 도시된 콘택 패드 구조물의 형성 방법을 설명하는 단면도들이다.
도 2를 참조하면, 복수의 패드 영역(12a, 12b, 12c)을 갖는 기판(10)이 마련된다. 설명한 것과 같이, 상기 기판(10)에는 적어도 3개의 패드 영역(12a, 12b, 12c)을 가지며, 각 패드 영역들(12a, 12b, 12c)은 고립된 형상을 가지며, 상기 제1 방향으로 나란하게 배치된다.
상기 기판(10) 상에 제1 절연막을 형성하고, 이를 패터닝함으로써 예비 제1 절연막 패턴(14)을 형성한다. 상기 예비 제1 절연막 패턴(14)은 상기 제1 방향으로 나란하게 배치되는 패드 영역들(12a, 12b, 12c)을 덮는 라인 형상을 갖도록 형성된다. 상기 예비 제1 절연막 패턴(14)은 실리콘 산화물로 형성할 수 있다.
도 3을 참조하면, 상기 예비 제1 절연막 패턴(14) 사이를 매립하면서 상기 예비 제1 절연막 패턴(14) 상에 캡핑 절연막(16)을 형성한다. 상기 캡핑 절연막(16)은 상기 예비 제1 절연막 패턴(14)과 식각 선택비를 갖는 물질을 증착하여 형성한다.
도 4를 참조하면, 상기 캡핑 절연막(16) 및 예비 제1 절연막 패턴(14)을 순차적으로 식각하여, 상기 패드 영역들 중 어느 하나인 제1 패드 영역(12a)을 노출하는 제1 개구부(18)를 형성한다. 상기 제1 개구부(18)의 저면에는 상기 제1 패드 영역 전체 상부면이 노출되도록 하는 것이 바람직하다.
계속하여, 상기 제1 개구부(18)의 측벽에 노출되어 있는 예비 제1 절연막 패턴(14)을 선택적으로 식각하여 상기 제1 개구부(18) 하부와 연통하는 제1 및 제2 홈(20a, 20b)을 형성한다. 상기 공정에 의해 제1 절연막 패턴(14a)이 형성된다. 상기 제1 및 제2 홈(20a, 20b)은 습식 식각 공정을 통해 형성할 수 있다. 즉, 상기 실리콘 산화물은 빠르게 식각되고, 실리콘 질화물은 거의 식각되지 않은 식각액을 사용하여 습식 식각 공정을 수행함으로써 상기 제1 및 제2 홈(20a, 20b)을 형성할 수 있다.
상기 제1 및 제2 홈(20a, 20b)의 저면에는 각각 상기 제1 패드 영역(12a)과 이웃하고 있는 제2 및 제3 패드 영역(12b, 12c)이 노출된다. 상기 제1 및 제2 홈(20a, 20b)은 습식 식각에 의해 형성하므로, 식각 공정 중에 제2 및 제3 패드 영역(12b, 12c)의 소모가 적다. 그러므로, 상기 제1 및 제2 홈(20a, 20b)에 의해 노출되는 제2 및 제3 패드 영역(12b, 12c)의 상부면은 상기 제1 개구부(18)의 저면에 노출되는 제1 패드 영역(12a)의 상부면보다 더 높다.
도 5를 참조하면, 상기 제1 및 제2 홈(20a, 20b)과 상기 제1 개구부(18)가 채워지도록 도전막(도시안됨)을 형성한다. 일 예로, 상기 도전막은 불순물이 도핑된 폴리실리콘일 수 있다.
상기 도전막을 에치백하여 상기 제1 및 제2 홈(20a, 20b) 내부에 각각 제2 패드 콘택(22a, 22b)을 형성한다. 상기 에치백 공정에서, 상기 캡핑 절연막(16)이 식각 마스크의 역할을 하므로, 별도로 식각 마스크 패턴을 형성하는 공정이 요구되지 않는다. 상기 에치백 공정을 수행하면, 상기 제1 개구부(18)와 동일한 형상의 제2 개구부(24)가 생성된다.
계속하여, 도 1에 도시된 것과 같이, 상기 제2 개구부(24)의 측벽에 스페이서(26)를 형성한다. 이 후, 상기 제2 개구부(24) 내부를 채우는 도전막을 형성하고 평탄화한다. 상기 공정을 통해, 상기 제2 개구부(24) 내부에는 제1 콘택 패드(30)가 형성된다.
상기 공정에 의하면, 제2 패드 콘택(22a, 22b)을 형성할 때 수직 방향으로 박막을 식각하지 않기 때문에 제2 패드 콘택과 접촉하는 부위의 막이 거의 손상되지 않는다. 따라서, 상기 패드 콘택 구조물은 우수한 접촉 특성을 갖는다. 또한, 상기 제2 패드 콘택을 형성하기 위한 별도의 사진 공정이 요구되지 않기 때문에, 상기 제2 패드 콘택 형성 시에 포토 미스얼라인에 의한 불량이 발생되지 않는다. 따라서, 상기 제2 패드 콘택과 패드 영역간의 접촉 면적을 증가시킬 수 있다.
실시예 2
도 6a는 본 발명의 일 실시예에 따른 디램 소자에 대한 단면도이다.도 6b는 본 발명의 일 실시예에 따른 디램 소자에서 셀 영역의 평면도이다. 도 6a에서는 도 6b의 A-A' 부분 및 B-B'부분을 절단한 단면과 주변 회로 영역의 단면이 도시된다.
도 6a 및 도 6b를 참조하면, 본 실시예의 디램 소자는 메모리 셀이 형성되는 셀 영역 및 페리 회로들이 형성되는 주변 회로 영역이 포함된 기판(100) 상에 형성된다.
상기 셀 영역의 기판에는 고립된 형상의 액티브 영역들이 형성된다. 또한, 기판(100)에 포함된 트렌치(108) 내부에 매립된 구조의 매립 게이트 전극(112), 상기 매립 게이트 전극(112) 사이에 위치하는 기판(100) 상에 구비된 제1 마스크 패턴(106a), 상기 매립 게이트 전극(112) 및 제1 마스크 패턴(106a)을 덮는 제1 캡핑 절연막(114), 상기 제1 캡핑 절연막(114) 및 제1 마스크 패턴(106a)을 관통하는 형상을 갖고, 액티브 영역의 제1 패드 영역과 접촉되는 제1 패드 콘택(140), 상기 제1 캡핑 절연막(114) 아래에 구비되고 액티브 영역의 제2 패드 영역과 접촉하는 제2 패드 콘택(134a, 134b) 및 상기 제1 패드 콘택(140) 및 제2 패드 콘택(134a, 134b) 사이에서 제1 및 제2 패드 콘택(140, 134a, 134b)을 절연시키는 스페이서(138)가 포함된다. 상기 제1 패드 콘택(140)과 전기적으로 연결되는 비트 라인 구조물(142, 144)이 구비된다. 또한, 상기 제2 패드 콘택(134a, 134b)과 전기적으로 연결되는 커패시터(150)가 구비된다.
상기 주변 영역의 기판에는 플레너형의 MOS 트랜지스터가 구비된다. 상기 플레너형의 MOS 트랜지스터의 게이트 전극은 폴리실리콘막 패턴(120a), 금속 패턴(142) 및 하드 마스크 패턴(144)이 적층된 형상을 가질 수 있다. 상기 금속 패턴(142) 및 하드 마스크 패턴(144)은 셀 영역의 비트 라인 구조물에 포함된 금속 패턴(142) 및 하드 마스크 패턴(144)과 동일한 물질로 이루어진다.
기판(100)은 소자 분리막 패턴(104)이 구비됨으로써, 액티브 영역(A)과 소자 분리 영역으로 구분된다. 상기 소자 분리막 패턴(104)이 구비되지 않은 액티브 영역들(A)은 고립된 섬 형상을 가지면서 반복적으로 배치된다. 상기 액티브 영역들(A)은 매립 게이트 전극(112)의 연장 방향을 제1 방향이라 할 때, 상기 제1 방향과 수직하지 않게 배치된다.
고립된 액티브 영역(A)의 연장 방향을 기준으로, 상기 액티브 영역(A)의 중심 부위는 제1 패드 영역(도 9, P1)이 된다. 또한, 고립된 액티브 영역(A)의 연장 방향을 기준으로, 상기 액티브 영역(A)의 양 측 가장자리 부위는 제2 패드 영역(도 9, P2)이 된다. 따라서, 고립된 액티브 영역(A)에는 하나의 제1 패드 영역과 2개의 제2 패드 영역을 포함한다.
상기 액티브 영역(A)에서 제1 패드 영역들은 각각 상기 제1 방향의 양 측으로 이웃하는 다른 액티브 영역의 제2 패드 영역들과 대향하게 배치된다. 즉, 상기 제1 방향으로 각 패드 영역들의 배치 관계를 보았을 때, 제1 패드 영역 사이에 2개의 제2 패드 영역이 구비되는 형상을 갖는다.
상기 매립 게이트는 트렌치(108)의 표면을 따라 형성된 게이트 절연막(110) 및 상기 게이트 절연막(110) 상에 구비되고 상기 트렌치 하부에 위치하는 매립 게이트 전극(112)을 포함한다. 상기 매립 게이트 전극(112)은 폴리실리콘을 포함할 수 있다. 상기 매립 게이트 전극(112) 양 측의 기판에는 소스/드레인이 구비된다. 상기 소스/드레인은 고농도 도핑 영역과 저농도 도핑 영역을 포함할 수 있다.
상기 제1 마스크 패턴(106a)은 층간 절연막으로의 기능을 하므로 절연 물질로 이루어진다. 상기 제1 마스크 패턴(106a)은 실리콘 산화물을 포함할 수 있다.
상기 제1 캡핑 절연막(114)은 상기 제1 마스크 패턴(106a)과 식각 선택비를 갖는 물질로 이루어지며, 실리콘 질화물을 포함할 수 있다.
상기 제1 패드 콘택(140)은 비트 라인으로 제공되는 금속 패턴(142)과 전기적으로 연결되는 액티브 영역(A)인 상기 제1 패드 영역과 접촉한다. 상기 제1 패드 영역에 해당되는 액티브 영역(A)의 기판(100)은 주변에 비해 리세스된 형상을 갖는다. 즉, 상기 제1 패드 영역의 기판(100)은 제1 패드 영역이 아닌 액티브 영역의 기판(100)보다 상부면이 낮은 형상을 갖는다. 그러므로, 상기 제1 패드 콘택(140)의 저면은 제1 패드 영역이 아닌 주변의 기판 상부면보다 낮게 위치하게 된다. 상기 제1 패드 콘택(140)은 도전 물질로 이루어지며, 예를들어 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 제2 패드 콘택(134a, 134b)은 커패시터(150)와 전기적으로 연결되는 액티브 영역(A)인 제2 패드 영역과 접촉한다. 상기 제2 패드 영역은 상기 제1 패드 영역에 비해 높은 상부면을 갖는다. 그러므로, 상기 제2 패드 콘택(134a, 134b)의 저면은 상기 제1 패드 콘택(140)의 저면보다 높게 위치한다. 또한, 상기 제2 패드 콘택(134a, 134b)은 상기 제1 캡핑 절연막(114) 아래에 위치하므로, 상기 제1 패드 콘택(140)의 상부면보다 낮은 상부면을 갖는다.
상기 스페이서(138)는 상기 제1 패드 콘택(140)을 둘러싸는 형상을 갖는다. 상기 스페이서(138)는 상기 제1 패드 콘택(140)과 상기 제1 방향으로 이웃하는 두개의 제2 패드 콘택(134a, 134b)을 서로 절연시킨다. 상기 제1 패드 콘택(140) 및 상기 제1 패드 콘택(140)과 상기 제1 방향으로 이웃하는 2개의 제2 패드 콘택(134a, 134b)은 각각 서로 다른 고립된 액티브 영역에 위치한다.
상기 제1 패드 콘택(140) 상에는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물은 금속 패턴(142) 및 하드 마스크 패턴(144)이 적층된 구조를 갖는다.
또한, 상기 제2 패드 콘택(134a, 134b) 상에는 스토리지 노드 콘택(148) 및 커패시터(150)가 구비된다. 상기 스토리지 노드 콘택(148) 및 커패시터(150) 간에는 층간 절연막(146)이 개재된다.
상기한 구조의 디램 소자는 커패시터와 연결되는 부위의 액티브 영역의 기판의 소모가 거의 없다. 또한, 상기 커패시터와 액티브 영역을 전기적으로 연결시키기 위한 패드 콘택의 미스얼라인이 거의 발생되지 않는다. 따라서, 커패시터와 액티브 영역의 접촉 불량에 의해 발생되는 동작 불량 및 신뢰성 불량이 감소된다.
도 7 내지 도 21은 도 6a 및 도 6b에 도시된 디램 소자의 제조 방법을 나타내는 단면도 또는 평면도들이다.
셀 영역의 단면은 도 9의 A_A' 부위를 절단한 것이다.
도 7을 참조하면, 메모리 셀들이 형성되는 셀 영역과 주변 회로들이 형성되는 주변 영역이 구분된 기판(100)에 소자 분리용 트렌치(102)를 형성한다. 상기 소자 분리용 트렌치(102) 내부에 절연 물질을 채워넣어 소자 분리막 패턴(104)을 형성한다. 상기 소자 분리막 패턴(104)에 의해, 기판에서 액티브 영역(도 9, A) 및 소자 분리 영역을 구분한다.
도시하지는 않았지만, 상기 기판(100) 표면에 불순물 도핑을 통해 소스/드레인을 형성한다. 소스/드레인은 도핑 농도 조절을 통해 상부에는 고농도 도핑 영역으로 형성하고, 하부는 저농도 도핑 영역으로 형성할 수도 있다.
도 9에 도시된 것과 같이, 상기 액티브 영역들(A)은 고립된 형상을 가지면서 반복적으로 배치될 수 있다. 상기 액티브 영역들(A)은 후속 공정에 의해 형성되는 매립 게이트 전극(112)의 연장 방향인 제1 방향과 수직하지 않은 각을 가지면서 배치된다.
상기에서 설명한 것과 같이, 고립된 액티브 영역(A)의 연장 방향을 기준으로, 각 액티브 영역(A)의 중심 부위는 제1 패드 영역(P1)이 된다. 또한, 고립된 액티브 영역(A)의 연장 방향을 기준으로, 각 액티브 영역(A)의 양 측 가장자리 부위는 제2 패드 영역(P2)이 된다. 또한, 상기 제1 방향으로 각 패드 영역들의 배치 관계를 보았을 때, 제1 패드 영역 사이에 2개의 패드 영역이 구비되는 형상을 갖는다. 즉, 상기 액티브 영역(A)의 연장 방향으로의 양 단부는 상기 제1 방향과 이웃하는 액티브 영역(A)의 중심 부위와 서로 대향하게 배치된다.
상기 기판(100)에서 매립 게이트가 형성될 부위에 트렌치(108)를 형성한다. 이를 위하여, 먼저 상기 기판(100) 상에 제1 마스크막을 형성한다. 예를들어, 상기 제1 마스크막은 실리콘 산화물을 증착시켜 형성할 수 있다. 이 후, 상기 제1 마스크막을 패터닝하여 제1 마스크 패턴(106a)을 형성한다. 상기 제1 마스크 패턴(106a)은 후속 공정에서 형성될 제1 패드 콘택의 높이와 실질적으로 동일하게 형성된다. 그러므로, 상기 제1 패드 콘택의 높이를 고려하여 상기 제1 마스크 패턴(106a)의 두께를 결정한다. 상기 제1 마스크 패턴(106a)은 상기 제1 방향으로 연장되는 형상을 갖는다.
상기 제1 마스크 패턴(106a)을 식각 마스크로 이용하여 노출된 액티브 영역 및 소자 분리 영역의 기판(100)을 식각함으로써 트렌치들(108)을 형성한다. 본 실시예의 경우, 매립형 게이트는 셀 영역에만 형성된다. 따라서, 셀 영역의 기판에만 상기 트렌치들(108)이 형성된다.
도 8을 참조하면, 상기 트렌치(108) 내벽에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은 실리콘 산화물로 형성될 수 있다. 상기 실리콘 산화막은 열산화 공정을 통해 형성될 수 있다. 이와는 달리, 상기 게이트 절연막(110)은 고유전체 물질로 형성될 수도 있다.
상기 게이트 절연막(110) 상으로 폴리실리콘막을 형성한다. 폴리실리콘막의 형성을 통해 트렌치들(108) 내부에는 폴리실리콘이 완전하게 채워지게된다.
기판(100) 전면으로 상기 폴리실리콘막을 에치백한다. 상기 에치백을 통해 상기 제1 마스크 패턴(106a) 상의 폴리실리콘막은 제거되고, 상기 트렌치들(108) 내부의 하부 부분에만 폴리실리콘이 남아있게 된다. 상기 트렌치(108) 내부 하부에 남아있는 폴리실리콘은 매립 게이트 전극(112)이 된다. 여기서, 에치백을 통해 남아있는 폴리실리콘, 즉 매립 게이트 전극(112)의 상부면은 상기 액티브 영역의 기판(100) 표면보다 낮게 위치한다.
상기 공정을 수행하면, 도 9의 평면도와 같이 각 액티브 영역(A)을 가로지는 매립 게이트 전극(112)이 형성된다. 상기 매립 게이트 전극(112)은 상기 제1 방향으로 연장되는 형상을 갖는다. 하나의 고립된 액티브 영역(A)에는 2개의 상기 매립 게이트 전극(112)이 형성된다. 또한, 상기 매립 게이트 전극(112)은 상기 고립된 액티브 영역에서 제1 패드 영역(P1) 및 제2 패드 영역(P2) 사이에 배치됨으로써 상기 제1 및 제2 패드 영역(P1, P2)을 구분한다.
도 10을 참조하면, 상기 트렌치들(108) 내부를 채우면서 상기 제1 마스크 패턴(106a)을 덮는 제1 캡핑 절연막(114)을 형성한다. 상기 제1 캡핑 절연막(114)은 상기 제1 마스크 패턴(106a)과 식각 선택비를 갖는 물질로 형성되어야 한다. 일 예로, 상기 제1 캡핑 절연막(114)은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 기판(100) 표면 상에서 상기 매립 게이트 전극(112)과 대향하고 있지 않은 부위에는 상기 제1 방향으로 연장되는 제1 마스크 패턴(106a)이 구비된다. 또한, 상기 제1 마스크 패턴(106a) 사이에는 제1 캡핑 절연막(114)이 형성된다. 때문에, 상기 기판(100) 표면 상에는 제2 방향으로 제1 마스크 패턴(106a) 및 제1 캡핑 절연막(114)이 교번하여 형성된다. 또한, 상기 제1 마스크 패턴(106a) 상부면에는 제1 캡핑 절연막(114)으로 덮혀있게 된다.
제1 캡핑 절연막(114) 상에 포토레지스트를 코팅한다. 포토레지스트막은 일반적으로 PR 코팅 레시피를 조절함으로써, 요구되는 두께를 가지도록 형성된다. 이후, 노광 및 현상 공정을 통해 주변 회로 영역에 형성된 포토레지스트를 제거함으로써, 상기 셀 영역의 기판(100) 부위를 덮는 포토레지스트 패턴(116)을 형성한다.
상기 포토레지스트 패턴(116)을 식각 마스크로 사용하여 상기 주변 영역에 형성된 제1 캡핑 절연막(114) 및 제1 마스크 패턴(106a)을 모두 제거한다. 예를들어, 상기 실리콘 질화물로 이루어지는 제1 캡핑 절연막(114)은 건식 식각 공정을 통해 제거하고, 상기 실리콘 산화물로 이루어진 제1 마스크 패턴(106a)은 습식 식각 공정을 통해 제거할 수 있다. 상기 습식 식각 공정을 통해 제1 마스크 패턴(106a)을 제거하면, 식각에 따른 기판의 데미지를 감소시킬 수 있다.
이와같이, 상기 주변 영역의 제1 캡핑 절연막(114) 및 제1 마스크 패턴(106a)이 제거되면, 상기 주변 영역은 상기 셀 영역보다 낮은 단차를 갖게된다. 상기 주변 영역에는 기판(100) 표면이 노출된다.
도 11을 참조하면, 상기 주변 영역에 플레너형의 트랜지스터를 형성하기 위하여 게이트 절연막(118) 및 폴리실리콘막(120)을 형성한다. 상기 폴리실리콘막(120)은 트랜지스터의 게이트 전극으로 제공되기 위한 막이다. 상기 폴리실리콘막(120) 상에 제2 마스크막(122)을 형성한다. 상기 제2 마스크막(122)은 실리콘 산화물 또는 실리콘 질화물을 증착하여 형성할 수 있다.
이 후, 상기 제2 마스크막(122) 상에 포토레지스트를 코팅한다. 노광 및 현상 공정을 통해 셀 영역에 위치하는 포토레지스트를 제거함으로써, 상기 주변 회로 영역을 덮는 제2 포토레지스트 패턴(124)을 형성한다.
도 12를 참조하면, 상기 제2 포토레지스트 패턴(124)을 식각 마스크로 사용하여 상기 제2 마스크막(122)을 에치백 공정을 통해 제거하고, 폴리실리콘막(120)을 일부 두께만큼 제거한다. 이 후, 셀 영역의 기판 상에 노출된 폴리실리콘막(120)을 화학기계적 연마 공정을 통해 연마하여 제거한다.
상기 연마 공정을 수행하면, 페리 영역에는 제2 마스크막(122)에 의해 폴리실리콘막(120)이 보호되므로 폴리실리콘막(120)이 거의 제거되지 않는다. 상기 연마 공정은 상기 제2 마스크막(122)이 거의 연마되지 않는 조건으로 수행된다. 반면에, 셀 영역에는 에치백에 의해 제2 마스크막(122)이 제거되어 폴리실리콘막(120)이 노출된 상태이므로, 연마에 의해 폴리실리콘막(120)이 제거된다. 따라서, 연마 공정이 완료되면, 셀 영역의 기판의 최상부에는 제1 캡핑 절연막(114)이 노출된다. 또한, 상기 주변 영역의 기판의 최상부에는 제2 마스크 패턴(122a)이 남아있으며, 셀 영역과의 경계 부위에 해당하는 주변 영역에는 폴리실리콘막(120)이 노출된다. 상기 연마 공정을 수행하면, 셀 영역 및 주변 영역간의 단차가 거의 없어지게 된다.
도 13 내지 도 21의 각 단면도에서는 도 14의 A-A' 부분 및 B-B'부분을 절단한 단면과 주변 회로 영역의 단면이 도시된다.
도 13을 참조하면, 노출된 제1 캡핑 절연막(114), 폴리실리콘막(120), 제2 마스크 패턴(122a)의 상부면에 제2 캡핑막(126)을 형성한다. 상기 제2 캡핑막(126)은 실리콘 질화막을 100Å이하의 얇은 두께로 증착하여 형성할 수 있다.
이 후, 상기 제2 캡핑막(126) 상에 포토레지스트를 코팅한다. 노광 및 현상 공정을 통해 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 비트 라인과 전기적으로 연결되는 제2 패드 콘택을 형성하기 위한 마스크 패턴이다. 즉, 상기 포토레지스트 패턴은 고립된 각각의 액티브 영역의 중심 부위의 윗부분인 제1 패드 영역(도 9, P1)을 노출하는 형상을 갖는다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 캡핑 절연막(114), 제1 마스크 패턴(106a)을 식각하여 제1 개구부(128)를 형성한다. 도 14의 평면도에 도시된 것과 같이, 상기 제1 개구부(128)는 제1 패드 영역 및 상기 제1 패드 영역과 인접하는 소자 분리 영역까지 노출되도록 형성된다. 또한, 상기 제1 개구부(128)의 저면에는 상기 액티브 영역의 상부면 및 상부 측벽 부위가 노출되도록 한다.
상기 제1 개구부(128)의 측벽에는 실리콘 산화물로 이루어지는 제1 마스크 패턴(106a)이 노출되는 부위와, 실리콘 질화물로 이루어지는 제1 캡핑 절연막(114)이 노출되는 부위가 각각 존재하게 된다. 구체적으로, 상기 제1 개구부(128) 형성 부위를 상기 제1 방향으로 절단한 단면에서는 제1 개구부(128)의 측벽에 실리콘 산화물로 이루어지는 제1 마스크 패턴(106a)이 노출된다. 또한, 상기 제1 개구부(128) 형성 부위를 상기 제1 방향과 수직한 수직한 제2 방향으로 절단한 단면에서는 제1 개구부(128)의 측벽에 실리콘 질화물로 이루어지는 제1 캡핑 절연막(114)이 노출된다.
도 15 및 도 16을 참조하면, 상기 제1 개구부(128)의 측벽에 노출된 제1 마스크 패턴(106a)을 습식 식각 공정을 통해 선택적으로 제거하여 상기 제1 개구부(128) 하부의 양 측벽으로 각각 제1 및 제2 홈(130a, 130b)을 형성한다. 이하에서는, 상기 구조물을 제1 방향으로 절단한 단면에서 제1 개구부의 왼쪽에 있는 홈을 제1 홈(130a)이라 하고 오른쪽에 있는 홈을 제2 홈(130b)이라 한다.
설명한 것과 같이, 상기 습식 식각 공정을 수행하면, 상기 노출된 제1 마스크 패턴(106a)은 상기 제1 방향으로 양 측방으로 제거되면서 제1 및 제2 홈(130a, 130b)이 생성된다. 이 때, 상기 제2 방향으로는 실리콘 질화물로 이루어지는 제1 캡핑 절연막(114)이 구비되며, 상기 제1 캡핑 절연막(114)은 상기 습식 식각 공정에 의해 제거되지 않는다. 따라서, 상기 제1 및 제2 홈(130a, 130b)은 상기 제1 개구부(128)의 상기 제1 방향의 양 측방으로만 형성된다.
상기 제1 및 제2 홈(130a, 130b)은 상기 제1 패드 영역(P1)과 이웃하고 있는 고립된 액티브 영역의 제2 패드 영역들(P2)이 각각 노출되도록 형성되어야 한다. 즉, 상기 제1 및 제2 홈(130a, 130b)에 의해서 고립된 각각의 액티브 영역의 양쪽 끝 부분 중 어느 하나를 노출하는 형상을 갖는다.
구체적으로, 상기 제1 홈(130a)에 의해서는 상기 제1 패드 영역과 제1 방향의 왼쪽으로 이웃하는 고립된 액티브 영역의 제2 패드 영역이 노출되도록 하여야 하고, 상기 제2 홈(130b)에 의해서는 상기 제1 패드 영역과 제1 방향의 오른쪽으로 이웃하는 고립된 액티브 영역의 제2 패드 영역이 노출되도록 하여야 한다. 이 때, 상기 제1 및 제2 홈(130a, 130b)이 너무 과도하게 식각되어 상기 제1 방향으로 이웃한 제1 개구부들(128)이 제1 및 제2 홈들(130a, 130b)에 의해 서로 관통해버리지 않도록 공정 조건을 조절하여야 한다. 바람직하게는, 상기 제1 방향으로 이웃한 제1 개구부들(128)이 각각 제1 및 제2 홈들(130a, 130b)에 의해 서로 관통하지 않으면서, 상기 제1 및 제2 홈(130a, 130b)에 의해 노출되는 액티브 영역의 상부면의 면적은 최대가 되도록 하여야 한다.
한편, 상기 습식 식각 공정을 통해 제1 및 제2 홈(130a, 130b)을 형성하므로, 상기 제1 및 제2 홈(130a, 130b)을 형성하면서 액티브 영역의 기판 표면에 플라즈마 데미지가 발생되지 않는다. 또한, 상기 제1 및 제2 홈(130a, 130b)을 형성할 때, 상기 액티브 영역의 기판 표면이 거의 소모되지 않는다.
도 17을 참조하면, 상기 제1 및 제2 홈(130a, 130b)과 상기 제1 개구부(128) 내부를 완전히 채우도록 도전막(132)을 형성한다. 상기 도전막(132)은 스토리지 노드 전극과 전기적으로 연결되는 제2 패드 콘택을 형성하기 위한 막이다. 상기 도전막(132)은 불순물이 도핑된 폴리실리콘일 수 있다.
상기 도전막(132)을 형성하기 위한 방법의 일 예로, 상기 제1 및 제2 홈(130a, 130b)을 포함하는 제1 개구부(128) 내부를 완전하게 채우도록 화학기상 증착 공정을 통해 폴리실리콘막을 형성할 수 있다. 이와는 다른 방법으로, 상기 도전막(132)은 기판에 에피택셜 성장 공정을 통해 상기 제1 및 제2 홈(130a, 130b)을 포함하는 제1 개구부(128) 내부에 실리콘 물질을 성장시킴으로써 형성할 수 있다. 상기 에피택셜 성장 공정은 선택적 에피택셜 성장 공정, LEG 공정 등을 포함할 수 있다.
도 18을 참조하면, 상기 도전막(132)을 에치백하여 상기 제1 개구부(128) 내부의 도전막(132)을 제거한다. 상기 제1 및 제2 홈(130a, 130b) 내부에만 도전 물질이 채워지게 되어, 상기 제1 및 제2 홈(130a, 130b) 내부에 각각 제2 패드 콘택(134a, 134b)이 형성된다. 이 때, 별도의 마스크를 형성하지 않고 상기 도전막(132)을 식각하더라도, 상기 제1 캡핑 절연막(114)이 식각 마스크의 역할을 하기 때문에 상기 제1 개구부(128) 내부에 채워져있는 도전막(132)만을 제거할 수 있다. 또한, 상기 도전막(132)을 에치백함으로써, 제1 개구부(128)와 동일한 형상을 갖고 상기 제1 패드 영역을 노출하는 제2 개구부(136)가 생성된다.
설명한 것과 같이, 상기 제2 패드 콘택(134a, 134b)은 상기 제1 개구부(128)의 양 측방으로 식각 공정을 수행하여 홈을 형성하고 홈 내에 도전 물질을 채워넣음으로써 형성된다. 즉, 본 실시예에서는 기판(100)에 수직한 방향으로 막들을 식각하여 제2 패드 영역을 노출하는 개구부를 형성하고 개구부 내부에 도전물질을 채우는 일반적인 방법을 사용하지 않는다. 그러므로, 기판(100)에 수직한 방향으로 개구부를 형성하기 위한 식각 공정 시에 발생될 수 있는 미스얼라인 문제나 액티브 영역의 기판(100)의 과도하게 소모되는 문제를 개선할 수 있다. 또한, 상기 미스얼라인 문제가 감소되므로, 상기 제2 패드 콘택(134a, 134b)과 제2 패드 영역에 해당하는 기판(100)의 접촉 면적을 증가시킬 수 있다.
도 19를 참조하면, 상기 제1 캡핑 절연막(16), 제2 패드 콘택(134a, 134b) 및 액티브 영역의 노출된 부위의 표면에 스페이서 절연막을 형성한다. 상기 스페이서 절연막은 실리콘 질화물을 증착하여 형성할 수 있다.
상기 스페이서 절연막을 이방성으로 식각하여, 상기 제2 개구부(136)의 측벽에 스페이서(138)를 형성한다. 상기 스페이서(138)는 상기 제2 패드 콘택(134a, 134b)의 노출된 측벽에도 형성된다. 상기 제2 개구부(136)는 측벽에 스페이서(138)가 형성됨으로써 개구부의 내부폭이 좁아지게 된다. 상기 스페이서(138)를 형성하는 공정에서 상기 제2 캡핑막(126)은 대부분 제거되고 제1 캡핑 절연막(114)의 일부 두께만큼 제거된다.
도 20을 참조하면, 상기 제2 개구부(136) 내부에 도전 물질이 채워지도록 도전막을 형성한다. 상기 도전막은 예를들어 불순물이 도핑된 폴리실리콘일 수 있다. 상기 도전막을 에치백하여 상기 제2 개구부 내부에 제1 패드 콘택(140)을 형성한다.
상기 제1 패드 콘택(140)은 상기 스페이서(138)에 의해 상기 제1 방향으로 이웃하고 있는 상기 제2 패드 콘택(134a, 134b)과 전기적으로 절연된다.
도 21을 참조하면, 상기 제2 패드 콘택(134a, 134b), 제1 캡핑 절연막(114) 및 폴리실리콘막(120) 상에 금속막 및 하드 마스크막을 형성한다. 예를들어, 상기 금속막은 텅스텐 물질을 증착하여 형성할 수 있다. 또한, 하드 마스크막은 실리콘 질화물을 증착하여 형성할 수 있다.
이 후, 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴(144)을 형성한다. 또한, 하드 마스크 패턴(144)을 식각 마스크로 사용하여 금속막을 식각하여 금속 패턴(142)을 형성한다. 계속하여, 상기 주변회로 영역에 위치하고 있는 폴리실리콘막(120)을 식각함으로써 폴리실리콘막 패턴(120a)을 형성한다.
상기 공정에 의해서, 셀 영역에는 상기 제1 패드 콘택(140)과 접촉하는 비트 라인 구조물(142, 144)을 형성한다. 상기 비트 라인 구조물(142, 144)은 금속 패턴(142) 및 하드 마스크 패턴(144)이 적층된 형상을 갖고 상기 제2 방향으로 연장된다.
또한, 상기 주변회로 영역에는 플레너 트랜지스터의 게이트 전극(120a, 142, 144)이 형성된다. 상기 게이트 전극(120a, 142, 144)은 폴리실리콘 패턴(120a), 금속 패턴(142) 및 하드 마스크 패턴(144)이 적층된 형상을 갖는다.
다시, 도 6을 참조하면, 상기 비트 라인 구조물(142, 144) 및 게이트 전극(120a, 142, 144)을 덮는 층간 절연막을 형성한다. 계속하여, 상기 제2 패드 콘택(134a, 134b)과 전기적으로 연결되는 스토리지 노드 콘택(148)을 형성한다. 그리고, 상기 스토리지 노드 콘택(148)과 전기적으로 연결되는 커패시터(150)를 형성한다.
도 22 내지 도 25는 도 6a 및 도 6b에 도시된 디램 소자를 제조하는 다른 방법을 나타내는 단면도들이다.
도 22를 참조하면, 도 7 및 도 8을 참조로 설명한 공정을 수행하여 도 8의 구조를 형성한다.
계속하여, 상기 트렌치들(108) 내부를 채우면서 상기 제1 마스크 패턴(106a)을 덮는 제1 캡핑 절연막을 형성한다. 상기 제1 캡핑 절연막은 상기 제1 마스크 패턴(106a)과 식각 선택비를 갖는 물질로 형성되어야 한다. 일 예로, 상기 제1 캡핑 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 제1 마스크 패턴(106a)의 상부면이 노출되도록 상기 제1 캡핑 절연막을 연마하여 제1 캡핑 절연막 패턴(114a)을 형성한다.
도 23을 참조하면, 상기 제1 캡핑 절연막 패턴(114a) 및 마스크 패턴(106a) 상에 포토레지스트를 코팅한다. 이후, 노광 및 현상 공정을 통해 주변 회로 영역에 형성된 포토레지스트를 제거함으로써, 상기 셀 영역의 기판 부위를 덮는 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 주변 영역에 형성된 제1 마스크 패턴(106a)을 모두 제거한다.
상기 주변 영역의 기판(100), 제1 캡핑 절연막 패턴(114a) 및 제1 마스크 패턴(106a) 상에 게이트 절연막(118) 및 폴리실리콘막(120)을 형성한다. 상기 폴리실리콘막(120) 상에 제2 마스크막(122)을 형성한다. 상기 제2 마스크막(122)은 실리콘 산화물 또는 실리콘 질화물을 증착하여 형성할 수 있다.
이 후, 상기 제2 마스크막(122) 상에 포토레지스트를 코팅한다. 노광 및 현상 공정을 통해 셀 영역에 위치하는 포토레지스트를 제거함으로써, 상기 주변 회로 영역을 덮는 제2 포토레지스트 패턴(124)을 형성한다.
도 24를 참조하면, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 마스크막(122)을 에치백 공정을 통해 제거하고, 폴리실리콘막(120)을 제거한다. 상기 에치백 공정이 완료되면, 셀 영역의 기판의 최상부에는 제1 캡핑 절연막 패턴(114a) 및 제1 마스크 패턴(106a)이 노출된다. 또한, 상기 주변 영역의 기판에는 게이트 절연막 패턴(118), 폴리실리콘막 패턴(120a) 및 제2 마스크 패턴(122a)이 남아있게 된다.
상기 제1 캡핑 절연막 패턴(114a), 폴리실리콘막 패턴(120a), 제2 마스크 패턴(122a)의 상부면에 제2 캡핑막(160)을 형성한다. 상기 제2 캡핑막(160)은 실리콘 질화막을 증착하여 형성할 수 있다.
도 25를 참조하면, 상기 제2 캡핑막(160) 상에 포토레지스트를 코팅한다. 노광 및 현상 공정을 통해 제3 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제3 포토레지스트 패턴은 비트 라인과 전기적으로 연결되는 제2 패드 콘택을 형성하기 위한 식각 마스크 패턴이다.
상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 캡핑막, 제1 캡핑 절연막 패턴(114a) 및 제1 마스크 패턴(106a)을 식각하여 제1 개구부(128)를 형성한다. 상기 제1 개구부(128)의 위치는 도 14의 평면도를 참조로 설명한 것과 동일하다.
상기 제1 개구부(128)의 측벽에는 실리콘 산화물로 이루어지는 제1 마스크 패턴(106a)이 노출되는 부위와, 실리콘 질화물로 이루어지는 제2 캡핑 절연막 패턴(160)이 노출되는 부위가 각각 존재하게 된다.
이 후에는, 도 15 내지 도 21을 참조로 설명한 공정을 동일하게 수행한다. 즉, 상기 제1 개구부를 측방으로 노출된 제1 마스크 패턴의 일부를 식각하여 홈을 형성한 후, 상기 홈 내에 제2 패드 콘택을 형성한다. 또한, 상기 제2 패드 콘택 양 측벽으로 절연 물질의 스페이서를 형성한 후 상기 제2 패드 콘택들 사이에 도전 물질을 채워넣어 제1 패드 콘택을 형성한다.
이로써 도 6a 및 도 6b에 도시된 디램 소자를 제조할 수 있다.
이하에서는, 본 발명에 의한 디램 소자를 이용한 다양한 응용예를 설명한다. 디램 소자를 패키지할 경우 디램 칩이 된다. 칩의 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 26은 본 발명에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
구체적으로, 본 발명에 의한 집적 회로 반도체 소자들을 각각 패키지할 경우 디램 칩들(50)이 된다. 이러한 디램 칩들(50)은 메모리 모듈(200, memory module)에 응용될 수 있다. 메모리 모듈(200)은 모듈 기판(202)에 디램 칩들(50)이 부착되어 있다. 메모리 모듈(200)은 모듈 기판(202)의 일측에 마더 보드의 소켓에 끼워질 수 있는 접속부(204)가 위치하고, 모듈 기판(204) 상에는 세라믹 디커플링 커패시터(206)가 위치한다. 본 발명에 의한 메모리 모듈(200)은 도 25의 형태로 한정되지 않고 다양한 형태로 제작될 수 있다.
도 27은 본 발명에 의한 디램 칩을 이용한 전자 시스템의 블록도이다.
구체적으로, 본 발명에 의한 전자 시스템(300)은 컴퓨터를 의미한다. 본 발명에 의한 전자 시스템(300)은 CPU(중앙처리장치, 302), 플로피 디스크 드라이브(204), CD 롬(ROM) 드라이브(306)와 같은 주변 장치, 입출력 장치(308, 310), 디램 칩(312), 롬(ROM, read only memory) 칩(314) 등을 포함한다. 위의 각 부품들간에는 통신 채널(316, communication channel)을 이용하여 제어신호나 데이터를 주고받는다. 디램 칩(312)은 도 25에 설명한 바와 같은 디램 칩들(50)을 포함하는 메모리 모듈(200)로 대체할 수도 있다.
상기 설명한 것과 같이, 본 발명에 의하면 기판과의 접촉 면적이 넓은 패드 전극들을 포함하는 디램 소자를 제공할 수 있다. 또한, 상기 디램 소자는 패드 전극들 아래의 기판의 손상이 억제되므로 고성능을 갖는다. 상기 디램 소자는 고성능을 갖는 메모리 시스템, 디스플레이 시스템 등의 전자 제품에 이용될 수 있다.
10 : 기판 12a, 12b, 12c : 패드 영역
14a : 제1 절연막 패턴 16 : 캡핑 절연막
18 : 제1 개구부 20a, 20b : 제1 및 제2 홈
22a, 22b : 제2 패드 콘택 24 : 제2 개구부
26 : 스페이서 30 : 제1 패드 콘택
100 : 기판 106 : 제1 마스크 패턴
112 : 매립 게이트 전극 114 : 제1 캡핑 절연막
122a : 제2 마스크 패턴 126: 제2 캡핑막
128 : 제1 개구부 130a, 130b : 제1 및 제2 홈
134a, 134b : 제2 패드 콘택 136 : 제2 개구부
138 : 스페이서 140 : 제1 패드 콘택

Claims (10)

  1. 고립된 형상의 액티브 영역들을 갖는 기판;
    상기 기판 내에 매립되고 제1 방향으로 연장되는 매립 게이트;
    상기 매립 게이트들 사이의 기판 상부면에 구비되고 절연 물질로 이루어진 마스크 패턴;
    상기 마스크 패턴들 사이를 채우면서 상기 마스크 패턴들 상에 구비되고, 상기 마스크 패턴과 다른 절연 물질로 이루어지는 캡핑 절연막;
    상기 캡핑 절연막 및 마스크 패턴을 관통하여 고립된 액티브 영역들의 제1 부위와 접촉하는 제1 패드 콘택;
    상기 캡핑 절연막 아래에 구비되고, 상기 제1 패드 콘택의 상기 제1 방향으로 양 측에 위치하는 액티브 영역들의 제2 부위와 접촉하는 제2 패드 콘택들;
    상기 제1 및 제2 패드 콘택들 사이에 개재되어 상기 제1 및 제2 패드 콘택을 절연시키는 스페이서;
    상기 제1 패드 콘택과 전기적으로 연결되는 비트 라인; 및
    상기 제2 패드 콘택과 전기적으로 연결되는 커패시터를 포함하는 것을 특징으로 하는 디램 소자.
  2. 제1항에 있어서, 상기 제1 패드 콘택의 저면은 상기 제2 패드 콘택의 저면보다 낮게 위치하는 것을 특징으로 하는 디램 소자.
  3. 고립된 형상의 액티브 영역들을 갖는 기판 상에 절연 물질로 이루어진 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴들 사이의 기판 내부에 매립되고, 제1 방향으로 연장되는 매립 게이트를 형성하는 단계;
    상기 마스크 패턴들 사이의 갭을 채우면서 상기 매립 게이트 및 마스크 패턴들 상에, 상기 마스크 패턴과 다른 절연 물질로 이루어지는 캡핑 절연막을 형성하는 단계;
    상기 캡핑 절연막 및 마스크 패턴을 관통하여 고립된 액티브 영역들의 제1 부위를 노출하는 개구부를 형성하는 단계;
    상기 개구부에서 상기 제1 방향의 양 측방으로 마스크 패턴의 일부를 식각하여 상기 개구부와 이웃하는 액티브 영역들의 제2 부위를 노출하는 제1 및 제2 홈을 형성하는 단계;
    상기 제1 및 제2 홈 내부에 상기 제2 부위의 액티브 영역들과 접촉하는 제2 패드 콘택들을 형성하는 단계;
    상기 제2 패드 콘택들의 측벽이 노출된 개구부의 측벽 부위에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 개구부 내부에, 상기 제1 부위의 액티브 영역들과 접촉하는 제1 패드 콘택들을 형성하는 단계; 및
    상기 제1 패드 콘택과 전기적으로 연결되는 비트 라인과, 상기 제2 패드 콘택과 전기적으로 연결되는 커패시터를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  4. 제3항에 있어서, 상기 매립 게이트를 형성하는 단계는,
    상기 마스크 패턴을 식각 마스크로 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 트렌치를 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 에치백하여 상기 트렌치의 하부를 채우는 매립 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  5. 제3항에 있어서, 상기 마스크 패턴 및 제1 캡핑 절연막은 서로 식각 선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
  6. 제5항에 있어서, 상기 마스크 패턴은 실리콘 산화물로 형성되고, 상기 제1 캡핑 절연막은 실리콘 질화물로 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
  7. 제3항에 있어서, 상기 제1 및 제2 홈을 형성하기 위한 식각 공정은 상기 마스크 패턴을 선택적으로 제거하는 습식 식각 공정인 것을 특징으로 하는 디램 소자의 제조 방법.
  8. 제3항에 있어서, 상기 개구부의 저면에 노출되는 기판의 상부면은 상기 제1 및 제2 홈에 의해 노출되는 기판의 상부면보다 낮게되도록 상기 개구부를 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
  9. 제3항에 있어서, 상기 제1 및 제2 홈 내부에 제2 패드 콘택들을 형성하는 단계는,
    상기 제1 및 제2 홈과 제1 개구부 내부를 채우도록 도전막을 형성하는 단계; 및
    상기 제1 캡핑 절연막을 식각 마스크로 이용하여 상기 기판 표면이 노출되도록 도전막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  10. 제9항에 있어서, 상기 도전막은 실리콘 물질막을 포함하고, 상기 실리콘 물질막은 화학기상 증착 공정 또는 에피택셜 공정을 통해 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
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