KR102185661B1 - 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자 - Google Patents

비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자 Download PDF

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Abstract

반도체 소자를 제공한다. 상기 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 위치하고, 제 1 측면에 가까이 위치하는 제 1 상부면 및 상기 제 1 측면과 대향하는 제 2 측면에 가까이 위치하는 제 2 상부면을 포함하는 비트 라인 구조체; 및 상기 비트 라인 구조체의 상기 제 1 측면 상에 위치하고, 상기 비트 라인 구조체의 상기 제 1 상부면을 덮는 스토리지 컨택 플러그를 포함한다. 상기 비트 라인 구조체의 상기 제 1 상부면의 레벨은 상기 비트 라인 구조체의 상기 제 1 측면에 가까워질수록 낮아진다.

Description

비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자{Semiconductor device having a bit line structure and a storage contact plug}
본 발명은 비트 라인 구조체들 및 상기 비트 라인 구조체들 사이에 위치하는 스토리지 컨택 플러그들을 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 비트 라인 구조체들을 포함한다. 상기 비트 라인 구조체들 사이에는 스토리지 컨택 플러그들이 위치할 수 있다. 상기 스토리지 컨택 플러그들 각각은 인접한 비트 라인 구조체의 상부면을 부분적으로 덮을 수 있다. 반도체 소자에서는 신뢰성을 향상하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 비트 라인 구조체의 상부면을 부분적으로 덮는 스토리지 컨택 플러그가 전체적으로 충분한 두께를 가질 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 인접한 스토리지 컨택 플러그가 충분히 이격될 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 설명한 과제로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 위치하고, 제 1 측면에 가까이 위치하는 제 1 상부면 및 상기 제 1 측면과 대향하는 제 2 측면에 가까이 위치하는 제 2 상부면을 포함하는 비트 라인 구조체; 및 상기 비트 라인 구조체의 상기 제 1 측면 상에 위치하고, 상기 비트 라인 구조체의 상기 제 1 상부면을 덮는 스토리지 컨택 플러그를 포함한다. 상기 비트 라인 구조체의 상기 제 1 상부면의 레벨은 상기 비트 라인 구조체의 상기 제 1 측면에 가까워질수록 낮아진다.
상기 비트 라인 구조체의 상기 제 1 상부면과 마주보는 상기 스토리지 컨택 플러그의 하부면의 프로파일은 상기 비트 라인 구조체의 상기 제 1 상부면의 프로파일과 동일할 수 있다.
상기 비트 라인 구조체의 상기 제 1 상부면의 경사는 상기 비트 라인 구조체의 상기 제 1 측면에 가까워질수록 완만해질 수 있다.
상기 비트 라인 구조체의 상기 제 1 상부면의 형상은 수요 곡선(demand curve) 형상일 수 있다.
상기 스토리지 컨택 플러그는 상기 비트 라인 구조체의 상기 제 1 상부면 상에 위치하는 상부 플러그 패드 및 상기 비트 라인 구조체의 상기 제 1 상부면과 상기 상부 플러그 패드 사이에 위치하는 플러그 배리어 패턴을 포함할 수 있다. 상기 플러그 배리어 패턴은 상기 상부 플러그 패드의 측면을 따라 연장될 수 있다.
상기 플러그 배리어 패턴의 최고 레벨은 상기 상부 플러그 패드의 상부면의 레벨과 동일할 수 있다.
상기 반도체 소자는 상기 비트 라인 구조체의 상기 제 2 상부면 상에 위치하는 층간 절연막을 더 포함할 수 있다. 상기 층간 절연막의 최저 레벨은 상기 플러그 배리어 패턴의 최저 레벨보다 낮을 수 있다.
상기 층간 절연막의 상부면의 레벨은 상기 플러그 배리어 패턴의 최고 레벨과 동일할 수 있다.
상기 비트 라인 구조체의 상기 제 2 상부면의 레벨은 상기 비트 라인 구조체의 상기 제 2 측면에 가까워질수록 낮아질 수 있다. 상기 비트 라인 구조체의 상기 제 2 상부면의 형상은 상기 비트 라인 구조체의 상기 제 1 상부면의 형상과 비대칭일 수 있다.
상기 비트 라인 구조체의 상기 제 2 상부면의 수평 길이는 상기 비트 라인 구조체의 상기 제 1 상부면의 수평 길이보다 짧을 수 있다.
상기 비트 라인 구조체의 상기 제 2 측면의 최고 레벨은 상기 비트 라인 구조체의 상기 제 1 측면의 최고 레벨보다 낮을 수 있다.
상기 반도체 소자는 상기 비트 라인 구조체의 상기 제 1 측면과 상기 스토리지 컨택 플러그 사이에 위치하는 비트 라인 스페이서를 더 포함할 수 있다. 상기 비트 라인 스페이서의 상부면은 상기 비트 라인 구조체의 상기 제 1 상부면과 연속될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 위치하는 제 1 비트 라인 구조체; 상기 반도체 기판 상에 위치하고, 상기 제 1 비트 라인 구조체와 이격되는 제 2 비트 라인 구조체; 상기 제 1 비트 라인 구조체와 상기 제 2 비트 라인 구조체 사이에 위치하고, 상기 제 1 비트 라인 구조체의 상부면을 따라 연장되는 스토리지 컨택 플러그를 포함한다. 상기 제 1 비트 라인 구조체의 상부면과 마주보는 상기 스토리지 컨택 플러그의 하부면의 형상은 볼록한 형상이다.
상기 반도체 소자는 상기 제 2 비트 라인 구조체의 측면과 상기 스토리지 컨택 플러그 사이에 위치하는 비트 라인 스페이서, 상기 비트 라인 스페이서 상에 위치하는 층간 절연막 및 상기 비트 라인 스페이서와 상기 스토리지 컨택 플러그 사이에 위치하는 플러그 이격 스페이서를 더 포함할 수 있다. 상기 플러그 이격 스페이서의 상부면은 상기 층간 절연막의 하부면과 접촉할 수 있다.
상기 플러그 이격 스페이서의 상부면은 상기 비트 라인 스페이서의 상부면과 연속될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 비트 라인 구조체의 상부면과 마주보는 스토리지 컨택 플러그의 하부면의 형상이 볼록한 형상일 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 반도체 소자에서는 스토리지 컨택 플러그가 전체적으로 충분한 두께를 가질 수 있다. 따라서 본 발명의 기술적 사상에 따른 반도체 소자에서는 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 1b는 도 1a의 P1 영역을 확대한 부분 확대도이다.
도 2a는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 2b는 도 2a의 P2 영역을 확대한 부분 확대도이다.
도 3a는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 3b는 도 3a의 P3 영역을 확대한 부분 확대도이다.
도 4a 내지 4q는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 5a 내지 5m은 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 6a 내지 6g는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 7은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 8은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 9는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 10은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 장치를 나타낸 개략도이다.
도 11은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상" 에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
　
(실시 예)
도 1a는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 단면도이다. 도 1b는 도 1a의 P 부분을 확대한 부분 확대도이다.
도 1a 및 1b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판(100), 비트 라인 구조체들(200), 비트 라인 스페이서들(300), 층간 절연막들(400) 및 스토리지 컨택 플러그들(500)을 포함할 수 있다.
상기 반도체 기판(100)은 실리콘 기판 또는 SOI (Silicon On Insulator) 기판을 포함할 수 있다. 상기 반도체 기판(100)은 활성 영역(ACT) 및 필드 영역(FLD)을 포함할 수 있다.
상기 활성 영역(ACT)은 상기 필드 영역(FLD)에 의해 정의될 수 있다. 상기 필드 영역(FLD)은 상기 활성 영역(ACT)을 둘러쌀 수 있다. 상기 필드 영역(FLD)은 필드 트랜치(110t) 및 필드 절연체(110)를 포함할 수 있다.
상기 필드 트랜치(110t)는 상기 반도체 기판(100) 내에 위치할 수 있다. 상기 필드 절연체(110)는 상기 필드 트랜치(110t) 내에 위치할 수 있다. 상기 필드 절연체(110)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 필드 절연체(110)는 실리콘 산화물을 포함할 수 있다.
상기 비트 라인 구조체들(200)은 상기 반도체 기판(100) 상에 위치할 수 있다. 상기 비트 라인 구조체들(200) 각각은 하부 비트 라인 배리어 패턴(210), 상부 비트 라인 배리어 패턴(220), 하부 비트 라인 전극(230), 비트 라인 플러그(240), 중간 비트 라인 패턴(250), 상부 비트 라인 전극(260) 및 비트 라인 캡핑 패턴(270)을 포함할 수 있다.
상기 하부 비트 라인 배리어 패턴(210)은 상기 반도체 기판(100)의 상부면 상에 위치할 수 있다. 상기 하부 비트 라인 배리어 패턴(210)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 비트 라인 배리어 패턴(210)은 실리콘 산화물을 포함할 수 있다.
상기 상부 비트 라인 배리어 패턴(220)은 상기 하부 비트 라인 배리어 패턴(210) 상에 위치할 수 있다. 상기 상부 비트 라인 배리어 패턴(220)은 절연성 물질을 포함할 수 있다. 상기 상부 비트 라인 배리어 패턴(220)의 식각율은 상기 하부 비트 라인 배리어 패턴(210)의 식각율과 다를 수 있다. 예를 들어, 상기 상부 비트 라인 배리어 패턴(220)은 실리콘 질화물을 포함할 수 있다.
상기 하부 비트 라인 전극(230)은 상기 상부 비트 라인 배리어 패턴(220) 상에 위치할 수 있다. 상기 하부 비트 라인 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 비트 라인 전극(230)은 다결정 실리콘을 포함할 수 있다.
상기 비트 라인 플러그(240)는 상기 비트 라인 구조체들(200)과 교차하는 상기 활성 영역(ACT) 상에 위치할 수 있다. 상기 비트 라인 플러그(240)는 상기 활성 영역(ACT)과 직접 접촉할 수 있다. 상기 비트 라인 플러그(240)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨보다 낮을 수 있다.
상기 비트 라인 플러그(240)는 상기 반도체 기판(100) 내에 위치하는 플러그 컨택홀(200h) 내로 연장될 수 있다. 상기 플러그 컨택홀(200h) 내에는 플러그 절연막(200a)이 위치할 수 있다. 상기 비트 라인 플러그(240)는 상기 플러그 절연막(200a)을 관통활 수 있다.
상기 비트 라인 플러그(240)의 최고 레벨은 상기 하부 비트 라인 전극(230)의 상부면의 레벨과 동일할 수 있다. 상기 비트 라인 플러그(240)는 상기 하부 비트 라인 배리어 패턴(210), 상기 상부 비트 라인 배리어 패턴(220) 및 상기 하부 비트 라인 전극(230)을 관통할 수 있다.
상기 비트 라인 플러그(240)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 비트 라인 플러그(240)는 다결정 실리콘을 포함할 수 있다.
상기 중간 비트 라인 패턴(250)은 상기 하부 비트 라인 전극(230) 상에 위치할 수 있다. 상기 중간 비트 라인 패턴(250)은 상기 비트 라인 플러그(240) 상에 위치할 수 있다. 예를 들어, 상기 중간 비트 라인 패턴(250)은 금속 실리사이드를 포함할 수 있다.
상기 상부 비트 라인 전극(260)은 상기 중간 비트 라인 패턴(250) 상에 위치할 수 있다. 상기 상부 비트 라인 전극(260)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 비트 라인 전극(260)은 금속을 포함할 수 있다.
상기 비트 라인 캡핑 패턴(270)은 상기 상부 비트 라인 전극(260) 상에 위치할 수 있다. 상기 비트 라인 캡핑 패턴(270)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 비트 라인 캡핑 패턴(270)은 실리콘 질화물을 포함할 수 있다.
상기 비트 라인 캡핑 패턴(270)은 제 1 상부면(200U1) 및 제 2 상부면(200U2)을 포함할 수 있다.
상기 비트 라인 캡핑 패턴(270)의 상기 제 1 상부면(200U1)은 해당 비트 라인 구조체(200)의 제 1 측면(200S1)에 가까이 위치할 수 있다. 상기 제 1 상부면(200U1)의 레벨은 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1)에 가까워질수록 낮아질 수 있다. 상기 제 1 상부면(200U1)의 경사는 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1)에 가까워질수록 완만해질 수 있다. 예를 들어, 상기 제 1 상부면(200U1)은 수요 곡선(demand curve) 형상일 수 있다.
상기 비트 라인 캡핑 패턴(270)의 상기 제 2 상부면(200U2)은 해당 비트 라인 구조체(200)의 제 2 측면(200S2)에 가까이 위치할 수 있다. 상기 비트 라인 구조체들(200)의 상기 제 2 측면(200S2)은 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1)과 대향할 수 있다.
상기 제 2 상부면(200U2)의 레벨은 해당 비트 라인 구조체(200)의 상기 제 2 측면(200S2)에 가까워질수록 낮아질 수 있다. 상기 제 2 상부면(200U2)의 형상은 상기 제 1 상부면(200U1)의 형상과 다를 수 있다. 상기 제 2 상부면(200U2)은 상기 제 1 상부면(200U1)과 비대칭일 수 있다.
상기 제 2 상부면(200U2)의 수평 길이는 상기 제 1 상부면(200U1)의 수평 길이보다 짧을 수 있다. 상기 제 2 상부면(200U2)의 최고 레벨과 최저 레벨 사이의 수직 길이는 상기 제 1 상부면(200U1)의 최고 레벨과 최저 레벨 사이의 수직 길이보다 길 수 있다. 상기 제 2 상부면(200U2)의 최고 레벨은 상기 제 1 상부면(200U1)의 최고 레벨과 동일할 수 있다. 상기 비트 라인 구조체들(200)의 상기 제 2 측면(200S2)의 최고 레벨은 상기 비트 라인 구조체들(200)의 상기 제 1 측면(200S1)의 최고 레벨보다 낮을 수 있다.
상기 비트 라인 스페이서들(300)은 상기 비트 라인 구조체들(200)의 측면들 상에 위치할 수 있다. 상기 비트 라인 스페이서들(300) 각각은 제 1 비트 라인 스페이서(400a) 및 제 2 비트 라인 스페이서(400b)를 포함할 수 있다.
상기 제 1 비트 라인 스페이서(400a)는 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1) 상에 위치할 수 있다. 상기 비트 라인 구조체들(200) 각각의 상기 제 1 측면(200S1)은 해당 제 1 비트 라인 스페이서(400a)에 의해 덮힐 수 있다.
상기 제 1 비트 라인 스페이서(400a)의 상부면의 레벨은 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1)으로부터 멀어질수록 낮아질 수 있다. 상기 제 1 비트 라인 스페이서(400a)의 상기 상부면의 경사는 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1)에 가까워질수록 완만해질 수 있다. 상기 제 1 비트 라인 스페이서(400a)의 상부면은 해당 비트 라인 구조체(200)의 상기 제 1 상부면(200u1)과 연속될 수 있다.
상기 제 1 비트 라인 스페이서(400a)는 제 1 내부 비트 라인 스페이서(410a), 제 1 중간 비트 라인 스페이서(420a) 및 제 1 외부 비트 라인 스페이서(430a)를 포함할 수 있다.
상기 제 1 내부 비트 라인 스페이서(410a)는 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1)에 가까이 위치할 수 있다. 상기 비트 라인 구조체들(200)의 상기 제 1 측면(200S1)은 해당 제 1 내부 비트 라인 스페이서(410a)에 의해 덮힐 수 있다. 상기 제 1 내부 비트 라인 스페이서(410a)는 상기 반도체 기판(100)의 상부면을 따라 연장될 수 있다. 예를 들어, 상기 제 1 내부 비트 라인 스페이서(410a)의 형상은 'L'자 형상일 수 있다.
상기 제 1 내부 비트 라인 스페이서(410a)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 내부 비트 라인 스페이서(410a)는 실리콘 질화물을 포함할 수 있다.
상기 제 1 중간 비트 라인 스페이서(420a)는 상기 제 1 내부 비트 라인 스페이서(410a) 상에 위치할 수 있다. 예를 들어, 상기 제 1 중간 비트 라인 스페이서(420a)는 상기 제 1 내부 비트 라인 스페이서(410a)의 수평 영역 상에 위치할 수 있다.
상기 제 1 중간 비트 라인 스페이서(420a)는 절연성 물질을 포함할 수 있다. 상기 제 1 중간 비트 라인 스페이서(420a)는 상기 제 1 내부 비트 라인 스페이서(410a)와 식각 선택비를 가질 수 있다. 상기 제 1 중간 비트 라인 스페이서(420a)의 식각율은 상기 제 1 내부 비트 라인 스페이서(410a)과 식각율과 다를 수 있다. 예를 들어, 상기 제 1 중간 비트 라인 스페이서(420a)는 실리콘 산화물을 포함할 수 있다.
상기 제 1 외부 비트 라인 스페이서(430a)는 상기 제 1 중간 비트 라인 스페이서(420a) 상에 위치할 수 있다. 상기 제 1 외부 비트 라인 스페이서(430a)는 상기 제 1 내부 비트 라인 스페이서(410a)의 수평 영역 상에 위치할 수 있다. 예를 들어, 상기 제 1 내부 비트 라인 스페이서(410a)의 수평 영역의 측면은 상기 제 1 외부 비트 라인 스페이서(430a)의 측면과 수직 정렬될 수 있다.
상기 제 1 외부 비트 라인 스페이서(430a)는 절연성 물질을 포함할 수 있다. 상기 제 1 외부 비트 라인 스페이서(430a)의 식각율은 상기 제 1 중간 비트 라인 스페이서(420a)의 식각율과 다를 수 있다. 예를 들어, 상기 제 1 외부 비트 라인 스페이서(430a)는 실리콘 질화물을 포함할 수 있다.
상기 제 2 비트 라인 스페이서(400b)는 해당 비트 라인 구조체(200)의 상기 제 2 측면(200S2) 상에 위치할 수 있다. 상기 비트 라인 구조체들(200) 각각의 상기 제 2 측면(200S2)은 해당 제 2 비트 라인 스페이서(400b)에 의해 덮힐 수 있다.
상기 제 2 비트 라인 스페이서(400b)의 상부면의 형상은 오목한 형상일 수 있다. 상기 제 2 비트 라인 스페이서(400b)의 상기 상부면은 해당 비트 라인 구조체(200)의 상기 제 2 상부면(200U2)과 연속될 수 있다.
상기 제 2 비트 라인 스페이서(400b)는 제 2 내부 비트 라인 스페이서(410b), 제 2 중간 비트 라인 스페이서(420b) 및 제 2 외부 비트 라인 스페이서(430b)를 포함할 수 있다.
상기 제 2 내부 비트 라인 스페이서(410b)는 해당 비트 라인 구조체(200)의 상기 제 2 측면(200S2)에 가까이 위치할 수 있다. 상기 제 2 내부 비트 라인 스페이서(410b)는 상기 반도체 기판(100)의 상부면을 따라 연장될 수 있다. 예를 들어, 상기 제 2 내부 비트 라인 스페이서(410b)의 형상은 역 'L'자 형상일 수 있다.
상기 제 2 내부 비트 라인 스페이서(410b)는 절연성 물질을 포함할 수 있다. 상기 제 2 내부 비트 라인 스페이서(410b)의 식각율은 상기 제 1 내부 비트 라인 스페이서(410a)의 식각율과 동일할 수 있다. 예를 들어, 상기 제 2 내부 비트 라인 스페이서(410b)는 실리콘 질화물을 포함할 수 있다.
상기 제 2 중간 비트 라인 스페이서(420b)는 상기 제 2 내부 비트 라인 스페이서(410b) 상에 위치할 수 있다. 예를 들어, 상기 제 2 중간 비트 라인 스페이서(420b)는 상기 제 2 내부 비트 라인 스페이서(410b)의 수평 영역 상에 위치할 수 있다.
상기 제 2 중간 비트 라인 스페이서(420b)는 절연성 물질을 포함할 수 있다. 상기 제 2 중간 비트 라인 스페이서(420b)는 상기 제 2 내부 비트 라인 스페이서(410b)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 제 2 중간 비트 라인 스페이서(420b)는 실리콘 산화물을 포함할 수 있다.
상기 제 2 외부 비트 라인 스페이서(430b)는 상기 제 2 중간 비트 라인 스페이서(420b) 상에 위치할 수 있다. 상기 제 2 외부 비트 라인 스페이서(430b)는 상기 제 2 내부 비트 라인 스페이서(410b)의 수평 영역 상에 위치할 수 있다. 예를 들어, 상기 제 2 내부 비트 라인 스페이서(410b)의 수평 영역의 측면은 상기 제 2 외부 비트 라인 스페이서(430b)의 측면과 수직 정렬될 수 있다.
상기 제 2 외부 비트 라인 스페이서(430b)는 절연성 물질을 포함할 수 있다. 상기 제 2 외부 비트 라인 스페이서(430b)는 상기 제 2 중간 비트 라인 스페이서(420b)와 식각 선택비를 가질 수 있다. 예를 들어, 상기 제 2 외부 비트 라인 스페이서(430b)는 실리콘 질화물을 포함할 수 있다.
상기 층간 절연막들(400)은 상기 비트 라인 구조체들(200) 각각의 상기 비트 라인 캡핑 패턴(270)의 상기 제 2 상부면(200U2) 상에 위치할 수 있다. 상기 층간 절연막들(400)은 상기 제 2 비트 라인 스페이서들(400b)의 상부면 상에 위치할 수 있다.
상기 층간 절연막들(400)은 상기 비트 라인 구조체들(200)의 상기 제 2 상부면(200U2)과 직접 접촉할 수 있다. 상기 층간 절연막들(400)은 상기 제 2 비트 라인 스페이서들(400b)의 상부면과 직접 접촉할 수 있다. 상기 층간 절연막들(400)의 하부면의 프로파일은 상기 비트 라인 구조체들(200)의 상기 제 2 상부면(200U2) 및 상기 제 2 비트 라인 스페이서들(400b)의 상부면으로 이루어진 프로파일과 동일할 수 있다.
상기 층간 절연막들(400)의 최저 레벨은 상기 제 1 비트 라인 스페이서(410a)의 상부면의 최저 레벨보다 낮을 수 있다. 상기 제 2 비트 라인 스페이서(410b)의 상부면의 최고 레벨은 상기 제 1 비트 라인 스페이서(410b)의 상부면의 최저 레벨보다 낮을 수 있다.
상기 층간 절연막들(400)의 상부면의 레벨은 상기 비트 라인 구조체들(200)의 최고 레벨보다 높을 수 있다. 상기 층간 절연막들(400)의 상부면의 레벨은 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)의 최고 레벨보다 높을 수 있다.
상기 층간 절연막들(400)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막들(400)은 실리콘 질화물을 포함할 수 있다.
상기 스토리지 컨택 플러그들(500)은 상기 비트 라인 스페이서들(300) 사이에 위치할 수 있다. 상기 스토리지 컨택 플러그들(500)은 상기 층간 절연막들(400) 사이에 위치할 수 있다. 상기 스토리지 컨택 플러그들(500)의 상부면의 레벨은 상기 층간 절연막들(400)의 상부면의 레벨과 동일할 수 있다.
상기 스토리지 컨택 플러그들(500)은 상기 제 1 비트 라인 스페이서들(41a0)의 상부면을 덮을 수 있다. 상기 스토리지 컨택 플러그들(500)은 상기 제 1 비트 라인 스페이서들(41a0)의 상부면을 따라 연장될 수 있다. 상기 제 1 비트 라인 스페이서들(41a0)의 상부면과 마주보는 상기 스토리지 컨택 플러그들(500)의 하부면의 프로파일은 상기 제 1 비트 라인 스페이서들(41a0)의 상부면의 프로파일과 동일할 수 있다.
상기 스토리지 컨택 플러그들(500)은 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)을 덮을 수 있다. 상기 스토리지 컨택 플러그들(500)은 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)을 따라 연장될 수 있다. 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)과 마주보는 상기 스토리지 컨택 플러그들(500)의 하부면의 프로파일은 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)의 프로파일과 동일할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)의 레벨인 해당 비트 라인 구조체(200)의 상기 제 1 측면(200S1)에 가까워질수록 낮아질 수 있다. 본 발명의 실시 예에 따른 반도체 소자에서는 상기 스토리지 컨택 플러그들(500)은 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)을 따라 연장될 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)과 마주보는 상기 스토리지 컨택 플러그들(500)의 하부면의 형상이 볼록한 형상일 수 있다. 즉 본 발명의 실시 예에 따른 반도체 소자에서는 상기 비트 라인 구조체들(200)과 상기 층간 절연막들(400) 사이에서 상기 스토리지 컨택 플러그들(500)의 두께가 충분히 확보될 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 신뢰성이 향상될 수 있다.
상기 스토리지 컨택 플러그들(500) 각각은 하부 플러그 패드(510), 중간 플러그 패드(520), 플러그 배리어 패턴(530) 및 상부 플러그 패드(540)를 포함할 수 있다.
상기 하부 플러그 패드(510)는 상기 비트 라인 스페이서들(300) 사이에 위치할 수 있다. 상기 하부 플러그 패드(510)의 최저 레벨은 상기 반도체 기판(100)의 상부면의 레벨보다 낮을 수 있다. 상기 하부 플러그 패드(510)는 상기 활성 영역(ACT)과 직접 접촉할 수 있다.
상기 하부 플러그 패드(510)의 상부면의 레벨은 상기 비트 라인 캡핑 패턴(270)의 최고 레벨보다 낮을 수 있다. 상기 하부 플러그 패드(510)의 상부면의 레벨은 상기 제 1 비트 라인 스페이서들(410a)의 최고 레벨보다 낮을 수 있다. 상기 하부 플러그 패드(510)의 상부면의 레벨은 상기 상부 비트 라인 전극(260)의 상부면의 레벨보다 높을 수 있다. 상기 하부 플러그 패드(510)의 상부면의 레벨은 상기 층간 절연막들(400)의 최저 레벨보다 높을 수 있다.
상기 하부 플러그 패드(510)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 플러그 패드(510)는 다결정 실리콘을 포함할 수 있다.
상기 중간 플러그 패드(520)는 상기 하부 플러그 패드(510)의 상부면 상에 위치할 수 있다. 상기 하부 플러그 패드(510)의 상부면은 상기 중간 플러그 패드(520)에 의해 완전히 덮힐 수 있다. 예를 들어, 상기 중간 플러그 패드(520)는 금속 실리사이드를 포함할 수 있다.
상기 플러그 배리어 패턴(530)은 상기 중간 플러그 패드(520) 상에 위치할 수 있다. 상기 플러그 배리어 패턴(530)은 인접한 비트 라인 구조체(200)의 상기 제 1 상부면(200U1)을 따라 연장될 수 있다. 상기 플러그 배리어 패턴(530)은 인접한 층간 절연막들(400)의 측면들을 따라 연장될 수 있다. 상기 플러그 배리어 패턴(530)의 최고 레벨은 상기 층간 절연막들(400)의 상부면의 레벨과 동일할 수 있다.
상기 플러그 배리어 패턴(530)은 난 반응성 금속(refractory metal)을 포함할 수 있다. 예를 들어, 상기 플러그 배리어 패턴(530)은 금속 산화물 또는 금속 질화물을 포함할 수 있다.
상기 상부 플러그 패드(540)는 상기 플러그 배리어 패턴(530) 상에 위치할 수 있다. 상기 상부 플러그 패드(540)는 인접한 비트 라인 구조체(200)의 상기 제 1 상부면(200U1) 상에 위치할 수 있다. 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)은 상기 스토리지 컨택 플러그들(500)의 상기 상부 플러그 패드(540)와 수직 중첩할 수 있다.
상기 상부 플러그 패드(540)의 상부면의 레벨은 상기 층간 절연막들(400)의 상부면의 레벨과 동일할 수 있다. 상기 상부 플러그 패드(540)의 상부면의 레벨은 상기 플러그 배리어 패턴(530)의 최고 레벨과 동일할 수 있다. 상기 플러그 배리어 패턴(530)은 상기 상부 플러그 패드(540)의 측면을 따라 연장될 수 있다. 상기 상부 플러그 패드(540)는 상기 플러그 배리어 패턴(530)의 수직 영역 사이를 채울 수 있다.
상기 상부 플러그 패드(540)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 상부 플러그 패드(540)는 금속을 포함할 수 있다.
도 2a는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 단면도이다. 도 2b는 도 2a의 P2 부분을 확대한 부분 확대도이다.
도 2a 및 2b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판(100), 비트 라인 구조체들(200), 제 1 비트 라인 스페이서들(300a), 제 2 비트 라인 스페이서들(300b), 층간 절연막들(400), 스토리지 컨택 플러그들(500), 제 1 플러그 이격 스페이서들(610) 및 제 2 플러그 이격 스페이서들(710)을 포함할 수 있다.
상기 반도체 기판(100)은 활성 영역(ACT) 및 필드 영역(FLD)을 포함할 수 있다. 상기 필드 영역(FLD)은 필드 트랜치(110t) 및 필드 절연체(110)를 포함할 수 있다.
상기 비트 라인 구조체들(200) 각각은 하부 비트 라인 배리어 패턴(210), 상부 비트 라인 배리어 패턴(220), 하부 비트 라인 전극(230), 비트 라인 플러그(240), 중간 비트 라인 패턴(250), 상부 비트 라인 전극(260) 및 비트 라인 캡핑 패턴(270)을 포함할 수 있다.
상기 비트 라인 구조체들(200) 각각은 제 1 상부면(200U1) 및 제 2 상부면(200U2)을 포함할 수 있다. 상기 비트 라인 구조체들(200) 각각의 상기 제 1 상부면(200U1)의 레벨은 해당 비트 라인 구조체(200)의 제 1 측면(200S1)에 가까워질수록 낮아질 수 있다. 상기 비트 라인 구조체들(200) 각각의 상기 제 2 상부면(200U2)의 레벨은 해당 비트 라인 구조체(200)의 제 2 측면(200S2)에 가까워질수록 낮아질 수 있다.
상기 비트 라인 구조체들(200)의 상기 제 1 측면(200U1)의 최고 레벨은 상기 비트 라인 구조체들(200)의 상기 제 2 측면(200U2)의 최고 레벨보다 낮을 수 있다. 상기 비트 라인 구조체들(200)의 상기 제 1 측면(200U1)의 최고 레벨은 상기 층간 절연막(400)의 최저 레벨보다 낮을 수 있다.
상기 제 1 비트 라인 스페이서들(300a)은 상기 비트 라인 구조체들(200)의 제 1 측면(200S1) 상에 위치할 수 있다. 상기 제 1 비트 라인 스페이서들(300a) 각각은 제 1 내부 비트 라인 스페이서(310a), 제 1 중간 비트 라인 스페이서(320a) 및 제 1 외부 비트 라인 스페이서(330a)를 포함할 수 있다.
상기 제 2 비트 라인 스페이서들(300b)은 상기 비트 라인 구조체들(200)의 제 2 측면(200S2) 상에 위치할 수 있다. 상기 제 2 비트 라인 스페이서들(300b) 각각은 제 2 내부 비트 라인 스페이서(310b), 제 2 중간 비트 라인 스페이서(320b) 및 제 2 외부 비트 라인 스페이서(330b)를 포함할 수 있다.
상기 스토리지 컨택 플러그들(500) 각각은 하부 플러그 패드(510), 중간 플러그 패드(520), 플러그 배리어 패턴(530) 및 상부 플러그 패드(540)를 포함할 수 있다. 상기 하부 플러그 패드(510)의 상부면의 레벨은 상기 층간 절연막(400)의 최저 레벨보다 낮을 수 있다.
상기 제 1 플러그 이격 스페이서들(610)은 상기 제 2 비트 라인 스페이서들(300b) 상에 위치할 수 있다. 상기 제 1 플러그 이격 스페이서들(610)은 상기 스토리지 컨택 플러그들(500)의 상기 중간 플러그 패드들(520) 상에 위치할 수 있다.
상기 제 1 플러그 이격 스페이서들(610)의 상부면은 상기 층간 절연막(400)과 직접 접촉할 수 있다. 상기 제 1 플러그 이격 스페이서들(610)의 상부면은 상기 제 2 비트 라인 스페이서들(300b)의 상부면과 연속될 수 있다.
상기 제 1 플러그 이격 스페이서들(610)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 플러그 이격 스페이서들(610)은 실리콘 질화물을 포함할 수 있다.
상기 제 2 플러그 이격 스페이서들(710)은 상기 제 1 플러그 이격 스페이서들(610) 상에 위치할 수 있다. 상기 제 2 플러그 이격 스페이서들(710)은 상기 중간 플러그 패드들(520) 상에 위치할 수 있다. 상기 제 2 플러그 이격 스페이서들(710)은 상기 층간 절연막들(400), 상기 중간 플러그 패드들(520), 상기 플러그 배리어 패턴들(530) 및 상기 제 1 플러그 이격 스페이서들(610) 사이에 위치할 수 있다.
상기 제 2 플러그 이격 스페이서들(710)의 상부면은 상기 층간 절연막(400)과 직접 접촉할 수 있다. 상기 제 2 플러그 이격 스페이서들(710)의 상부면은 상기 제 1 플러그 이격 스페이서들(610)의 상부면과 연속될 수 있다.
상기 제 2 플러그 이격 스페이서들(710)은 절연성 물질을 포함할 수 있다. 상기 제 2 플러그 이격 스페이서들(710)의 식각율은 상기 제 1 플러그 이격 스페이서들(610)의 식각율과 다를 수 있다. 예를 들어, 상기 제 2 플러그 이격 스페이서들(710)은 실리콘 산화물을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 층간 절연막들(400)의 하부에 제 1 플러그 이격 스페이서들(610) 및 제 2 플러그 이격 스페이서들(710)이 위치할 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 인접한 스토리지 컨택 플러그들(500)이 충분히 이격될 수 있다. 따라서 본 발명의 실시 예에 따른 반도체 소자에서는 신뢰성이 향상될 수 있다.
도 3a는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 단면도이다. 도 3b는 도 3a의 P3 부분을 확대한 부분 확대도이다.
도 3a 및 3b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 활성 영역(ACT) 및 필드 영역(FLD)을 포함하는 반도체 기판(100), 하부 비트 라인 배리어 패턴(210), 상부 비트 라인 배리어 패턴(220), 하부 비트 라인 전극(230), 비트 라인 플러그(240), 중간 비트 라인 패턴(250), 상부 비트 라인 전극(260) 및 비트 라인 캡핑 패턴(270)을 포함하는 비트 라인 구조체들(200), 제 1 내부 비트 라인 스페이서(310a), 제 1 중간 비트 라인 스페이서(320a) 및 제 1 외부 비트 라인 스페이서(330a)을 포함하는 제 1 비트 라인 스페이서들(300a), 제 2 내부 비트 라인 스페이서(310b), 제 2 중간 비트 라인 스페이서(320b) 및 제 2 외부 비트 라인 스페이서(330b)를 포함하는 제 2 비트 라인 스페이서들(300b), 층간 절연막들(400), 하부 플러그 패드(510), 중간 플러그 패드(520), 플러그 배리어 패턴(530) 및 상부 플러그 패드(540)를 포함하는 스토리지 컨택 플러그들(500)를 포함할 수 있다.
상기 제 1 비트 라인 스페이서들(300a)의 상부면의 최저 레벨은 상기 제 2 비트 라인 스페이서들(300b)의 상부면의 최저 레벨보다 낮을 수 있다. 상기 하부 플러그 패드(510)의 상부면의 레벨은 상기 층간 절연막들(400)의 최저 레벨보다 낮을 수 있다. 상기 하부 플러그 패드(510)는 상기 층간 절연막들(400)의 측면 및 하부면을 둘러쌀 수 있다.
본 발명의 도 4a 내지 4q는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 1a, 1b 및 4a 내지 4q를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 4a를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 예비 비트 라인 구조체들(201)이 형성된 반도체 기판(100)을 준비하는 공정을 포함할 수 있다.
상기 예비 비트 라인 구조체들(201)이 형성된 상기 반도체 기판(100)을 준비하는 공정은 활성 영역(ACT) 및 필드 영역(FLD)을 포함하는 반도체 기판(100)을 준비하는 공정 및 상기 반도체 기판(100) 상에 상기 예비 비트 라인 구조체들(201)을 형성하는 공정을 포함할 수 있다.
상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 포함하는 상기 반도체 기판(100)을 준비하는 공정은 상기 반도체 기판(100) 내에 필드 트랜치(110t)를 형성하는 공정 및 상기 필드 트랜치(110t)를 필드 절연체(110)로 채우는 공정을 포함할 수 있다.
상기 예비 비트 라인 구조체들(201)을 형성하는 공정은 상기 반도체 기판(100) 상에 하부 비트 라인 배리어막(211)을 형성하는 공정, 상기 하부 비트 라인 배리어막(211) 상에 상부 비트 라인 배리어막(221)을 형성하는 공정, 상기 상부 비트 라인 배리어막(221) 상에 하부 비트 라인 전극들(230)을 형성하는 공정, 상기 하부 비트 라인 전극들(230) 사이에 비트 라인 플러그(240)를 형성하는 공정, 상기 하부 비트 라인 전극들(230) 및 상기 비트 라인 플러그(240) 상에 중간 비트 라인 패턴들(250)을 형성하는 공정, 상기 중간 비트 라인 패턴들(250) 상에 상부 비트 라인 전극들(260)을 형성하는 공정 및 상기 상부 비트 라인 전극들(260) 상에 비트 라인 캡핑 패턴들(270)을 형성하는 공정을 포함할 수 있다.
상기 비트 라인 플러그(240)를 형성하는 공정은 상기 반도체 기판(100) 내에 플러그 컨택홀(200h)을 형성하는 공정, 상기 플러그 컨택홀(200h)을 채우는 플러그 도전막을 형성하는 공정, 상기 플러그 도전막을 패터닝하는 공정 및 상기 플러그 컨택홀(200h) 내를 플러그 절연막(200a)으로 채우는 공정을 포함할 수 있다.
상기 플러그 컨택홀(200h)을 형성하는 공정은 상기 하부 비트 라인 배리어막(211) 및 상기 상부 비트 라인 배리어막(221)을 식각하는 공정을 포함할 수 있다.
도 4b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 예비 비트 라인 구조체들(201) 상에 내부 스페이서 절연막(311)을 형성하는 공정을 포함할 수 있다.
상기 내부 스페이서 절연막(311)을 형성하는 공정은 상기 예비 비트 라인 구조체들(201)을 포함하는 상기 반도체 기판(100) 상에 절연성 물질을 도포하는 공정을 포함할 수 있다. 예를 들어, 상기 내부 스페이서 절연막(311)을 형성하는 공정은 상기 예비 비트 라인 구조체들(201)을 포함하는 상기 반도체 기판(100) 상에 실리콘 질화물을 도포하는 공정을 포함할 수 있다.
도 4c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 내부 스페이서 절연막(311) 상에 중간 스페이서 절연막(321)을 형성하는 공정을 포함할 수 있다.
상기 중간 스페이서 절연막(321)을 형성하는 공정은 상기 내부 스페이서 절연막(311) 상에 절연성 물질을 도포하는 공정을 포함할 수 있다. 상기 중간 스페이서 절연막(321)을 형성하는 공정은 상기 내부 스페이서 절연막(311)과 식각 선택비를 갖는 절연성 물질을 도포하는 공정을 포함할 수 있다. 예를 들어, 상기 중간 스페이서 절연막(321)을 형성하는 공정은 상기 내부 스페이서 절연막(311) 상에 실리콘 산화물을 도포하는 공정을 포함할 수 있다.
도 4d를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 내부 스페이서 절연막(311) 상에 제 1 중간 스페이서들(320a) 및 제 2 중간 스페이서들(320b)을 형성하는 공정을 포함할 수 있다.
상기 제 1 중간 스페이서들(320a) 및 상기 제 2 중간 스페이서들(320b)을 형성하는 공정은 상기 중간 스페이서 절연막(321)의 수평 영역을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 제 1 중간 스페이서들(320a) 및 상기 제 2 중간 스페이서들(320b)을 형성하는 공정은 상기 중간 스페이서 절연막(321)을 건식 식각하는 공정을 포함할 수 있다.
도 4e를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 중간 스페이서들(320a) 및 상기 제 2 중간 스페이서들(320b) 상에 외부 스페이서 절연막(331)을 형성하는 공정을 포함할 수 있다.
상기 외부 스페이서 절연막(331)을 형성하는 공정은 상기 제 1 중간 스페이서들(320a) 및 상기 제 2 중간 스페이서들(320b)을 포함하는 상기 반도체 기판(100) 상에 절연성 물질을 도포하는 공정을 포함할 수 있다. 상기 외부 스페이서 절연막(331)을 형성하는 공정은 상기 제 1 중간 스페이서들(320a) 및 상기 제 2 중간 스페이서들(320b)과 식각 선택비를 갖는 절연성 물질을 도포하는 공정을 포함할 수 있다. 예를 들어, 상기 외부 스페이서 절연막(331)을 형성하는 공정은 상기 제 1 중간 스페이서들(320a) 및 상기 제 2 중간 스페이서들(320b)을 포함하는 상기 반도체 기판(100) 상에 실리콘 질화물을 도포하는 공정을 포함할 수 있다.
도 4f를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 중간 스페이서들(320a) 및 상기 제 2 중간 스페이서들(320b) 상에 예비 외부 비트 라인 스페이서들(332)을 형성하는 공정을 포함할 수 있다.
상기 예비 외부 비트 라인 스페이서들(332)을 형성하는 공정은 상기 제 1 중간 스페이서들(320a)와 상기 제 2 중간 스페이서들(320b) 사이에 위치하는 상기 외부 스페이서 절연막(331)의 수평 영역을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 예비 외부 비트 라인 스페이서들(332)을 형성하는 공정은 상기 외부 스페이서 절연막(331)을 건식 식각하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 외부 스페이서 절연막(331)을 건식 식각하는 공정에 의해 상기 예비 비트 라인 구조체들(201)의 상부면 상에 상기 외부 스페이서 절연막(331)이 남겨질 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 예비 외부 비트 라인 스페이서들(322)이 상기 예비 비트 라인 구조체들(201)을 덮도록 형성될 수 있다.
도 4g를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 반도체 기판(100) 내에 리세스들(500r)을 형성하는 공정을 포함할 수 있다.
상기 리세스들(500r)을 형성하는 공정은 예비 내부 비트 라인 스페이서들(312)을 형성하는 공정, 상부 비트 라인 배리어 패턴들(220)을 형성하는 공정, 하부 비트 라인 배리어 패턴들(210)을 형성하는 공정 및 상기 반도체 기판(100)을 리세스하는 공정을 포함할 수 있다.
상기 예비 내부 비트 라인 스페이서들(312)을 형성하는 공정은 상기 예비 외부 비트 라인 스페이서들(332)에 의해 노출된 상기 내부 스페이서 절연막(311)을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 예비 내부 비트 라인 스페이서들(312)을 형성하는 공정은 상기 예비 외부 비트 라인 스페이서들(332)을 식각 마스크로 사용하여 상기 내부 스페이서 절연막(311)을 건식 식각하는 공정을 포함할 수 있다.
상기 상부 비트 라인 배리어 패턴들(220)을 형성하는 공정은 상기 예비 내부 비트 라인 스페이서들(312)에 의해 노출된 상기 상부 비트 라인 배리어막(221)을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 상부 비트 라인 배리어 패턴(220)을 형성하는 공정은 상기 예비 외부 비트 라인 스페이서들(322) 및 상기 예비 내부 비트 라인 스페이서들(312)을 식각 마스크로 사용하여 상기 상부 비트 라인 배리어막(221)을 건식 식각하는 공정을 포함할 수 있다.
상기 하부 비트 라인 배리어 패턴들(210)을 형성하는 공정은 상기 상부 비트 라인 배리어 패턴들(220)에 의해 노출된 상기 하부 비트 라인 배리어막(211)을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 하부 비트 라인 배리어 패턴들(210)을 형성하는 공정은 상기 예비 외부 비트 라인 스페이서들(322), 상기 예비 내부 비트 라인 스페이서들(312) 및 상기 상부 비트 라인 배리어 패턴들(220)을 식각 마스크로 사용하여 상기 하부 비트 라인 배리어막(211)을 건식 식각하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 상부 비트 라인 배리어 패턴들(220)을 형성하는 공정 및 상기 하부 비트 라인 배리어 패턴들(210)을 형성하는 공정에 의해 비트 라인 구조체들(200)이 형성될 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 리세스들(500r)을 형성하는 공정에 의해 상기 비트 라인 구조체들(200)의 상부면 상에 위치하는 상기 예비 외부 비트 라인 스페이서들(322)이 제거될 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 리세스들(500r)을 형성하는 공정에 의해 제 1 외부 비트 라인 스페이서들(330a) 및 제 2 외부 비트 라인 스페이서들(330b)이 형성될 수 있다.
도 4h를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 리세스들(500r)을 채우는 하부 플러그 도전막(511)을 형성하는 공정을 포함할 수 있다.
상기 하부 플러그 도전막(511)을 형성하는 공정은 상기 리세스들(500r)을 포함하는 상기 반도체 기판(100) 상에 도전성 물질을 증착하는 공정을 포함할 수 있다. 상기 하부 플러그 도전막(511)을 형성하는 공정은 상기 제 1 외부 비트 라인 스페이서들(330a)과 상기 제 2 외부 비트 라인 스페이서들(330b) 사이를 도전성 물질로 채우는 공정을 포함할 수 있다. 예를 들어, 상기 하부 플러그 도전막(511)을 형성하는 공정은 상기 리세스들(500r)을 포함하는 상기 반도체 기판(100) 상에 다결정 실리콘층을 형성하는 공정을 포함할 수 있다.
도 4i를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 플러그 도전막(511) 상에 개구부들(910h)을 포함하는 마스크 패턴(910)을 형성하는 공정을 포함할 수 있다.
상기 마스크 패턴(910)을 형성하는 공정은 상기 하부 플러그 도전막(511) 상에 마스크 층을 형성하는 공정 및 상기 마스크 층에 상기 개구부들(910h)을 형성하는 공정을 포함할 수 있다.
상기 개구부들(910h)을 형성하는 공정은 상기 제 2 중간 비트 라인 스페이서들(320b) 상에 위치하는 상기 마스크 층을 제거하는 공정을 포함할 수 있다. 상기 개구부들(910h)을 형성하는 공정은 상기 제 2 외부 비트 라인 스페이서들(330b) 상에 위치하는 상기 마스크 층을 제거하는 공정을 포함할 수 있다. 상기 개구부들(910h)을 형성하는 공정은 상기 비트 라인 구조체들(200)의 상기 제 2 중간 비트 라인 스페이서들(320b)에 가까이 위치하는 상부면이 노출되도록 상기 개구부들(910h)을 형성하는 공정을 포함할 수 있다.
도 4j를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 플러그 도전막(511) 내에 분리홀들(400h)을 형성하는 공정을 포함할 수 있다.
상기 분리홀들(400h)을 형성하는 공정은 상기 개구부들(910h)에 의해 노출된 상기 하부 플러그 도전막(511)을 제거하는 공정, 상기 개구부들(910h)에 의해 노출된 상기 예비 내부 비트 라인 스페이서들(312)을 식각하는 공정, 상기 개구부들(910h)에 의해 노출된 상기 비트 라인 캡핑 패턴들(370)을 식각하는 공정, 상기 제 2 중간 비트 라인 스페이서들(320b)을 식각하는 공정, 상기 제 2 외부 비트 라인 스페이서들(330b)을 식각하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 예비 내부 비트 라인 스페이서들(312)을 식각하는 공정에 의해 제 1 내부 비트 라인 스페이서들(310a) 및 제 2 내부 비트 라인 스페이서들(310b)이 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 내부 비트 라인 스페이서들(310a)의 형성에 의해 제 1 비트 라인 스페이서들(300a)이 형성될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 내부 비트 라인 스페이서(310b)의 형성에 의해 제 2 비트 라인 스페이서들(300b)이 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 비트 라인 캡핑 패턴들(370)을 식각하는 공정에 의해 상기 비트 라인 구조체들(200)의 제 2 상부면들(200U2)이 형성될 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 비트 라인 구조체들(200) 각각의 상기 제 2 상부면(200U2)의 레벨이 해당 제 2 비트 라인 스페이서(300b)에 가까워질수록 낮아질 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 비트 라인 스페이서들(300b)이 상기 비트 라인 구조체들(200)의 상기 제 2 상부면(200U2)과 동시에 리세스될 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 내부 비트 라인 스페이서들(310b) 각각의 상부면이 해당 비트 라인 구조체(200)의 상기 제 2 상부면(200U2)과 연속될 수 있다.
도 4k를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 분리홀들(400h)을 채우는 몰딩막(401)을 형성하는 공정을 포함할 수 있다.
상기 몰딩막(401)을 형성하는 공정은 상기 분리홀들(400h)을 포함하는 상기 반도체 기판(100) 상에 절연성 물질을 증착하는 공정을 포함할 수 있다. 예를 들어, 상기 몰딩막(401)을 형성하는 공정은 상기 분리홀들(400h)을 실리콘 질화물로 채우는 공정을 포함할 수 있다.
도 4l을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 분리홀들(400h) 내에 층간 절연막들(400)을 형성하는 공정을 포함할 수 있다.
상기 층간 절연막들(400)을 형성하는 공정은 상기 마스크 패턴(910)을 제거하는 공정 및 상기 하부 플러그 도전막(511)이 노출되도록 상기 몰딩막(401)을 평탄화하는 공정을 포함할 수 있다.
상기 마스크 패턴(910)을 제거하는 공정은 상기 몰딩막(401)을 평탄화하는 공정과 동일 챔버에서 수행될 수 있다. 예를 들어, 상기 층간 절연막들(400)을 형성하는 공정은 상기 몰딩막(401) 및 상기 마스크 패턴(910)을 평탄화하는 공정을 포함할 수 있다.
상기 몰딩막(401) 및 상기 마스크 패턴(910)을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있다.
도 4m을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 구조체들(200) 사이에 하부 플러그 패드들(510)을 형성하는 공정을 포함할 수 있다.
상기 하부 플러그 패드들(510)을 형성하는 공정은 상기 하부 플러그 도전막(511)을 에치-백(etch-back)하는 공정을 포함할 수 있다. 상기 하부 플러그 패드들(510)을 형성하는 공정은 상기 하부 플러그 패드들(510)의 상부면의 레벨이 상기 비트 라인 구조체들(100)의 상부면의 레벨보다 낮도록 상기 하부 플러그 도전막(511)을 에치-백하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 하부 플러그 패드들(510)의 상부면의 레벨이 상기 층간 절연막들(400)의 최저 레벨보다 높게 형성될 수 있다.
도 4n을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 구조체들(200)의 상단부 및 상기 제 1 비트 라인 스페이서(310a)의 상단부를 리세스하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 비트 라인 구조체들(200)의 상단부를 리세스하는 공정에 의해 상기 비트 라인 구조체들(200)의 제 1 상부면들(200U1)이 형성될 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 비트 라인 구조체들(200) 각각의 상기 제 1 상부면(200U1)의 레벨이 해당 제 1 비트 라인 스페이서(300a)에 가까워질수록 낮아질 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 비트 라인 스페이서들(300a)이 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)과 동시에 리세스될 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 비트 라인 스페이서들(300a) 각각의 상부면이 해당 비트 라인 구조체(200)의 제 1 상부면(200U1)과 연속될 수 있다.
도 4o를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 플러그 패드들(510) 상에 중간 플러그 패드들(520)을 형성하는 공정을 포함할 수 있다.
상기 중간 플러그 패드들(520)을 형성하는 공정은 상기 하부 플러그 패드들(510)의 상부면 상에 금속 실리사이드 층을 형성하는 공정을 포함할 수 있다.
도 4p를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 중간 플러그 패드들(520) 및 상기 층간 절연막들(400) 상에 플러그 배리어막(531)을 형성하는 공정을 포함할 수 있다.
상기 플러그 배리어막(531)을 형성하는 공정은 상기 중간 플러그 패드들(520) 및 상기 층간 절연막들(400)을 포함하는 상기 반도체 기판(100) 상에 금속 산화물 또는 금속 질화물 층을 형성하는 공정을 포함할 수 있다.
도 4q를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 플러그 배리어막(531) 상에 상부 플러그 도전막(541)을 형성하는 공정을 포함할 수 있다.
상기 상부 플러그 도전막(541)을 형성하는 공정은 상기 플러그 배리어막(531)의 수직 영역 사이를 도전성 물질로 채우는 공정을 포함할 수 있다. 상기 상부 플러그 도전막(541)을 형성하는 공정은 상기 층간 절연막들(400) 사이를 도전성 물질로 채우는 공정을 포함할 수 있다. 예를 들어, 상기 상부 플러그 도전막(541)을 형성하는 공정은 상기 플러그 배리어막(531)을 포함하는 상기 반도체 기판(100) 상에 금속을 증착하는 공정을 포함할 수 있다.
도 1a 및 1b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 반도체 기판(100) 상에 플러그 배리어 패턴들(530) 및 상부 플러그 패드들(540)을 형성하는 공정을 포함할 수 있다.
상기 플러그 배리어 패턴들(530) 및 상기 상부 플러그 패드들(540)을 형성하는 공정은 상기 층간 절연막들(400)의 상부면이 노출되도록 상기 플러그 배리어막(531) 및 상기 상부 플러그 도전막(541)을 평탄화하는 공정을 포함할 수 있다. 예를 들어, 상기 플러그 배리어막(531) 및 상기 상부 플러그 도전막(541)을 평탄화하는 공정은 CMP 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 플러그 배리어 패턴들(530) 및 상기 상부 플러그 패드들(540)을 형성하는 공정에 의해 스토리지 컨택 플러그들(500)이 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 스토리지 컨택 플러그들(500)이 상기 비트 라인 구조체들(200)의 상기 제 1 상부면(200U1)을 따라 연장되도록 형성될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 스토리지 컨택 플러그들(500)의 신뢰성이 향상될 수 있다.
도 5a 내지 5m은 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 2a, 2b 및 5a 내지 5m을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 5a를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 활성 영역(ACT) 및 필드 영역(FLD)을 포함하는 반도체 기판(100)을 준비하는 공정, 상기 반도체 기판(100) 상에 비트 라인 구조체들(200)을 형성하는 공정, 상기 비트 라인 구조체들(200) 상에 예비 내부 비트 라인 스페이서들(312)을 형성하는 공정, 상기 예비 내부 비트 라인 스페이서들(312) 상에 제 1 중간 비트 라인 스페이서들(320a) 및 제 2 중간 비트 라인 스페이서들(320b)을 형성하는 공정, 상기 제 1 중간 비트 라인 스페이서들(320a) 상에 제 1 외부 비트 라인 스페이서들(330a)을 형성하는 공정, 상기 제 2 중간 비트 라인 스페이서들(320b) 상에 제 2 외부 비트 라인 스페이서들(330b)을 형성하는 공정 및 상기 제 1 외부 비트 라인 스페이서들(330a)과 상기 제 2 외부 비트 라인 스페이서들(330b) 사이에 하부 플러그 도전 패턴들(512)을 형성하는 공정을 포함할 수 있다.
상기 하부 플러그 도전 패턴들(512)을 형성하는 공정은 상기 제 1 외부 비트 라인 스페이서들(330a)과 상기 제 2 외부 비트 라인 스페이서들(330b) 사이를 채우는 하부 플러그 도전막을 형성하는 공정 및 상기 하부 플러그 도전 패턴들(512)의 상부면의 레벨이 상기 비트 라인 구조체들(200)의 최고 레벨보다 낮도록 상기 하부 플러그 도전막을 에치-백하는 공정을 포함할 수 있다.
도 5b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 외부 비트 라인 스페이서들(330a), 상기 제 2 외부 비트 라인 스페이서들(330b) 및 상기 하부 플러그 도전 패턴들(512) 상에 제 1 이격 스페이서 절연막(611)을 형성하는 공정을 포함할 수 있다.
상기 제 1 이격 스페이서 절연막(611)을 형성하는 공정은 상기 하부 플러그 도전 패턴들(512)을 포함하는 상기 반도체 기판(100) 상에 절연성 물질을 도포하는 공정을 포함할 수 있다. 예를 들어, 상기 제 1 이격 스페이서 절연막(611)을 형성하는 공정은 상기 하부 플러그 도전 패턴들(512)을 포함하는 상기 반도체 기판(100) 상에 실리콘 질화물을 도포하는 공정을 포함할 수 있다.
도 5c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 외부 비트 라인 스페이서들(330a) 및 상기 제 2 외부 비트 라인 스페이서들(330b) 상에 제 1 플러그 이격 스페이서들(610)을 형성하는 공정을 포함할 수 있다.
상기 제 1 플러그 이격 스페이서들(610)을 형성하는 공정은 상기 하부 플러그 도전 패턴들(512) 상에 위치하는 상기 제 1 이격 스페이서 절연막(611)의 수평 영역을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 제 1 플러그 이격 스페이서들(610)을 형성하는 공정은 상기 제 1 이격 스페이서 절연막(611)을 건식 식각하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 이격 스페이서 절연막(611)을 건식 식각하는 공정에 의해 상기 비트 라인 구조체들(300)의 상부면 상에 상기 제 1 이격 스페이서 절연막(611)이 남겨질 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 플러그 이격 스페이서들(610)이 상기 비트 라인 구조체들(200)을 덮도록 형성될 수 있다.
도 5d를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 플러그 이격 스페이서들(610) 상에 제 2 이격 스페이서 절연막(711)을 형성하는 공정을 포함할 수 있다.
상기 제 2 이격 스페이서 절연막(711)을 형성하는 공정은 상기 제 1 플러그 이격 스페이서들(610)을 포함하는 상기 반도체 기판(100) 상에 절연성 물질을 도포하는 공정을 포함할 수 있다. 상기 제 2 이격 스페이서 절연막(711)을 형성하는 공정은 상기 제 1 플러그 이격 스페이서들(610)과 식각 선택비를 갖는 절연성 물질을 도포하는 공정을 포함할 수 있다. 예를 들어, 상기 제 2 이격 스페이서 절연막(711)을 형성하는 공정은 상기 제 1 플러그 이격 스페이서들(610)을 포함하는 상기 반도체 기판(100) 상에 실리콘 산화물을 도포하는 공정을 포함할 수 있다.
도 5e를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 1 플러그 이격 스페이서들(610) 상에 제 2 플러그 이격 스페이서들(710)을 형성하는 공정을 포함할 수 있다.
상기 제 2 플러그 이격 스페이서들(710)을 형성하는 공정은 상기 제 2 이격 스페이서 절연막(711)의 수평 영역을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 제 2 플러그 이격 스페이서들(710)을 형성하는 공정은 상기 제 2 이격 스페이서 절연막(711)을 건식 식각하는 공정을 포함할 수 있다.
도 5f를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 2 플러그 이격 스페이서들(710) 상에 몰딩막(811)을 형성하는 공정을 포함할 수 있다.
상기 몰딩막(811)을 형성하는 공정은 상기 제 2 플러그 이격 스페이서들(710)을 포함하는 상기 반도체 기판(100) 상에 절연성 물질을 증착하는 공정을 포함할 수 있다. 상기 몰딩막(810)을 형성하는 공정은 상기 제 2 플러그 이격 스페이서들(710) 사이를 절연성 물질로 채우는 공정을 포함할 수 있다. 예를 들어, 상기 몰딩막(810)을 형성하는 공정은 상기 제 2 플러그 이격 스페이서들(710)을 포함하는 상기 반도체 기판(100) 상에 SOH(Spin On Hardmask) 막을 형성하는 공정을 포함할 수 있다.
도 5g를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 몰딩막(811) 내에 층간 절연막들(400)을 형성하는 공정을 포함할 수 있다.
상기 층간 절연막들(400)을 형성하는 공정은 상기 몰딩막(811) 내에 분리홀들(400h)을 형성하는 공정 및 상기 분리홀들(400h) 내에 상기 층간 절연막들(400)을 형성하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 분리홀들(400h)을 형성하는 공정에 의해 상기 제 2 외부 비트 라인 스페이서들(330b) 상에 위치하는 제 1 플러그 이격 스페이서(610) 및 제 2 플러그 이격 스페이서(720)가 리세스될 수 있다.
도 5h를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 제 2 플러그 이격 스페이서들(710)과 상기 층간 절연막들(400) 사이에 몰딩 패턴들(812)을 형성하는 공정을 포함할 수 있다.
상기 몰딩 패턴들(812)을 형성하는 공정은 상기 몰딩막(810)을 에치-백하는 공정을 포함할 수 있다. 예를 들어, 상기 몰딩 패턴들(812)을 형성하는 공정은 상기 몰딩 패턴들(812)의 상부면의 레벨이 상기 제 2 플러그 이격 스페이서들(710)의 최고 레벨보다 낮도록 상기 몰딩막(811)을 에치-백하는 공정을 포함할 수 있다.
도 5i를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 몰딩 패턴들(812)에 의해 노출된 상기 제 2 플러그 이격 스페이서들(710)을 제거하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 외부 비트 라인 스페이서들(330b) 상에 위치하는 상기 제 1 플러그 이격 스페이서들(610) 및 상기 제 2 플러그 이격 스페이서들(710)이 상기 층간 절연막들(400)에 의해 덮힐 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 외부 비트 라인 스페이서들(330b) 상에 위치하는 상기 제 1 플러그 이격 스페이서들(610) 및 상기 제 2 플러그 이격 스페이서들(710)이 상기 제 2 외부 비트 라인 스페이서들(330b), 상기 층간 절연막들(400) 및 상기 몰딩 패턴들(812)에 의해 둘러싸일 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 몰딩 패턴들(812)에 의해 노출된 상기 제 2 플러그 이격 스페이서들(710)을 제거하는 공정에 의해 상기 제 2 외부 비트 라인 스페이서들(330b) 상에 위치하는 상기 제 2 플러그 이격 스페이서들(710)이 제거되지 않을 수 있다.
도 5j를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 몰딩 패턴들(812)을 제거하는 공정을 포함할 수 있다.
도 5k를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 하부 플러그 패드들(510)을 형성하는 공정을 포함할 수 있다.
상기 하부 플러그 패드들(510)을 형성하는 공정은 상기 하부 플러그 도전 패턴들(512)을 에치-백하는 공정을 포함할 수 있다. 예를 들어, 상기 하부 플러그 패드들(510)을 형성하는 공정은 상기 하부 플러그 도전 패턴들(512)의 상부면의 레벨이 상기 제 1 플러그 이격 스페이서들(610)의 하부면의 레벨보다 낮도록 상기 하부 플러그 도전 패턴들(512)을 에치-백하는 공정을 포함할 수 있다.
도 5l을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 구조체들(200)의 상단부를 리세스하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 비트 라인 구조체들의 상단부를 리세스하는 공정에 의해 상기 제 1 외부 비트 라인 스페이서들(330a) 상에 위치하는 상기 제 1 플러그 이격 스페이서들(610)이 제거될 수 있다.
도 5m을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 하부 플러드 패드들(510) 상에 중간 플러그 패드들(520) 및 플러그 배리어막(531)을 형성하는 공정을 포함할 수 있다.
상기 플러그 배리어막(531)을 형성하는 공정은 상기 중간 플러그 패드들(520)을 포함하는 상기 반도체 기판(100) 상에 절연성 물질을 도포하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 플러그 배리어막(531)을 형성하는 공정에 의해 상기 층간 절연막(400)의 측면 및 상부면 상에 상기 플러그 배리어막(531)이 형성될 수 있다.
도 2a 및 2b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 층간 절연막(400) 사이에 스토리지 컨택 플러그들(500)을 형성하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 스토리지 컨택 플러그들(500)의 플러그 배리어 패턴들(530)과 상기 제 2 비트 라인 스페이서들(300b) 사이에 제 1 플러그 이격 스페이서들(610) 및 제 2 플러그 이격 스페이서들(710)이 형성될 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 인접한 스토리지 컨택 플러그들(500) 사이가 충분히 이격될 수 있다.
도 6a 내지 6g는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 단면도들이다.
도 3a, 3b 및 6a 내지 6g 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 6a를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 활성 영역(ACT) 및 필드 영역(FLD)을 포함하는 반도체 기판(100) 상에 비트 라인 구조체들(200)을 형성하는 공정, 상기 비트 라인 구조체들(200) 상에 예비 내부 비트 라인 스페이서들(312)을 형성하는 공정, 상기 예비 내부 비트 라인 스페이서들(312) 상에 제 1 중간 비트 라인 스페이서들(320a) 및 제 2 중간 비트 라인 스페이서들(320b)을 형성하는 공정, 상기 제 1 중간 비트 라인 스페이서들(320a) 상에 제 1 외부 비트 라인 스페이서들(330a)을 형성하는 공정, 상기 제 2 중간 비트 라인 스페이서들(320b) 상에 제 2 외부 비트 라인 스페이서들(330b)을 형성하는 공정, 상기 제 1 외부 비트 라인 스페이서들(330a)과 상기 제 2 외부 비트 라인 스페이서들(330b) 사이에 하부 플러그 패드들(510)을 형성하는 공정 및 상기 하부 플러그 도전 패드들(510)의 상부면 상에 중간 플러그 패드들(520)을 형성하는 공정을 포함할 수 있다.
도 6b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 중간 플러그 패드들(520) 상에 희생 플러그 배리어막(535)을 형성하는 공정을 포함할 수 있다.
상기 희생 플러그 배리어막(535)을 형성하는 공정은 상기 중간 플러그 패드들(520)을 포함하는 상기 반도체 기판(100) 상에 금속 실리사이드층을 형성하는 공정을 포함할 수 있다.
도 6c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 플러그 배리어막(535) 상에 희생 상부 플러그 도전막(545)을 형성하는 공정을 포함할 수 있다.
상기 희생 상부 플러그 도전막(545)을 형성하는 공정은 상기 희생 플러그 배리어막(535)의 수직 영역 사이를 도전성 물질로 채우는 공정을 포함할 수 있다. 예를 들어, 상기 희생 상부 플러그 도전막(545)을 형성하는 공정은 상기 희생 플러그 배리어막(535)을 포함하는 상기 반도체 기판(100) 상에 금속을 증착하는 공정을 포함할 수 있다.
도 6d를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 상부 플러그 도전막(545) 내에 층간 절연막들(400)을 형성하는 공정을 포함할 수 있다.
상기 층간 절연막들(400)을 형성하는 공정은 상기 희생 상부 플러그 도전막(545) 내에 분리홀들(400h)을 형성하는 공정 및 상기 분리홀들(400h) 내에 상기 층간 절연막들(400)을 형성하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 분리홀들(400h)을 형성하는 공정에 의해 제 1 내부 비트 라인 스페이서들(310a) 및 제 2 내부 비트 라인 스페이서들(310b)이 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 1 내부 비트 라인 스페이서들(310a)의 형성에 의해 제 1 비트 라인 스페이서들(300a)이 형성될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 제 2 내부 비트 라인 스페이서(310b)의 형성에 의해 제 2 비트 라인 스페이서들(300b)이 형성될 수 있다.
도 6e를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 상부 플러그 도전막(545)을 제거하는 공정을 포함할 수 있다.
도 6f를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 플러그 배리어막(535)을 제거하는 공정을 포함할 수 있다.
도 6g를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 비트 라인 구조체들(200)의 상단부를 리세스하는 공정을 포함할 수 있다.
도 3a 및 3b를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 중간 플러그 패드들(520) 상에 플러그 배리어 패턴들(530) 및 상부 플러그 패드들(540)을 형성하는 공정을 포함할 수 있다.
도 7은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 7을 참조하면, 상기 메모리 모듈(1000)은 모듈 기판(1100), 반도체 패키지들(1200) 및 모듈 접촉 단자들(1300)을 포함할 수 있다. 상기 모듈 기판(1100)은 시스템 보드(system board)일 수 있다. 상기 반도체 패키지들(1200)은 상기 모듈 기판(1100) 상에 나란히 배치될 수 있다. 상기 반도체 패키지들(1200)은 상기 모듈 기판(1100)의 양면에 배칠될 수 있다. 상기 모듈 접촉 단자들(1300)은 상기 모듈 기판(1100)의 일측 모서리(edge)에 나란히 형성될 수 있다. 상기 모듈 접촉 단자들(1300)은 상기 반도체 패키지들(1200)과 전기적으로 연결될 수 있다.
상기 반도체 패키지들(1200)은 본 발명의 기술적 사상의 다양한 실시 예에 따른 반도체 소자를 포함할 수 있다. 따라서, 상기 메모리 모듈(1000)에서는 상기 반도체 패키지들(1200)의 신뢰성이 향상될 수 있다.
도 8은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 구성도이다.
도 8을 참조하면, 상기 반도체 모듈(2000)은 모듈 기판(2100), 메모리들(2200), 마이크로프로세서(2300) 및 입출력 단자들(2400)을 포함할 수 있다. 상기 메모리들(2200), 상기 마이크로프로세서(2300) 및 상기 입출력 단자들(2400)은 상기 모듈 기판(2100) 상에 실장될 수 있다. 상기 반도체 모듈(2000)은 메모리 카드 또는 카드 패키지를 포함할 수 있다.
상기 메모리들(2200) 및 상기 마이크로프로세서(2300)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 모듈(2000)에서는 상기 메모리들(2200) 및 상기 마이크로프로세서(2300)의 신뢰성이 향상될 수 있다.
도 9는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 9를 참조하면, 상기 모바일 시스템(3000)은 디스플레이 유닛(Display unit, 3100), 바디 유닛(Body unit, 3200) 및 외부 장치(external apparatus, 3300)를 포함할 수 있다. 상기 바디 유닛(3200)은 마이크로 프로세서(Micro Processor, 3210), 전원 공급부(Power Supply, 3220), 기능부(Function Unit, 3230) 및 디스플레이 컨트롤러(Display Controller, 3240)를 포함할 수 있다.
상기 디스플레이 유닛(3100)은 상기 바디 유닛(3200)과 전기적으로 연결될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디 유닛(3200)의 디스플레이 컨트롤러(3240)와 전기적으로 연결될 수 있다. 상기 디스플레이 유닛(3100)은 상기 바디 유닛(3200)의 상기 디스플레이 컨트롤러(3240)에 의해 프로세싱된 이미지를 구현할 수 있다.
상기 바디 유닛(3200)은 인쇄회로기판(Printed Circuit Board; PCB)을 포함하는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서(3210), 상기 전원 공급부(3220), 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240)는 상기 바디 유닛(3200) 상에 실장 또는 장착될 수 있다.
상기 마이크로 프로세서(3210)는 상기 전원 공급부(3220)으로부터 전압을 공급받아 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240)를 제어할 수 있다. 상기 전원 공급부(3220)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서(3210), 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240) 등으로 공급할 수 있다.
상기 전원 공급부(3220)는 전원 관리 IC (Power Management IC; PMIC)를 포함할 수 있다. 상기 전원 관리 IC는 상기 마이크로 프로세서(3210), 상기 기능부(3230) 및 상기 디스플레이 컨트롤러(3240) 등에 전압을 효율적으로 공급할 수 있다.
상기 기능부(3230)는 상기 모바일 시스템(3000)의 다양한 기능을 수행할 수 있다. 예를 들어, 상기 기능부(3230)는 다이얼링 또는 상기 외부 장치(3300)와의 교신으로 상기 디스플레이 유닛(3100)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있다. 예를 들어, 상기 기능부(3230)는 카메라의 이미지 프로세서(Image Processor) 역할을 할 수 있다.
상기 기능부(3230)는 상기 모바일 시스템(3000)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 메모리 카드 컨트롤러 역할을 할 수 있다. 상기 기능부(3230)는 상기 모바일 시스템(3000)이 기능 확장을 위해 USB (Universal Serial Bus) 등을 더 포함하는 경우, 인터페이스 컨트롤러(Interface Controller) 역할을 할 수 있다.
상기 마이크로 프로세서(3210), 상기 전원 공급부(3220) 및 상기 기능부(3230)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 상기 모바일 시스템(3000)에서는 신뢰성이 향상될 수 있다.
도 10은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 장치를 나타낸 구성도이다.
도 10을 참조하면, 상기 모바일 장치(4000)는 모바일 무선 폰일 수 있다. 상기 모바일 장치(4000)는 태블릿 PC로 이해될 수 있다. 상기 모바일 장치(4000)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 상기 모바일 장치(4000)에서는 신뢰성이 향상될 수 있다.
도 11은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
도 11을 참조하면, 상기 전자 시스템(5000)은 메모리(memory, 5100), 마이크로프로세서(microprocessor, 5200), 램(random access memory; RAM, 5300) 및 유저 인터페이스(user interface, 5400)를 포함할 수 있다. 상기 전자 시스템(5000)은 LED 조명 장치, 냉장고, 에어컨, 산업용 절단기, 용접기, 자동차, 선박, 항공기, 인공 위성 등의 시스템일 수 있다.
상기 메모리(5100)는 상기 마이크로프로세서(5200) 부팅용 코드들, 상기 마이크로프로세서(5200)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리(5100)는 컨트롤러를 포함할 수 있다.
상기 마이크로프로세서(5200)는 상기 전자 시스템(5000)을 프로그램 및 컨트롤할 수 있다. 상기 램(5300)은 상기 마이크로프로세서(5200)의 동작 메모리로 사용될 수 있다.
상기 유저 인터페이스(5400)는 버스(5500)를 사용하여 데이터 통신을 수행할 수 있다. 상기 유저 인터페이스(5400)는 상기 전자 시스템(5000)으로 데이터를 입력하거나 또는 상기 전자 시스템(5000)으로부터 출력하는데 사용될 수 있다.
상기 메모리(5100), 상기 마이크로프로세서(5200) 및 상기 램(5300)은 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 상기 전자 시스템(5000)에서는 상기 메모리(5100), 상기 마이크로프로세서(5200) 및 상기 램(5300)의 신뢰성이 향상될 수 있다.
100 : 반도체 기판 200 : 게이트 구조체
300 : 비트 라인 구조체 400 : 비트 라인 스페이서
500 : 스토리지 컨택 플러그

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상의 비트 라인 구조체, 상기 비트 라인 구조체는 상기 비트 라인 구조체의 제 1 측면에 가까이 위치하는 제 1 상부면, 및 상기 비트 라인 구조체의 제 2 측면에 가까이 위치하는 제 2 상부면을 포함하고, 상기 제 2 측면은 상기 제 1 측면에 대향하는 것; 및
    상기 비트 라인 구조체의 상기 제 1 측면 상의 스토리지 컨택 플러그를 포함하되,
    상기 스토리지 컨택 플러그는 상기 비트 라인 구조체의 상기 제 1 상부면 상으로 연장되고,
    상기 비트 라인 구조체의 상기 제 1 상부면은 상기 비트 라인 구조체의 상기 제 1 측면을 향하여 아래로 기울어지고,
    상기 비트 라인 구조체의 상기 제 2 상부면은 상기 비트 라인 구조체의 상기 제 2 측면을 향하여 아래로 기울어지고,
    상기 비트 라인 구조체의 상기 제 2 상부면의 형상은 상기 비트 라인 구조체의 상기 제 1 상부면의 형상과 비대칭인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 비트 라인 구조체의 상기 제 1 상부면과 마주보는 상기 스토리지 컨택 플러그의 하부면의 프로파일은 상기 비트 라인 구조체의 상기 제 1 상부면의 프로파일과 동일한 반도체 소자.
  3. 제 1 항에 있어서,
    상기 비트 라인 구조체의 상기 제 1 상부면의 경사는 상기 비트 라인 구조체의 상기 제 1 측면에 가까워질수록 완만해지고, 상기 비트 라인 구조체의 상기 제 1 측면에서 멀어질수록 가파른 반도체 소자.
  4. 제 3 항에 있어서,
    상기 비트 라인 구조체의 상기 제 1 상부면의 형상은 수요 곡선(demand curve) 형상인 반도체 소자.
  5. 제 1 항에 있어서,
    상기 스토리지 컨택 플러그는:
    상기 비트 라인 구조체의 상기 제 1 상부면 상에 위치하는 상부 플러그 패드; 및
    상기 비트 라인 구조체의 상기 제 1 상부면과 상기 상부 플러그 패드 사이에 위치하는 플러그 배리어 패턴을 포함하되,
    상기 플러그 배리어 패턴은 상기 상부 플러그 패드의 측면을 따라 위로 연장되는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 플러그 배리어 패턴의 최상부면은 상기 상부 플러그 패드의 최상부면과 공면을 이루는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 비트 라인 구조체의 상기 제 2 상부면 상에 위치하는 층간 절연막을 더 포함하되,
    상기 층간 절연막의 최하부면의 레벨은 상기 플러그 배리어 패턴의 최하부면의 레벨보다 낮은 반도체 소자.
  8. 제 7 항에 있어서,
    상기 층간 절연막의 최상부면의 레벨은 상기 플러그 배리어 패턴의 최상부면과 공면을 이루는 반도체 소자.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 비트 라인 구조체의 상기 제 2 상부면의 수평 길이는 상기 비트 라인 구조체의 상기 제 1 상부면의 수평 길이보다 짧은 반도체 소자.
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