KR20210025893A - 에어 갭 및 씰링층을 포함하는 디램 소자 및 그 제조 방법 - Google Patents

에어 갭 및 씰링층을 포함하는 디램 소자 및 그 제조 방법 Download PDF

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KR20210025893A
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Abstract

에어 갭 및 씰링층을 갖는 디램 소자 및 그 제조 방법이 설명된다. 본 개시의 실시예들에 의한 씰링층은 제1 방향성 증착 공정을 이용하여 형성된 제1 씰링층 및 제2 방향성 증착 공정을 이용하여 형성된 제2 씰링층을 포함할 수 있다.

Description

에어 갭 및 씰링층을 포함하는 디램 소자 및 그 제조 방법{DRAM Device Including an Air Gap and a Sealing layer and Method of Fabricating the Same}
본 개시(disclosure)는 디램 소자 및 디램 소자를 형성하는 방법에 관한 것으로서, 특히, 방향성 증착 공정을 이용하여 형성된 에어 갭 및 씰링층을 갖는 디램 소자 및 그 제조 방법에 관한 것이다.
디램 소자의 집적도가 높아지고 미세화되면서, 비트 라인 구조체와 랜딩 패드 사이에 에어 갭을 형성하는 기술이 제안되었다. 에어 갭을 형성하기 위하여, 희생층이 제거된 후, 에어 갭을 안정적으로 밀봉하려면 충분한 씰링 공정이 수행되어야 한다. 이를 위하여 충분한 폭을 가진 패드 분리 트렌치가 요구된다. 패드 분리 트렌치가 넓어질 경우, 랜딩 패드가 좁아지게 되어 저항이 증가하게 된다. 패드 분리 트렌치가 충분히 넓지 못하면 에어 갭 씰링이 안정적이지 못하여 케미컬이나 라디칼의 침투에 의한 손상이 발생할 수 있다.
본 개시의 실시예들이 해결하고자 하는 과제는 상대적으로 얇은 씰링층을 이용하여 에어 갭이 씰링된 디램 소자를 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 상대적으로 얇은 씰링층을 이용하여 에어 갭을 씰링하는 방법을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 다양한 과제들이 본문 내에서 구체적으로 언급될 것이다.
본 개시의 일 실시예에 의한 디램 소자는 기판 내에 배치되어 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역; 상기 기판 상에 배치되고 상기 소스 영역과 연결된 비트 라인 구조체; 상기 비트 라인 구조체의 측면들 상에 배치된 이너 스페이서, 에어 갭, 및 아우터 스페이서; 상기 기판 상에 배치되고 상기 드레인 영역과 연결된 스토리지 컨택; 상기 스토리지 컨택 상의 랜딩 패드 구조체; 상기 비트 라인 구조체와 상기 랜딩 패드 구조체 사이의 패드 분리 트렌치 내에 배치된 씰링층 및 패드 분리 절연층; 및 상기 랜딩 패드 구조체 상의 스토리지 구조체를 포함할 수 있다. 상기 이너 스페이서 및 상기 아우터 스페이서는 상기 에어 갭의 양 측면들을 정의할 수 있다. 상기 씰링층은 상기 에어 갭의 상단을 밀봉할 수 있다. 상기 씰링 층은 상기 패드 분리 트렌치의 제1 측벽 상에 컨포멀하게 형성된 제1 씰링층; 및 상기 패드 분리 트렌치의 제2 측벽 상에 컨포멀하게 형성된 제2 씰링층을 포함할 수 있다. 상기 제1 씰링 층과 상기 제2 씰링 층은 서로 분리될 수 있다.
본 개시의 일 실시예에 의한 디램 소자는 기판 내에 배치되어 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역; 상기 기판 상에 배치되고 상기 소스 영역과 연결된 비트 라인 구조체; 상기 비트 라인 구조체의 측면들 상에 배치된 이너 스페이서, 에어 갭, 아우터 스페이서, 및 씰링층; 상기 기판 상에 배치되고 상기 드레인 영역과 연결된 스토리지 컨택; 상기 스토리지 컨택 상의 랜딩 패드 구조체; 상기 비트 라인 구조체와 상기 랜딩 패드 구조체 사이의 패드 분리 트렌치 내에 배치된 패드 분리 절연층; 및 상기 랜딩 패드 구조체 상의 스토리지 구조체;를 포함할 수 있다. 상기 이너 스페이서 및 상기 아우터 스페이서는 상기 에어 갭의 양 측면들을 정의할 수 있다. 상기 씰링층은 상기 이너 스페이서의 상부의 외측면 및 상기 아우터 스페이서의 상면 상에 배치되고, 및 상기 에어 갭의 상단을 밀봉할 수 있다. 상기 랜딩 패드 구조체는 상기 씰링층의 외측면 상에 컨포멀하게 형성된 랜딩 패드 배리어 층. 및 상기 랜딩 패드 배리어 층 상의 랜딩 패드를 포함할 수 있다. 상기 패드 분리 절연층의 제1 측면은 상기 상기 랜딩 패드와 접촉할 수 있다. 상기 패드 분리 절연층의 제2 측면은 상기 씰링층, 상기 이너 스페이서, 또는 상기 비트 라인 구조체 중 적어도 하나와 접촉할 수 있다. 상기 패드 분리 절연층의 하부 및 상기 제2 측면의 일부는 상기 랜딩 패드 배리어 층과 접촉할 수 있다.
본 개시의 일 실시예에 의한 디램 소자는 기판 내에 배치되어 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역; 상기 기판 상에 배치되고 상기 소스 영역과 연결된 비트 라인 구조체; 상기 비트 라인 구조체의 측면들 상에 배치된 이너 스페이서, 에어 갭, 및 아우터 스페이서; 상기 기판 상에 배치되고 상기 드레인 영역과 연결된 스토리지 컨택; 상기 스토리지 컨택 상의 랜딩 패드 구조체; 상기 비트 라인 구조체와 상기 랜딩 패드 구조체 사이의 패드 분리 트렌치 및 상기 패드 분리 트렌치 하부의 리세스 트렌치; 상기 패드 분리 트렌치 및 상기 리세스 트렌치 내에 배치된 씰링층 및 패드 분리 절연층; 및 상기 랜딩 패드 구조체 상의 스토리지 구조체;를 포함할 수 있다.
상기 이너 스페이서 및 상기 아우터 스페이서는 상기 에어 갭의 양 측면들을 정의할 수 있다. 상기 씰링 층은 상기 패드 분리 트렌치의 제1 측벽 및 상기 리세스 트렌치의 내면 상에 컨포멀하게 형성된 제1 씰링층; 및 상기 패드 분리 트렌치의 제2 측벽 상에 컨포멀하게 형성되고 상기 리세스 트렌치의 내면 상에 형성되지 않는 제2 씰링층을 포함할 수 있다. 상기 제1 씰링층과 상기 상기 제2 씰링층은 서로 분리되고, 및 상기 제1 씰링층은 상기 에어 갭의 상단을 밀봉할 수 있다.
본 개시의 일 실시예에 의한 디램 소자 제조 방법은 기판 내에 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역을 형성하고, 상기 소스 영역의 상면을 리세스 시켜 컨택 리세스를 형성하고, 상기 기판 상에 비트 라인 구조체를 형성하고, 상기 비트 라인 구조체의 양 측면 상에 이너 스페이서를 형성하고, 상기 이너 스페이서 상에 희생 스페이서를 형성하고, 상기 희생 스페이서 상에 아우터 스페이서를 형성하고, 상기 인접하는 아우터 스페이서들 사이의 상기 드레인 영역 상에 스토리지 컨택 및 컨택 버퍼층을 형성하고, 상기 이너 스페이서, 상기 희생 스페이서, 및 상기 아우터 스페이서 상에 캡핑 스페이서를 형성하고, 상기 컨택 버퍼층 및 상기 캡핑 스페이서 상에 랜딩 패드 배리어 층을 컨포멀하게 형성하고, 상기 랜딩 패드 배리어 층 상에 랜딩 패드를 형성하고, 상기 랜딩 패드와 상기 비트 라인 구조체 사이에 패드 분리 트렌치를 형성하여 상기 희생 스페이서의 상단을 노출시키고, 상기 패드 분리 트렌치를 통하여 상기 희생 스페이서를 제거하여 에어 갭을 형성하고, 상기 패드 분리 트렌치의 제1 측면 상에 제1 씰링층을 형성하여 상기 에어 갭의 상단을 밀봉하고, 상기 패드 분리 트렌치의 제2 측면 상에 제2 씰링층을 형성하고, 상기 패드 분리 트렌치를 채우도록 상기 제1 씰링층 및 상기 제2 씰링층 사이에 패드 분리 절연층을 형성하고, 및 상기 랜딩 패드 상에 스토리지 구조체를 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 디램 소자를 형성하는 방법은 기판 내에 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역을 형성하고, 상기 기판 상에 상기 소스 영역과 연결된 비트 라인 구조체를 형성하고, 상기 비트 라인 구조체의 측면들 상에 이너 스페이서들, 에어 갭들, 아우터 스페이서들, 제1 씰링층, 및 제2 씰링층을 형성하고, 상기 아우터 스페이서들 사이에 상기 드레인 영역과 연결된 스토리지 컨택 및 컨택 버퍼층을 형성하고, 상기 컨택 버퍼층 상에 랜딩 패드 구조체를 형성하고, 상기 비트 라인 구조체와 상기 랜딩 패드 구조체 사이에 패드 분리 트렌치를 형성하고, 상기 패드 분리 트렌치 내에 패드 분리 절연층을 형성하고, 및 상기 랜딩 패드 구조체 상에 스토리지 구조체를 형성하는 것을 포함할 수 있다. 상기 이너 스페이서 및 상기 아우터 스페이서는 상기 에어 갭의 양 측면들을 정의할 수 있다. 상기 제1 씰링층 및 각 제2 씰링층은 각각, 상기 이너 스페이서의 상부의 외측면 및 상기 아우터 스페이서의 상면 상에 형성되고, 및 상기 에어 갭의 상단을 밀봉할 수 있다. 상기 랜딩 패드 구조체는 상기 제1 씰링층 및 상기 제2 씰링층의 외측면들, 및 상기 컨택 버퍼층 상에 컨포멀하게 형성된 랜딩 패드 배리어 층, 및 상기 랜딩 패드 배리어 층 상의 랜딩 패드를 포함할 수 있다. 상기 패드 분리 절연층의 제1 측면은 상기 상기 랜딩 패드와 접촉하고, 상기 패드 분리 절연층의 제2 측면은 상기 씰링층, 상기 이너 스페이서, 또는 상기 비트 라인 구조체 중 적어도 하나와 접촉할 수 있다. 상기 패드 분리 절연층의 하부 및 상기 제2 측면의 일부는 상기 랜딩 패드 배리어 층과 접촉할 수 있다.
본 개시의 실시예들에 따르면, 안정적으로 밀봉된 에어 갭을 가진 디램 소자가 제공된다.
본 개시의 실시예들에 따르면, 방향성 증착 공정을 이용하여 형성된 씰링층들이 에어 갭을 밀봉함으로써, 상대적으로 얇은 두께를 갖는 씰링층이 안정적으로 에어 갭을 밀봉할 수 있다. 따라서, 상대적으로 작은 볼륨을 갖는 패드 분리 구조를 가질 수 있고, 랜딩 패드의 저항이 낮아진다.
본 개시의 실시예들에 따른 다양한 효과들이 본문 내에서 언급될 것이다.
도 1은 본 개시의 일 실시예에 의한 디램 소자의 개략적인 레이아웃이다.
도 2a 및 2b는 본 개시의 실시예들에 의한 디램 소자들을 개략적으로 보이기 위하여 도 1의 I-I'을 따라 취해진 종단면도들이다.
도 3 내지 15는 도 2a에 도시된 본 개시의 일 실시예에 의한 디램 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 16 내지 23은 도 2b에 도시된 본 개시의 일 실시예에 의한 디램 소자를 형성하는 방법을 설명하는 종단면도들이다.
도 1은 본 개시의 일 실시예에 의한 디램 소자(100)의 개략적인 레이아웃이다. 도 1을 참조하면, 본 개시의 일 실시예에 의한 디램 소자(100)는 제1 방향(D1)으로 평행하게 연장하는 워드 라인들(WL), 제2 방향(D2)으로 평행하게 연장하는 비트 라인들(BL), 제3 방향(D3)으로 늘어진 아일랜드 모양으로 배치된 활성 영역들(ACT), 및 인접한 활성 영역들(ACT)의 양 단부들과 중첩하는 랜딩 패드들(LP)을 포함할 수 있다. 제1 방향(D1)은 로우 방향, 예를 들어 X-방향일 수 있고, 제2 방향(D2)은 컬럼 방향, 예를 들어, Y-방향일 수 있고, 및 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 대하여 사선 방향일 수 있다. 제1 방향(D1)과 제2 방향(D2)은 수직할 수 있다. 워드 라인들(WL)은 활성 영역들(ACT)을 각각 3등분하도록 배치될 수 있다. 비트 라인들(BL)은 활성 영역들(ACT)의 중앙부를 지나도록 배치될 수 있다.
도 2a 및 2b는 본 개시의 실시예들에 의한 디램 소자들(100A, 100B)을 개략적으로 보이기 위하여 도 1의 I-I'을 따라 취해진 종단면도들이다.
도 2a를 참조하면, 본 개시의 일 실시예에 의한 디램 소자(100A)는 기판(10) 내에 형성된 아이솔레이션 영역(15), 비트 라인 구조체(BLS), 스페이서들(41, 44, 46), 에어 갭(AG), 스토리지 컨택(51), 랜딩 패드 구조체(60), 씰링층(70), 패드 분리 절연층(75) 및 스토리지 구조체(80)를 포함할 수 있다. 디램 소자(100A)는 층간 절연층(20), 컨택 리세스(R) 및 리세스 필러(41), 패드 분리 트렌치(T1) 및 리세스 트렌치(T2)을 더 포함할 수 있다.
기판(10)은 단결정 실리콘 웨이퍼, SOI(silicon on insulator), 에피택셜 성장층, 또는 기타 반도체 층 중 하나일 수 있다.
아이솔레이션 영역(15)은 기판(10) 내에 소스 영역(S) 및 드레인 영역들(D)을 정의할 수 있다. 아이솔레이션 영역(15)은 기판(10) 내에 형성된 트렌치를 채우는 댐(dam) 모양을 가질 수 있다. 소스 영역(S) 및 드레인 영역들(D)은 도 1을 참조하여, 활성 영역(ACT)을 형성할 수 있다. 예를 들어, 하나의 활성 영역(ACT)은 하나의 소스 영역(S)과 두 개의 드레인 영역들(D)을 포함할 수 있다.
층간 절연층(20)은 기판(10)의 표면 상에 배치될 수 있다. 층간 절연층(20)은 실리콘 산화물, 실리콘 질화물, 및 기타 다양한 절연물의 조합들 중 하나 이상을 포함할 수 있다.
컨택 리세스(R)는 소스 영역(S) 및 소스 영역(S)과 인접한 아이솔레이션 영역(15) 상에 형성될 수 있다. 컨택 리세스(R)는 기판(10)의 표면으로부터 내부 방향으로 리세스될 수 있다. 리세스 필러(41)는 컨택 리세스(R) 내에 채워진 절연물을 포함할 수 있다. 일 실시예에서, 리세스 필러(10)와 층간 절연층(20)의 상면들은 공면을 가질 수 있다. (be co-planar)
비트 라인 구조체(BLS)는 비트 라인 컨택(31), 비트 라인 배리어 층(33), 비트 라인 전극(35), 및 비트 라인 캡핑층(37)을 포함할 수 있다.
비트 라인 컨택(31)은 컨택 리세스(R)의 내부를 통과하여 소스 영역(S)과 연결될 수 있다. 비트 라인 컨택(31)은 도핑된 다결정 실리콘 같은 전도체를 포함할 수 있다. 비트 라인 배리어 층(33)은 티타늄 질화물(TiN) 같은 배리어 금속을 포함할 수 있다. 비트 라인 전극(35)은 텅스텐 같은 금속을 포함할 수 있다. 비트 라인 캡핑층(37)은 실리콘 질화물 같이 높은 치밀도를 갖는 내 산화성 절연물을 포함할 수 있다. 비트 라인 컨택(31), 비트 라인 배리어 층(33), 비트 라인 전극(35), 및 비트 라인 캡핑층(37)의 양 측벽들은 수직으로 정렬될 수 있다. 층간 절연층(20)상에 배치된 비트 라인 컨택(31)은 기판(10)과 절연될 수 있다. 소스 영역(S) 상에서, 컨택 리세스(R)를 통과하는 비트 라인 컨택(31)은 상대적으로 큰 높이(height)를 가질 수 있다.
스페이서들(41, 44, 46)은 이너 스페이서(41), 아우터 스페이서(44), 및 캡핑 스페이서(46)를 포함할 수 있다. 이너 스페이서(41)와 아우터 스페이서(44) 사이에 에어 갭(AG)이 형성될 수 있다. 이너 스페이서(41)는 비트 라인 구조체(BLS)의 측면들 상에 컨포멀하게 형성될 수 있다. 이너 스페이서(41)는 컨택 리세스(R)의 내면 상으로 U-자 형태로 컨포멀하게 연장할 수 있다. 아우터 스페이서(44)는 에어 갭(AG)에 의해 이너 스페이서(41)와 이격될 수 있다. 아우터 스페이서(44)는 비트 라인 구조체(BLS)의 중간 높이 정도로 형성될 수 있다. 캡핑 스페이서(46)는 이너 스페이서(41)의 상부 외측면 및 아우터 스페이서(44)의 상면 및 상부 외측면 상에 컨포멀하게 형성될 수 있다. 캡핑 스페이서(46)는 일부의 에어 갭(AG)의 일부의 상단부 상에 배치될 수 있다. 예를 들어, 에어 갭(AG)의 일부의 상단부는 캡핑 스페이서(46)에 의해 밀봉될 수 있다.
에어 갭(AG)은 층간 절연층(20) 또는 리세스 필러(40), 이너 스페이서(41), 아우터 스페이서(44), 캡핑 스페이서(46), 및/또는 씰링층(70)에 의해 둘러싸임으로써 정의될 수 있다. 예를 들어, 에어 갭(AG)의 하부는 층간 절연층(20) 또는 리세스 필러(40) 중 하나에 의해 정의될 수 있고, 에어 갭(AG)의 양 측면은 이너 스페이서(41) 및 아우터 스페이서(44)에 의해 정의될 수 있고, 및 에어 갭(AG)의 상부는 캡핑 스페이서(46) 또는 씰링층 중 하나에 의해 정의될 수 있다.
스토리지 컨택(51)은 기판(10)의 드레인 영역들(D)과 접촉 및 연결될 수 있다. 스토리지 컨택(51)은 기판(10) 내부로 하향 돌출할 수 있다. 예를 들어, 기판(10)의 드레인 영역들(D)의 표면들은 스토리지 컨택(51)과 접촉하도록 리세스 될 수 있다. 스토리지 컨택(51)은 아우터 스페이서들(46) 사이에 배치될 수 있다. 스토리지 컨택(51)은 도핑된 다결정 실리콘 같은 전도체를 포함할 수 있다.
상기 디램 소자(100A)는 스토리지 컨택(51)의 상면 상에 배치된 컨택 버퍼층(55)을 더 포함할 수 있다. 예를 들어, 컨택 버퍼층(55)은 텅스텐 실리사이드(W-Si), 티타늄 실리사이드(Ti-Si), 탄탈륨 실리사이드(Ta-Si), 니켈 실리사이드(Ni-Si), 코발트 실리사이드(Co-Si), 또는 기타 다양한 금속 실리사이드 중 하나를 포함할 수 있다. 일 실시예에서, 컨택 버퍼층(55)은 티타늄 질화물(TiN) 같은 배리어 층을 포함할 수 있다.
랜딩 패드 구조체(60)는 비트 라인 구조체들(BLS) 사이의 스토리지 컨택(51) 또는 컨택 버퍼층(44) 상에 배치될 수 있다. 랜딩 패드 구조체(60)는 랜딩 패드 배리어 층(61) 및 랜딩 패드(63)를 포함할 수 있다. 랜딩 패드 배리어 층(61)은 비트 라인 구조체(BLS)의 상면의 일부, 캡핑 스페이서(46)의 외측면, 및 컨택 버퍼층(55)의 표면 상에 컨포멀하게 배치될 수 있다. 랜딩 패드 배리어 층(61)은 티타늄 질화물(TiN) 같은 배리어 금속을 포함할 수 있다. 랜딩 패드(63)는 랜딩 패드 배리어 층(61) 상에 플러그 형태로 배치될 수 있다.
씰링층(70) 및 패드 분리 절연층(75)은 랜딩 패드 구조체들(60) 사이의 패드 분리 트렌치(T1) 및 리세스 트렌치(T2) 내부를 채울 수 있다. 패드 분리 트렌치(T1)는 랜딩 패드 구조체들(60)을 서로 물리적으로 분리할 수 있다. 도 1을 참조하여, 패드 분리 트렌치(T1)는 랜딩 패드들(LP)을 정의하는 트렌치 모양을 가질 수 있다. 리세스 트렌치(T2)은 패드 분리 트렌치(T1)의 하면으로부터 에어 갭(AG)을 향하여 오목하게 리세스될 수 있다. 패드 분리 트렌치(T1)의 내부를 채우는 씰링층(70) 및 패드 분리 절연층(75)은 리세스 트렌치(T2)의 내부로 하향 돌출할 수 있다.
씰링층(70)은 제1 씰링층(71) 및 제2 씰링층(72)을 포함할 수 있다. 제1 씰링층(71)은 패드 분리 트렌치(T1)의 제1 내측면 상에 라이너 형태로 배치될 수 있고, 및 및 리세스 트렌치(T2)의 제1 내측면 상으로 연장할 수 있다. 제2 씰링층(72)은 패드 분리 트렌치(T1)의 제2 내측면 상에 라이너 형태로 배치될 수 있다. 제1 내측면과 제2 내측면은 마주 볼 수 있다. 제2 씰링층(72)은 리세스 트렌치(T2) 내에 형성되지 않을 수 있다. 일 실시예에서, 제2 씰링층(72)은 리세스 트렌치(T2) 내에 얇게 형성될 수도 있다. 제1 씰링층(71) 및 제2 씰링층(82)의 상부의 수평 폭은 하부의 수평 폭보다 넓을 수 있다. 예를 들어, 제1 씰링층(71) 및 제2 씰링층(72)은 상대적으로 두꺼운 상부 및 상대적으로 얇은 하부를 가질 수 있다. 제1 씰링층(71)과 제2 씰링층(72)은 서로 연결되지 않고 이격될 수 있다. 일 실시예에서, 제1 씰링층(71)과 제2 씰링층(72)은 패드 분리 트렌치(T1) 및/또는 리세스 트렌치(T2)의 하부에서 얇게 연결될 수도 있다. 패드 분리 절연층(75)은 패드 분리 트렌치(T1) 및 리세스 트렌치(T2)을 채우도록 제1 씰링층(71) 및 제2 씰링층(72) 상에 배치될 수 있다. 예를 들어, 제1 씰링층(71)은 패드 분리 절연층(75)의 제1 측면 상에 형성될 수 있고, 및 제2 씰링층(72)은 패드 분리 절연층(75)의 제2 측면 상에 형성될 수 있다. 제2 씰링층(72)은 패드 분리 트렌치(T1)의 하부 및/또는 리세스 트렌치(T2) 내부에 형성되지 않을 수 있다. 일 실시예에서, 패드 분리 절연층(75)의 하단부의 일부는 랜딩 패드 구조체(60)와 접촉할 수 있다.
랜딩 패드(63)의 대부분은 패드 분리 트렌치(T1) 내의 제2 씰링층(72)와 접촉할 수 있다. 패드 분리 트렌치(T1)의 하부에서, 랜딩 패드(63)와 패드 분리 절연층(75)이 서로 접촉할 수 있다. 랜딩 패드 배리어 층(61)은 제2 씰링층(72)과 접촉하지 않을 수 있다. 패드 분리 트렌치(T1)의 하부에서, 랜딩 패드 배리어 층(61)과 패드 분리 절연층(75)이 서로 접촉할 수 있다.
스토리지 구조체(80)는 랜딩 패드(60) 상에 배치될 수 있다. 스토리지 구조체(80)는 하부 스토리지 전극(81), 스토리지 유전층(83), 및 상부 스토리지 전극(85)을 포함할 수 있다. 하부 스토리지 전극(81)은 필라(pillar) 모양을 가질 수 있다. 스토리지 유전층(83)은 하부 스토리지 전극(81) 상에 컨포멀하게 배치될 수 있다. 상부 스토리지 전극(85)은 스토리지 유전층(83) 상에 컨포멀하게 배치될 수 있다. 일 실시예에서, 상부 스토리지 전극(85)은 하부 스토리지 전극들(81) 사이를 채우도록 스토리지 유전층(83) 상에 배치될 수 있다.
디램 소자(100A)는 좌우 대칭 형태의 구조가 교대로 반복되도록 배치될 수 있다. 따라서, 도 1의 II-II' 를 따라 절단한 종단면도에서는 도시된 모양의 좌우가 바뀔 수 있다. 이 경우, 제1 씰링층(71)의 프로파일과 제2 씰링층(72)의 프로파일이 바뀔 수 있고, 패드 분리 트렌치(T1)의 제1 내측면과 제2 내측면이 바뀔 수 있고, 및 패드 분리 절연층(75)의 제1 측면과 제2 측면이 바뀔 수 있다.
도 2b를 참조하면, 본 개시의 일 실시예에 의한 디램 소자(100B)는 기판(10) 내에 형성된 아이솔레이션 영역(15), 비트 라인 구조체(BLS), 스페이서들(41, 44), 에어 갭(AG), 스토리지 컨택(51), 랜딩 패드 구조체(60), 씰링층(70), 패드 분리 절연층(75) 및 스토리지 구조체(80)를 포함할 수 있다. 디램 소자(100B)는 층간 절연층(20), 컨택 리세스(R) 및 리세스 필러(41), 및 패드 분리 트렌치(T1)를 더 포함할 수 있다. 도 2a와 동일한 모양을 갖는 동일한 참조 부호에 대한 설명은 생략된다. 따라서, 생략된 참조 부호 및 구성 요소에 대한 설명은 도 2a를 참조하여 이해될 수 있다. 도 2a의 캡핑 스페이서(46)가 생략될 수 있다. 예를 들어, 도 2a의 캡핑 스페이서(46)와 씰링층(70)이 결합될 수 있다.
씰링층(70)은 도 2a의 캡핑 스페이서(46)를 참조하여, 이너 스페이서(41)의 상부 외측면 및 아우터 스페이서(44)의 표면 상에 컨포멀하게 형성될 수 있다. 씰링층(70)은 아우터 스페이서(44)의 표면의 일부를 덮지 않을 수 있다. 예를 들어, 컨택 버퍼층(55)과 가까운 아우터 스페이서(44)의 외측면은 씰링층(70)으로 덮이지 않고 노출될 수 있다. 씰링층(46)은 에어 갭(AG)의 상단부 상에 배치될 수 있다. 예를 들어, 에어 갭(AG)의 상부는 씰링층(70)에 의해 밀봉될 수 있다. 씰링층(70)은 제1 씰링층(71) 및 제2 씰링층(72)을 포함할 수 있다. 제1 씰링층(71)은 비트 라인 구조체(BLS)의 제1 측면 상에 형성될 수 있고, 및 제2 씰링층(72)은 비트 라인 구조체(BLS)의 제2 측면 상에 형성될 수 있다. 제1 측면과 제2 측면은 대향(opposite to each other)할 수 있다. 예를 들어, 비트 라인 구조체(BLS)의 제1 측면 상에 형성된 에어 갭(AG)은 제1 씰링층(71)에 의해 밀봉될 수 있고, 및 비트 라인 구조체(BLS)의 제2 측면 상에 형성된 에어 갭(AG)은 제2 씰링층(72)에 의해 밀봉될 수 있다.
랜딩 패드 구조체(60)의 랜딩 패드 배리어 층(61)은 비트 라인 구조체(BLS)의 상면의 일부, 씰링층(70)의 표면, 및 컨택 버퍼층(55)의 표면 상에 컨포멀하게 배치될 수 있다. 랜딩 패드(63)는 비트 라인 구조체들(BLS) 사이의 랜딩 패드 배리어 층(61) 상에 플러그 형태로 배치될 수 있다.
패드 분리 절연층(75)은 랜딩 패드 구조체들(60) 사이의 패드 분리 트렌치(T1) 내에 형성될 수 있다. 패드 분리 트렌치(T1)는 랜딩 패드 구조체들(60)을 서로 물리적으로 분리할 수 있다. 도 2a와 비교하여, 리세스 트렌치(T2)이 생략될 수 있다. 도 2a와 비교하여, 패드 분리 트렌치(T1)는 상대적으로 작고, 좁고, 및 얕게 형성될 수 있다.
도 3 내지 15는 도 2a에 도시된 본 개시의 일 실시예에 의한 디램 소자(100A)를 형성하는 방법을 설명하는 종단면도들이다.
도 3을 참조하면, 상기 방법은 기판(10) 내에 아이솔레이션 영역들(15)(isolation regions)을 형성하고, 기판(10)의 표면 상에 층간 절연층(20)(inter-layer dielectric)을 형성하고, 및 컨택 리세스(R)(contact recess)를 형성하는 것을 포함할 수 있다.
아이솔레이션 영역들(15)을 형성하는 것은 기판(10) 내에 트렌치들을(trenches) 형성하고, 및 절연물을 이용하여 트렌치들을 채우는 것을 포함할 수 있다. 예를 들어, 아이솔레이션 영역들(15)은 기판(10)의 내부로 연장하는 댐(dam) 모양을 가질 수 있다. 예를 들어, 아이솔레이션 영역들(15)에 의하여 소스 영역(S)(source region) 및 드레인 영역들(D)(drain regions)이 정의될 수 있다. 도 1을 더 참조하여, 소스 영역(S) 및 드레인 영역들(D)은 각각, 서로 다른 활성 영역들(ACT)(active regions)의 일부들일 수 있다.
층간 절연층(20)을 형성하는 것은 아이솔레이션 영역들(15)이 형성된 기판(10)의 표면 상에 전체적으로 절연층을 형성하는 것을 포함할 수 있다. 층간 절연층(20)은 실리콘 산화물, 실리콘 질화물, 또는 다양한 절연물층들 중 하나를 포함할 수 있다.
컨택 리세스(R)를 형성하는 것은 선택적 에치 공정을 이용하여 기판(10)의 소스 영역(S)의 상부를 리세스(recess) 시키는 것을 포함할 수 있다.
도 4를 참조하면, 상기 방법은 비트 라인 컨택(31)(bit line contact), 비트 라인 배리어 층(33)(bit line barrier layer), 비트 라인 전극(35)(bit line electrode), 및 비트 라인 캡핑층(37)(bit line capping layer)을 포함하는 비트 라인 구조체(BLS)(bit line structure)를 형성하는 것을 포함할 수 있다.
비트 라인 구조체(BLS)를 형성하는 것은 기판(10) 상에 비트 라인 컨택 물질층(bit line contact material layer), 비트 라인 배리어 물질층(bit line barrier material layer), 비트 라인 전극 물질층(bit line electrode material layer), 및 비트 라인 캡핑 물질층(bit line capping material layer)을 형성하고, 패터닝 공정을 수행하는 것을 포함할 수 있다.
예를 들어, 비트 라인 컨택(31)은 도핑된 다결정 실리콘 같은 전도체를 포함할 수 있다. 비트 라인 배리어 층(33)은 티타늄 질화물(TiN) 같은 배리어 금속을 포함할 수 있다. 비트 라인 전극 물질층은 텅스텐 같은 금속을 포함할 수 있다. 비트 라인 캡핑층(37)은 실리콘 질화물 같이 높은 치밀도를 갖는 내 산화성 절연물을 포함할 수 있다.
소스 영역(S) 상의 비트 라인 컨택(31)은 컨택 리세스(R) 내부로 연장하여 소스 영역(S)과 전기적으로 연결되도록 접촉할 수 있다.
도 5를 참조하면, 상기 방법은 이너 스페이서(41)(inner spacer) 및 리세스 필러(40)(recess filler)를 형성하는 것을 포함할 수 있다. 이너 스페이서(41) 및 리세스 필러(40)를 형성하는 것은 비트 라인 구조체(BLS)의 표면, 컨택 리세스(R)의 내면, 및 층간 절연층(20)의 표면 상에 컨포멀하게 이너 스페이서 물질층(inner spacer material layer)을 형성하고, 컨택 리세스(R)를 채우는 절연물을 형성하고, 및 에치-백 공정을 수행하는 것을 포함할 수 있다. 이너 스페이서(41)는 비트 라인 구조체(BLS)의 측면들 및 컨택 리세스(R)의 내면 상에 컨포멀하게 형성될 수 있다. 리세스 필러(40)는 컨택 리세스(R)를 채우고 층간 절연층(20)과 공면을 갖도록(be co-planar) 형성될 수 있다. 예를 들어, 이너 스페이서(41)는 실리콘 질화물을 포함할 수 있고, 및 리세스 필러(40)는 실리콘 산화물, 실리콘 질화물, 또는 기타 다양한 절연성 물질을 포함할 수 있다. 일 실시예에서, 이너 스페이서(41)는 실리콘 산화물을 포함할 수도 있다. 일 실시예에서, 이너 스페이서(41)는 다층의 절연성 물질층들을 포함할 수도 있다. 일 실시예에서, 비트 라인 구조체(BLS)와 이너 스페이서(41) 사이에 배리어 물질층이 개재될 수도 있다. 일 실시예에서, 비트 라인 캡핑층(37)의 상면 상에는 이너 스페이서(41)가 형성되지 않을 수 있다.
도 6을 참조하면, 상기 방법은 예비 희생 스페이서(42p) 및 예비 아우터 스페이서(44p)를 형성하는 것을 포함할 수 있다. 예비 희생 스페이서(42p) 및 예비 아우터 스페이서(44p)를 형성하는 것은 전면적으로 희생 스페이서 물질층 및 아우터 스페이서 물질층을 컨포멀하게 형성하고, 및 이방성 에치-백 공정을 수행하여 이너 스페이서(41)의 외측벽에 희생 스페이서 물질층 및 아우터 스페이서 물질층을 남기는 것을 포함할 수 있다. 예를 들어, 예비 희생 스페이서(42p)는 이너 스페이서(41)의 노출된 외측면 상에 형성될 수 있고, 및 예비 아우터 스페이서(44p)는 예비 희생 스페이서(42p)의 외측면 상에 형성될 수 있다. 예비 희생 스페이서(42p)는 이너 스페이서(41) 및 예비 아우터 스페이서(44p)와 식각 선택비를 가질 수 있다. 예를 들어, 예비 희생 스페이서(42p)는 실리콘 산화물을 포함할 수 있고, 및 이너 스페이서(41) 및 예비 아우터 스페이서(44p)는 실리콘 질화물을 포함할 수 있다.
도 7을 참조하면, 상기 방법은 스토리지 컨택(51), 컨택 버퍼층(55), 희생 스페이서(42), 및 아우터 스페이서(44)를 형성하는 것을 포함할 수 있다. 스토리지 컨택(51)을 형성하는 것은 예비 아우터 스페이서들(44p) 사이에 노출된 기판(10)의 표면을 리세스시키고, 전면적으로 스토리지 컨택 물질층을 형성하고, 및 에치-백 공정을 이용하여 스토리지 컨택 물질층의 상면을 리세스시키는 것을 포함할 수 있다. 예비 희생 스페이서(42p) 및 예비 아우터 스페이서(44p)의 상부들이 부분적으로 제거되어 희생 스페이서(42) 및 아우터 스페이서(44)가 형성될 수 있다. 희생 스페이서(42) 및 아우터 스페이서(44)는 비트 라인 캡핑층(37)의 측면 상에 형성된 이너 스페이서(41)의 외측면들을 노출시킬 수 있다. 예를 들어, 희생 스페이서(42) 및 아우터 스페이서(44)의 상단부들은 비트 라인 구조체(BLS)의 중간 레벨에 위치할 수 있다. 컨택 버퍼층(55)은 금속 실리사이드 층을 포함할 수 있다. 희생 스페이서(42) 및 아우터 스페이서(44)의 상단부들은 컨택 버퍼층(55)의 상면보다 높은 레벨에 위치할 수 있다. 희생 스페이서(42)의 상단 표면이 노출될 수 있다.
도 8을 참조하면, 상기 방법은 캡핑 스페이서(46)를 형성하는 것을 포함할 수 있다. 캡핑 스페이서(46)를 형성하는 것은 전면적으로 캡핑 스페이서 물질층을 형성하고, 및 에치-백 공정을 수행하여 캡핑 스페이서(46)를 형성하는 것을 포함할 수 있다. 캡핑 스페이서(46)는 이너 스페이서(41)의 노출된 외측면, 희생 스페이서(42)의 노출된 상단 표면, 및 아우터 스페이서(44)의 노출된 표면을 덮을 수 있다.
도 9를 참조하면, 상기 방법은 랜딩 패드 배리어 물질층(61a) 및 랜딩 패드 물질층(63a)을 형성하는 것을 포함할 수 있다. 랜딩 패드 배리어 물질층(61a)을 형성하는 것은 티타늄 질화물(TiN) 같은 배리어 금속을 전면적으로 컨포멀하게 형성하는 것을 포함할 수 있다. 랜딩 패드 물질층(63a)을 형성하는 것은 비트 라인 구조체들(BLS) 사이의 공간을 완전히 채우도록 전도성 물질을 형성하는 것을 포함할 수 있다. 예를 들어, 랜딩 패드 물질층(63a)은 텅스텐 같은 금속을 포함할 수 있다.
도 10을 참조하면, 상기 방법은 패드 분리 트렌치(T1)를 형성하는 제1 에칭 공정을 수행하여 랜딩 패드 배리어 층(61) 및 랜딩 패드(63)을 포함하는 랜딩 패드 구조체(60)를 형성하는 것을 포함할 수 있다. 각 랜딩 패드 구조체들(60)은 서로 물리적으로 분리될 수 있고, 및 전기적으로 절연될 수 있다. 도 1을 참조하여, 패드 분리 트렌치(T1)는 랜딩 패드들(LP)을 정의하는 트렌치 형태를 가질 수 있다.
도 11을 참조하면, 상기 방법은 제2 에칭 공정을 수행하여 희생 스페이서(42)의 상단부를 노출시키는 리세스 트렌치(T2)을 형성하는 것을 포함할 수 있다. 제2 에칭 공정은 제1 에칭 공정보다 높은 이방성 식각 특성을 가질 수 있다. 리세스 트렌치(T2)은 패드 분리 트렌치(T1)의 하부의 일부가 오목하게 리세스되어 형성될 수 있다. 리세스 트렌치(T2)도 트렌치 형태를 가질 수 있다.
도 12를 참조하면, 상기 방법은 리세스 트렌치(T2)을 통하여 희생 스페이서(42)를 제거하는 것을 포함할 수 있다. 희생 스페이서(42)가 제거되어 에어 갭(AG)이 형성될 수 있다. 에어 갭(AG)은 비트 라인 구조체(BLS)와 스토리지 컨택(51) 사이에 위치할 수 있다. 따라서, 에어 갭(AG)은 비트 라인 구조체(BLS)와 스토리지 컨택(51) 사이의 기생 캐퍼시턴스를 줄여 전기적 신호들의 RC 지연(Resistive-Capacitive Delay)를 감소시킬 수 있다.
도 13a 및 13b를 참조하면, 상기 방법은 제1 방향성 증착 공정(directional deposition process)을 수행하여 패드 분리 트렌치(T1) 및 리세스 트렌치(T2)의 제1 사선 방향 측벽들 상에 제1 씰링층(71)을 형성하는 것을 포함할 수 있다. 도 13a를 참조하여, 제1 씰링층(71)은 제1 사선 방향으로 노출된 에어 갭(AG)의 상단 오프닝을 밀봉(sealing)할 수 있다. 도 13b를 참조하여, 제1 씰링층(71)은 리세스 트렌치(T2) 및 에어 갭(AG)이 노출되지 않는 패드 분리 트렌치(T1)의 제1 사선 방향 측벽들 상에 형성될 수 있다. 제1 방향성 증착 공정은 이온을 이용하는 이온 증착 공정과 라디칼을 이용하는 라디칼 증착 공정을 이용하여 수행될 수 있다. 예를 들어, 이온 증착 공정은 이온 임플란테이션 공정을 참조하여, 증착될 이온을 사선 방향으로 증착하는 것을 포함할 수 있다. 라디칼 증착 공정은 플라즈마를 이용하여 물질을 수직 방향으로 증착하는 것을 포함할 수 있다. 라디칼 증착 공정은 수직 방향으로 물질을 에칭하는 공정을 더 포함할 수 있다. 이온 증착 공정과 라디칼 증착 공정은 순차적으로 수행될 수도 있고, 반복적으로 교대로 수행될 수도 있고, 및 동시에 수행될 수도 있다. 예를 들어, 이온 증착 공정 및/또는 라디칼 증착 공정은 DC 파워 또는 RF 파워를 이용하여 플라즈마화 된 이온들을 이용할 수 있다. 이온 증착 공정 및/또는 라디칼 증착 공정은 증착 두께에 따라 다양한 가속 에너지 분포를 가질 수 있다. 이온 증착 공정 및/또는 라디칼 증착 공정은 SiCl2H3, SiH4, Si2Cl6, 같은 실리콘 소스 가스, O2 또는 H2O 같은 산소 소스 가스, NH3 또는 N2 같은 질소 소스 가스, C2H4 같은 탄소 소스 가스, B2H6 또는 BCl3 같은 붕소 소스 가스, 및 그 조합들을 이용할 수 있다. 이온 증착 공정 및/또는 라디칼 증착 공정은 실온 내지 약 700 ℃ 이하의 온도 범위 내에서 수행될 수 있다. 이온 증착 공정 및/또는 라디칼 증착 공정은 상압 내지 10-8(Pa) 정도의 진공 범위 내에서 수행될 수 있다. 이온 증착 공정은 필요에 따라 다양한 사선 각도로 이온을 증착할 수 있다.
도 14a 및 14b를 참조하면, 상기 방법은 제2 방향성 증착 공정을 수행하여 패드 분리 트렌치(T1) 및 리세스 트렌치(T2)의 제2 사선 방향 측벽들 상에 제2 씰링층(72)을 형성하는 것을 포함할 수 있다. 도 14a를 참조하여, 제2 씰링층(72)은 리세스 트렌치(T2) 및 에어 갭(AG)이 노출되지 않는 패드 분리 트렌치(T1)의 제2 사선 방향 측벽 상에 형성될 수 있다. 도 14b를 참조하여, 제2 씰링층(72)은 제2 사선 방향으로 노출된 에어 갭(AG)의 상단 오프닝을 밀봉할 수 있다.
도 15를 참조하면, 상기 방법은 패드 분리 트렌치(T1) 및 리세스 트렌치(T2) 내에 절연물을 형성하여 패드 분리 절연층(75)을 형성하는 것을 포함할 수 있다. 패드 분리 절연층(75)을 형성하는 것은 전면적으로 실리콘 질화물 같은 절연물을 형성하고, 및 CMP(chemical mechanical polishing) 같은 평탄화 공정을 수행하는 것을 포함할 수 있다.
이후, 도 2a를 참조하면, 상기 방법은 하부 스토리지 전극(81), 스토리지 유전층(83), 및 상부 스토리지 전극(85)을 포함하는 스토리지 구조체(80)를 형성하는 것을 포함할 수 있다. 하부 스토리지 전극(81)은 금속 같은 전도체를 포함할 수 있다. 스토리지 유전층(83)은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 기타 높은 유전율을 갖는 유전체를 포함할 수 있다. 상부 스토리지 전극(85)은 금속 같은 전도성 물질을 포함할 수 있다.
도 16 내지 23은 도 2b에 도시된 본 개시의 일 실시예에 의한 디램 소자(100B)를 형성하는 방법을 설명하는 종단면도들이다.
도 16을 참조하면, 상기 방법은 도 3 내지 도 7을 참조하여 설명된 공정들을 수행하여 기판(10) 내에 소스 영역(S) 및 드레인 영역들(D)을 정의하는 아이솔레이션 영역들(15)을 형성하고, 층간 절연층(20)을 형성하고, 컨택 리세스(R)를 형성하고, 비트 라인 구조체(BLS)를 형성하고, 이너 스페이서(41), 희생 스페이서(42), 및 아우터 스페이서(44)를 형성하고, 스토리지 컨택(51) 및 컨택 버퍼층(55)을 형성하고, 및 희생 스페이서(42)를 제거하여 에어 갭(AG)을 형성하는 것을 포함할 수 있다.
도 17을 참조하면, 상기 방법은 제1 방향성 증착 공정을 수행하여 제1 씰링 물질층(71a)을 형성하는 것을 포함할 수 있다. 제1 씰링 물질층(71a)은 제1 사선 방향으로 노출된 비트 라인 구조체(BLS)의 상면, 이너 스페이서(41)의 외측면, 아우터 스페이서(44)의 외측면, 및 스토리지 컨택(51)의 상면의 일부 상에 형성될 수 있다. 제1 씰링 물질층(71a)은 제1 사선 방향으로 노출된 희생 스페이서(42)의 상단 오프닝을 밀봉할 수 있다.
도 18을 참조하면, 상기 방법은 제2 방향성 증착 공정을 수행하여 제2 씰링 물질층(72a)을 형성하는 것을 포함할 수 있다. 제2 씰링 물질층(72a)은 제2 사선 방향으로 노출된 비트 라인 구조체(BLS)의 상면, 이너 스페이서(41)의 외측면, 아우터 스페이서(44)의 외측면, 및 스토리지 컨택(51)의 상면의 일부 상에 형성될 수 있다. 제2 씰링 물질층(72a)은 제2 사선 방향으로 노출된 희생 스페이서(42)의 상단 오프닝을 밀봉할 수 있다.
도 19a를 참조하면, 상기 방법은 이방성 에치 공정을 수행하여 씰링층(70)을 형성하는 것을 포함할 수 있다. 씰링층(70)은 제1 씰링층(71) 및 제2 씰링층(72)을 포함할 수 있다. 비트 라인 구조체(BLS)의 상면 및 스토리지 컨택(51)의 상면 상의 제1 씰링 물질층(71a) 및 제2 씰링 물질층(72a)이 제거되어 제1 씰링층(71) 및 제2 씰링층(72)이 형성될 수 있다. 제1 씰링층(71)은 제1 사선 방향으로 노출된 비트 라인 구조체(BLS)의 외측면, 이너 스페이서(41)의 외측면, 및 아우터 스페이서(44)의 외측면 상에 형성될 수 있다. 제1 씰링층(71)은 제1 사선 방향으로 노출된 에어 갭(AG)의 상단 오프닝을 밀봉할 수 있다. 제2 씰링층(72)은 제2 사선 방향으로 노출된 비트 라인 구조체(BLS)의 외측면, 이너 스페이서(41)의 외측면, 및 아우터 스페이서(44)의 외측면 상에 형성될 수 있다. 제2 씰링층(72)은 제2 사선 방향으로 노출된 에어 갭(AG)의 상단 오프닝을 밀봉할 수 있다.
도 19b를 참조하면, 일 실시예에서, 상기 방법은 상기 이방성 에치 공정을 더 수행하여 상기 씰링층(70)이 이너 스페이서(41)의 상부를 부분적으로 노출시키는 것을 더 포함할 수 있다. 이 공정은 생략될 수 있다.
도 20을 참조하면, 상기 방법은 스토리지 컨택(51) 상에 컨택 버퍼층(55)을 형성하는 것을 포함할 수 있다. 컨택 버퍼층(55)은 실리사이드를 포함할 수 있다. 예를 들어, 스토리지 컨택(51)이 실리콘을 포함하는 경우, 컨택 버퍼층(55)을 형성하는 것은 스토리지 컨택(51) 상에 금속층을 형성하고, 실리시데이션(silicidation) 반응을 유도하는 것을 포함할 수 있다.
도 21을 참조하면, 상기 방법은 랜딩 패드 배리어 물질층(61a) 및 랜딩 패드 물질층(63a)을 형성하는 것을 포함할 수 있다. 랜딩 패드 배리어 물질층(61a)은 전면적으로 컨포멀하게 형성될 수 있다. 랜딩 패드 물질층(63a)을 형성하는 것은 비트 라인 구조체들(BLS) 사이의 공간을 완전히 채우도록 전도성 물질을 형성하는 것을 포함할 수 있다.
도 22를 참조하면, 상기 방법은 패드 분리 트렌치(T1)를 형성하는 에칭 공정을 수행하여 랜딩 패드 배리어 층(61) 및 랜딩 패드(63)를 포함하는 랜딩 패드 구조체(60)를 형성하는 것을 포함할 수 있다.
도 23을 참조하면, 상기 방법은 패드 분리 트렌치(T1) 내에 패드 분리 절연층(75)을 형성하는 것을 포함할 수 있다.
이후, 도 2b를 참조하면, 상기 방법은 하부 스토리지 전극(81), 스토리지 유전층(83), 및 상부 스토리지 전극(85)을 포함하는 스토리지 구조체(80)를 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 100A, 100B: 디램 소자
10: 기판 15: 아이솔레이션 영역
S: 소스 영역 D: 드레인 영역
20: 층간 절연층 30: 비트 라인 구조체
31: 비트 라인 컨택 33: 비트 라인 배리어 층
35: 비트 라인 37: 비트 라인 캡핑층
40: 리세스 필러 41: 이너 스페이서
42: 희생 스페이서 42p: 예비 희생 스페이서
44: 아우터 스페이서 44p: 예비 아우터 스페이서
46: 캡핑 스페이서 50: 스토리지 컨택
55: 컨택 버퍼층 60: 랜딩 패드 구조체
61: 랜딩 패드 배리어 층 61a: 랜딩 패드 배리어 물질층
63: 랜딩 패드 63a: 랜딩 패드 물질층
70: 씰링층 71: 제1 씰링층
71a: 제1 씰링 물질층 72: 제2 씰링층
72a: 제2 씰링 물질층 75: 패드 분리 절연층
80: 스토리지 구조체 81: 하부 스토리지 전극
83: 스토리지 유전층 85: 상부 스토리지 전극
ACT: 활성 영역 WL: 워드 라인
BL: 비트 라인 LP: 랜딩 패드
R: 컨택 리세스 T1: 패드 분리 트렌치
T2: 트렌치 리세스 AG: 에어 갭

Claims (10)

  1. 기판 내에 배치되어 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역;
    상기 기판 상에 배치되고 상기 소스 영역과 연결된 비트 라인 구조체;
    상기 비트 라인 구조체의 측면들 상에 배치된 이너 스페이서, 에어 갭, 및 아우터 스페이서;
    상기 기판 상에 배치되고 상기 드레인 영역과 연결된 스토리지 컨택;
    상기 스토리지 컨택 상의 랜딩 패드 구조체;
    상기 비트 라인 구조체와 상기 랜딩 패드 구조체 사이의 패드 분리 트렌치 내에 배치된 씰링층 및 패드 분리 절연층; 및
    상기 랜딩 패드 구조체 상의 스토리지 구조체;를 포함하고,
    상기 이너 스페이서 및 상기 아우터 스페이서는 상기 에어 갭의 양 측면들을 정의하고, 및 상기 씰링층은 상기 에어 갭의 상단을 밀봉하고,
    상기 씰링 층은:
    상기 패드 분리 트렌치의 제1 측벽 상에 컨포멀하게 형성된 제1 씰링층; 및
    상기 패드 분리 트렌치의 제2 측벽 상에 컨포멀하게 형성된 제2 씰링층을 포함하고,
    상기 제1 씰링 층과 상기 제2 씰링 층은 서로 분리된 디램 소자.
  2. 제1항에 있어서,
    상기 패드 분리 트렌치의 하면으로부터 상기 에어 갭을 향하여 리세스된 리세스 트렌치를 더 포함하고,
    상기 제1 씰링층은 상기 리세스 트렌치의 내면 상에 배치되어 상기 에어 갭의 상단을 밀봉하는 디램 소자.
  3. 제1항에 있어서,
    상기 이너 스페이서의 상부의 외측면, 및 상기 아우터 스페이서의 상면 및 상부 외측면 상에 컨포멀하게 배치된 캡핑 스페이서를 더 포함하는 디램 소자.
  4. 기판 내에 배치되어 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역;
    상기 기판 상에 배치되고 상기 소스 영역과 연결된 비트 라인 구조체;
    상기 비트 라인 구조체의 측면들 상에 배치된 이너 스페이서, 에어 갭, 아우터 스페이서, 및 씰링층;
    상기 기판 상에 배치되고 상기 드레인 영역과 연결된 스토리지 컨택;
    상기 스토리지 컨택 상의 랜딩 패드 구조체;
    상기 비트 라인 구조체와 상기 랜딩 패드 구조체 사이의 패드 분리 트렌치 내에 배치된 패드 분리 절연층; 및
    상기 랜딩 패드 구조체 상의 스토리지 구조체;를 포함하고,
    상기 이너 스페이서 및 상기 아우터 스페이서는 상기 에어 갭의 양 측면들을 정의하고,
    상기 씰링층은 상기 이너 스페이서의 상부의 외측면 및 상기 아우터 스페이서의 상면 상에 배치되고, 및 상기 에어 갭의 상단을 밀봉하고,
    상기 랜딩 패드 구조체는 상기 씰링층의 외측면 상에 컨포멀하게 형성된 랜딩 패드 배리어 층. 및 상기 랜딩 패드 배리어 층 상의 랜딩 패드를 포함하고,
    상기 패드 분리 절연층의 제1 측면은 상기 상기 랜딩 패드와 접촉하고,
    상기 패드 분리 절연층의 제2 측면은 상기 씰링층, 상기 이너 스페이서, 또는 상기 비트 라인 구조체 중 적어도 하나와 접촉하고, 및
    상기 패드 분리 절연층의 하부 및 상기 제2 측면의 일부는 상기 랜딩 패드 배리어 층과 접촉하는 디램 소자.
  5. 제4항에 있어서,
    상기 씰링층은:
    상기 비트 라인 구조체의 제1 측면 상에 배치되어 상기 패드 분리 절연층과 접촉하는 제1 씰링층; 및
    상기 비트 라인 구조체의 제2 측면 상에 배치되어 상기 패드 분리 절연층과 접촉하지 않는 제2 씰링층을 포함하는 디램 소자.
  6. 기판 내에 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역을 형성하고,
    상기 소스 영역의 상면을 리세스 시켜 컨택 리세스를 형성하고,
    상기 기판 상에 비트 라인 구조체를 형성하고,
    상기 비트 라인 구조체의 양 측면 상에 이너 스페이서를 형성하고,
    상기 이너 스페이서 상에 희생 스페이서를 형성하고,
    상기 희생 스페이서 상에 아우터 스페이서를 형성하고,
    상기 인접하는 아우터 스페이서들 사이의 상기 드레인 영역 상에 스토리지 컨택 및 컨택 버퍼층을 형성하고,
    상기 이너 스페이서, 상기 희생 스페이서, 및 상기 아우터 스페이서 상에 캡핑 스페이서를 형성하고,
    상기 컨택 버퍼층 및 상기 캡핑 스페이서 상에 랜딩 패드 배리어 층을 컨포멀하게 형성하고,
    상기 랜딩 패드 배리어 층 상에 랜딩 패드를 형성하고,
    상기 랜딩 패드와 상기 비트 라인 구조체 사이에 패드 분리 트렌치를 형성하여 상기 희생 스페이서의 상단을 노출시키고,
    상기 패드 분리 트렌치를 통하여 상기 희생 스페이서를 제거하여 에어 갭을 형성하고,
    상기 패드 분리 트렌치의 제1 측면 상에 제1 씰링층을 형성하여 상기 에어 갭의 상단을 밀봉하고,
    상기 패드 분리 트렌치의 제2 측면 상에 제2 씰링층을 형성하고,
    상기 패드 분리 트렌치를 채우도록 상기 제1 씰링층 및 상기 제2 씰링층 사이에 패드 분리 절연층을 형성하고, 및
    상기 랜딩 패드 상에 스토리지 구조체를 형성하는 것을 포함하는 디램 소자 제조 방법.
  7. 제6항에 있어서,
    상기 제1 씰링층을 형성하는 것은 상기 제1 씰링층을 형성하기 위한 제1 이온들을 제1 사선 방향으로 입사시키는 제1 방향성 증착 공정을 수행하는 것을 포함하고, 및
    상기 제2 씰링층을 형성하는 것은 상기 제2 씰링층을 형성하기 위한 제2 이온들을 제2 사선 방향으로 입사시키는 제2 방향성 증착 공정을 수행하는 것을 포함하는 디램 소자 제조 방법.
  8. 제6항에 있어서,
    상기 제1 씰링층과 상기 제2 씰링층은 분리되는 디램 소자 제조 방법.
  9. 기판 내에 소스 영역 및 드레인 영역을 정의하는 아이솔레이션 영역을 형성하고,
    상기 기판 상에 상기 소스 영역과 연결된 비트 라인 구조체를 형성하고,
    상기 비트 라인 구조체의 측면들 상에 이너 스페이서들, 에어 갭들, 아우터 스페이서들, 제1 씰링층, 및 제2 씰링층을 형성하고,
    상기 아우터 스페이서들 사이에 상기 드레인 영역과 연결된 스토리지 컨택 및 컨택 버퍼층을 형성하고,
    상기 컨택 버퍼층 상에 랜딩 패드 구조체를 형성하고,
    상기 비트 라인 구조체와 상기 랜딩 패드 구조체 사이에 패드 분리 트렌치를 형성하고,
    상기 패드 분리 트렌치 내에 패드 분리 절연층을 형성하고, 및
    상기 랜딩 패드 구조체 상에 스토리지 구조체를 형성하는 것을 포함하고,
    상기 이너 스페이서 및 상기 아우터 스페이서는 상기 에어 갭의 양 측면들을 정의하고,
    상기 제1 씰링층 및 각 제2 씰링층은 각각, 상기 이너 스페이서의 상부의 외측면 및 상기 아우터 스페이서의 상면 상에 형성되고, 및 상기 에어 갭의 상단을 밀봉하고,
    상기 랜딩 패드 구조체는 상기 제1 씰링층 및 상기 제2 씰링층의 외측면들, 및 상기 컨택 버퍼층 상에 컨포멀하게 형성된 랜딩 패드 배리어 층, 및 상기 랜딩 패드 배리어 층 상의 랜딩 패드를 포함하고,
    상기 패드 분리 절연층의 제1 측면은 상기 상기 랜딩 패드와 접촉하고,
    상기 패드 분리 절연층의 제2 측면은 상기 씰링층, 상기 이너 스페이서, 또는 상기 비트 라인 구조체 중 적어도 하나와 접촉하고, 및
    상기 패드 분리 절연층의 하부 및 상기 제2 측면의 일부는 상기 랜딩 패드 배리어 층과 접촉하는 디램 소자 제조 방법.
  10. 제9항에 있어서,
    상기 제1 씰링층을 형성하는 것은 상기 비트 라인 구조체의 제1 측면 상의 상기 이너 스페이서의 표면 상에 상기 제1 씰링층을 형성하기 위한 제1 이온들을 제1 사선 방향으로 입사시키는 제1 방향성 증착 공정을 수행하는 것을 포함하고,
    상기 제2 씰링층을 형성하는 것은 상기 비트 라인 구조체의 제2 측면 상의 상기 이너 스페이서의 표면 상에 상기 제2 씰링층을 형성하기 위한 제2 이온들을 제2 사선 방향으로 입사시키는 제2 방향성 증착 공정을 수행하는 것을 포함하고,
    상기 제1 사선 방향과 상기 제1 사선 방향은 서로 다르고,
    상기 제1 방향성 증착 공정은 제1 이온 증착 공정 및 제1 라디칼 증착 공정을 포함하고, 및
    상기 제2 방향성 증착 공정은 제2 이온 증착 공정 및 제2 라디칼 증착 공정을 포함하는 디램 소자 제조 방법.
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