KR101244456B1 - 콘택 스페이서를 구비하는 콘택 구조체의 형성 방법 및이를 이용한 반도체 소자의 제조 방법 - Google Patents

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Abstract

콘택 스페이서를 구비하는 콘택 구조체의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법이 제공된다. 상기 콘택 구조체의 형성 방법은 반도체 기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성한다. 상기 반도체 기판의 주 표면에 대하여 경사진 증착 방향을 갖는 증착법을 사용하여 상기 콘택홀의 측벽에 콘택 스페이서를 형성한다. 이때, 상기 증착 방향은 상기 주 표면과 상기 주 표면에 대한 법선(normal) 사이를 향한다. 아울러, 이를 이용한 반도체 소자의 제조 방법도 제공된다.
콘택 구조체, 콘택 스페이서, 단락 방지

Description

콘택 스페이서를 구비하는 콘택 구조체의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{Method of forming a contact structure with a contact spacer and method of fabricating a semiconductor device using the same}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 콘택 스페이서를 구비하는 콘택 구조체의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 트랜지스터들, 저항체들 및 커패시터들과 같은 개별소자들(descrete devices)로 구성되는 집적회로를 포함한다. 상기 개별소자들은 층간절연막을 관통하는 콘택홀들을 통하여 서로 전기적으로 연결될 수 있다.
반도체 소자의 집적도가 증가함에 따라, 상기 콘택홀들의 크기 및 이들 사이의 간격은 점점 감소하고 있다. 이에 따라, 상기 콘택홀들 및 상기 콘택홀들을 채우는 배선들을 형성하기 위한 공정 마진이 감소하여 반도체 소자의 수율을 개선시키는 데 한계가 있을 수 있다.
도 1a 내지 도 1c는 종래의 콘택 구조체들을 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)의 소정 영역에 소자분리막(14)을 형성하여 복수개의 활성 영역들(12)을 한정할 수 있다. 상기 활성영역들(12)을 갖는 반도체 기판(10)상에 층간절연막(16)을 형성한다. 상기 층간절연막(16)은 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 층간절연막(16) 상에 개구부들을 갖는 마스크 패턴, 예컨대, 포토레지스트 패턴(19)을 형성할 수 있다. 상기 포토레지스트 패턴(19)을 식각 마스크로 사용하여 상기 층간절연막(16)을 식각하여 상기 활성영역들(12)을 노출시키는 콘택홀들(18)을 형성한다. 이때, 상기 식각은 탄소 및 불소를 함유하는 식각 가스를 사용하는 건식 식각으로 진행될 수 있다. 이 경우에, 상기 콘택홀들(18)의 측벽들은 상기 반도체 기판(10)에 대하여 수직된 프로파일(profile)이 아닌 경사진(tapered) 프로파일을 갖도록 형성될 수 있다. 이는 건식 식각과정에서 생성된 폴리머(polymer)가 상기 콘택홀들(18)의 측벽들에 부착되기 때문이다. 더욱이, 상기 콘택홀들(18)이 높은 종횡비(aspect ratio)를 가지는 경우에 상기 콘택홀들(18)의 각각은 하부 영역보다 상부 영역에서 더 큰 폭을 갖는 프로파일을 가질 수 있다.
도 1b를 참조하면, 세정액(20)을 사용하여 상기 콘택홀들(18)을 통하여 노출된 상기 활성 영역들(12)의 상부면에 대하여 세정 공정을 진행한다. 상기 세정액(20)은 불산을 함유하는 용액을 사용할 수 있다. 상기 세정 공정의 진행 중에, 상기 세정액(20)은 상기 콘택홀들(18)에 인접한 층간절연막(16)을 식각할 수 있다. 상술한 바와 같이, 상기 반도체 소자의 집적도가 증가함으로 인하여 서로 인접한 상기 콘택홀들(18) 사이의 간격이 감소되어, 상기 콘택홀들(18) 사이에 층간절연 막(16)의 폭 또한 축소되어진다. 이에 따라, 상기 층간절연막(16)이 과식각되는 경우에, 상기 콘택홀들(18) 사이의 상기 층간절연막(16)에서 측방향으로 이를 관통하는 개구부(O)가 형성될 수 있다.
도 1c를 참조하면, 상기 포토레지스트 패턴(19)을 제거한 후에, 상기 콘택홀들(18)을 갖는 반도체 기판(10) 전면에 도전막을 증착한다. 이어서, 상기 층간절연막(16)의 상부면을 노출시키도록 상기 도전막을 평탄화하여 상기 콘택홀들(18)을 채우는 도전막 패턴들(22)을 형성한다. 상기 도전막 패턴들(22)의 각각은 그 사이의 층간절연막(16)에 의해 전기적으로 절연되어야 하나, 상기 개구부(O)를 통해 단락(short)된다. 이에 따라, 상기 반도체 소자의 신뢰성이 저하된다.
다른 종래의 콘택 구조체를 구비하는 반도체 소자의 제조 방법이 한국공개특허 제 2005-0066369호에 "반도체 소자의 콘택홀 형성 방법(Method of forming contact hole of semiconductor device)"이라는 제목으로 개시된 바 있다. 상기 한국공개특허에 따르면, 반도체 기판의 소정 영역을 노출하는 콘택홀을 형성하기 전에, 예비적으로 층간절연막에 트렌치를 형성한다. 상기 트렌치의 측벽에 스페이서를 형성하고, 이후 상기 스페이서를 갖는 트렌치를 따라 층간절연막을 식각하여 상기 콘택홀을 형성한다. 그러나, 상기 콘택홀은 상기 스페이서의 폭만큼 줄어든 하부 면적을 가짐으로 인하여 상기 콘택홀을 채우는 콘택 플러그와 상기 반도체 기판 사이의 콘택 저항이 증가된다.
본 발명이 이루고자 하는 기술적 과제는 서로 인접한 콘택들 사이의 단락을 방지하여 반도체 소자의 신뢰성을 향상시키는데 기여하는 콘택 구조체의 형성 방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 인접한 콘택들 사이의 단락을 방지하여 반도체 소자의 신뢰성을 향상시키는데 기여하는 반도체 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 콘택 구조체의 형성 방법이 제공된다. 상기 콘택 구조체의 형성 방법은 반도체 기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성한다. 상기 반도체 기판의 주 표면에 대하여 경사진 증착 방향을 갖는 증착법을 사용하여 상기 콘택홀의 측벽에 콘택 스페이서를 형성한다. 이때, 상기 증착 방향은 상기 주 표면과 상기 주 표면에 대한 법선(normal) 사이를 향한다.
본 발명의 몇몇 실시예에서, 상기 콘택 스페이서는 상기 콘택홀의 상부 측벽에 형성될 수 있다.
다른 실시예들에서, 상기 증착법은 물리적기상증착법으로 수행될 수 있다. 상기 물리적기상증착법은 전자빔 증착법(e-beam evaporation) 또는 스퍼터링을 사용할 수 있다.
또 다른 실시예들에서, 상기 콘택 스페이서를 형성하는 것은 수평면에 대하 여 수직을 이루도록 상기 증착 방향을 갖되, 상기 반도체 기판의 주 표면은 상기 수평면에 대하여 경사지도록 하여 수행될 수 있다.
또 다른 실시예들에서, 상기 콘택 스페이서를 형성하는 것은 상기 반도체 기판을 회전시키면서 진행될 수 있다.
또 다른 실시예들에서, 상기 콘택 스페이서를 형성하는 동안에, 상기 콘택 스페이서로부터 연장되어 상기 층간절연막의 상부면을 덮는 스페이서 연장막을 형성할 수 있다.
또 다른 실시예들에서, 상기 콘택 스페이서는 상기 층간절연막에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 콘택홀을 갖는 반도체 기판에 습식 세정 공정을 수행할 수 있다.
또 다른 실시예들에서, 상기 콘택홀은 건식 식각을 사용하여 형성될 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 반도체 기판 상에 하부 층간절연막을 형성하는 것을 구비한다. 상기 하부 층간절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 제1 및 제2 패드 콘택홀들을 형성한다. 상기 반도체 기판의 주 표면에 대하여 경사진 증착 방향을 갖는 증착법을 사용하여 상기 제1 및 제2 패드 콘택홀들의 측벽들에 각각 제1 및 제2 패드 콘택 스페이서들을 형성한다. 이때, 상기 증착 방향은 상기 주 표면과 상기 주 표면에 대한 법 선(normal) 사이를 향한다. 상기 패드 콘택 스페이서들을 갖는 제1 및 제2 패드 콘택홀들 내에 각각 제1 및 제2 도전성 패드들을 형성한다. 상기 도전성 패드들 및 상기 하부 층간절연막을 덮는 중간 층간절연막을 형성한다. 상기 제2 층간절연막 상에 배선 패턴을 형성한다. 상기 배선 패턴은 상기 중간 층간절연막을 관통하는 배선 콘택홀을 통하여 상기 제1 도전성 패드와 전기적으로 접속되도록 형성된다. 상기 배선 패턴 및 상기 중간 층간절연막을 덮는 상부 층간절연막을 형성한다. 상기 중간 층간절연막 및 상기 상부 층간절연막을 관통하여 상기 제2 도전성 패드의 상부면을 노출시키는 노드 콘택홀을 형성한다.
본 발명의 몇몇 실시예에서, 상기 하부 층간절연막을 형성하기 전에, 상기 반도체 기판 상에 도전막 패턴들 및 상기 도전막 패턴들의 측벽들 상에 도전막 패턴 스페이서들을 차례로 형성할 수 있다. 상기 제1 및 제2 패드 콘택홀들을 형성하는 것은 상기 도전막 패턴들 및 상기 도전막 패턴 스페이서들을 식각 마스크로 사용하여 상기 하부 층간절연막을 식각할 수 있다. 여기서, 상기 도전막 패턴들의 각각은 차례로 적층된 도전성 패턴 및 캐핑 패턴을 구비하도록 형성될 수 있다. 아울러, 상기 도전막 패턴들은 워드라인 패턴들이고, 상기 배선 패턴들은 비트라인 패턴들이되, 상기 비트라인 패턴들은 상기 워드라인 패턴들의 상부를 가로지르도록 형성될 수 있다.
다른 실시예들에서, 상기 패드 콘택 스페이서들은 상기 하부 층간절연막에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 도전성 패드들을 형성하기 전에, 상 기 패드 콘택홀들을 갖는 반도체 기판에 습식 세정 공정을 수행할 수 있다.
또 다른 실시예들에서, 상기 노드 콘택홀을 형성하는 것은 상기 상부 층간절연막 및 상기 중간 층간절연막을 차례로 패터닝하여 상기 제2 도전성 패드의 상부면을 노출시키는 노드 콘택홀을 형성하는 것을 포함할 수 있다. 이어서, 등방성 식각 공정을 사용하여 상기 노드 콘택홀을 확장할 수 있다.
또 다른 실시예들에서, 상기 배선 패턴을 형성하기 전에, 상기 제1 도전성 패드 상에 금속 실리사이드막을 형성할 수 있다. 상기 금속 실리사이드막은 상기 제1 패드 콘택 스페이서에 의해 둘러싸이도록 형성될 수 있다.
또 다른 실시예들에서, 상기 노드 콘택홀 내에 스토리지 노드 콘택 플러그 또는 스토리지 노드 전극을 형성할 수 있다.
본 발명에 따르면, 경사진 증착 방향을 갖는 증착법을 사용하여 층간절연막 내에 형성된 콘택홀들의 측벽들 상에 콘택 스페이서들을 형성한다. 이에 따라, 상기 콘택 스페이서들을 구비하는 상기 콘택홀들에 대하여 세정 공정을 진행하는 경우에 상기 콘택홀들 사이의 상기 층간절연막이 식각되는 것을 방지한다. 그 결과, 상기 콘택홀들을 채우는 콘택 플러그 사이에 단락을 방지하여 반도체 소자의 신뢰성을 확보할 수 있다.
이에 더하여, 상기 층간절연막 내에는 도전막 패턴들 및 그 측벽 상의 도전막 패턴 스페이서들이 형성될 수 있다. 상기 콘택홀들은 상기 도전막 패턴들 및 상기 도전막 패턴 스페이서들을 식각 마스크로 사용하여 형성될 수 있다. 이 경우에, 상기 도전막 패턴들 및 상기 도전막 패턴 스페이서들의 상부가 식각됨으로써 상기 도전막 패턴들을 구성하는 도전막이 노출될 수 있다. 노출된 상기 도전막 상에 상기 콘택 스페이서를 형성함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
도 2 내지 도 10b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다. 도 2는 본 발명의 방법에 따라 적용가능한 디램 소자의 셀 어레이 영역의 일부분을 도시한 평면도이다. 도 3a 내지 도 10a는 본 발명의 일 실시예에　따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 I-I' 선을 따라 절단된 공정 단면도들이며, 도 3b 내지 도 10b는 본 발명의 일 실시예에　따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 II-II' 선을 따 라 절단된 공정 단면도들이다. 본 발명에 따른 콘택 구조체의 형성 방법은 도 2에 도시된 디램 셀 어레이 영역을 구비하는 디램 소자에 한정되지 않고, 콘택 구조체들을 갖는 모든 반도체 소자들 예를 들면, 플래쉬 메모리 소자 또는 상전이 메모리 소자(PRAM)에 적용될 수 있다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체 기판(100)의 소정 영역에 소자분리막(104)을 형성하여 제 1 활성영역들(102a) 및 제2 활성영역들(102b)을 한정한다. 상기 반도체 기판(100)은 벌크(bulk) 기판이거나 SOI(Silicon On Insulator) 기판으로 형성될 수 있다. 상기 소자분리막(104)은 고밀도 플라즈마 산화막(HDP oxide)과 절연막으로 형성될 수 있다. 상기 제1 및 제2 활성영역들(102a, 102b)을 갖는 반도체 기판(100) 상에 통상의 방법을 사용하여 상기 활성영역들(102a, 102b) 및 상기 소자분리막(104)의 상부를 가로지르는 도전막 패턴들(114)을 형성한다. 상기 도전막 패턴들은 도 2에 나타난 바와 같이 디램 셀의 워드라인 패턴들(114)에 해당할 수 있다. 상기 워드라인 패턴들(114)의 각각은 차례로 적층된 게이트 절연막(106), 워드라인(110) 및 워드라인 캐핑 패턴(112)을 구비하도록 형성될 수 있다. 상기 워드라인(110)은 도핑된 폴리실리콘막으로 형성될 수 있다.
이어서, 상기 워드라인 패턴들(114) 및 상기 소자분리막(104)을 이온주입 마스크들로 사용하여 상기 활성영역들(102a, 102b) 내로 불순물 이온들을 주입하여 공통 드레인 영역들(116d), 제1 소오스 영역들(117s) 및 제2 소오스 영역들(118s)을 형성한다. 상기 공통 드레인 영역들(116d)은 상기 활성영역들(102a, 102b)의 중심부들 내에 형성될 수 있고, 상기 제1 및 제2 소오스 영역들(117s, 118s)은각각 상기 활성영역들(102a, 102b)의 제1 단부들 및 제2 단부들 내에 형성될 수 있다. 도 3b에 있어서, 상기 공통 드레인 영역(116d), 상기 제1 소오스 영역(117s) 및 이들 사이의 채널 영역 상부의 상기 워드라인(110)은 제1 억세스 트랜지스터를 구성하고, 상기 공통 드레인 영역(116d), 상기 제2 소오스 영역(118s) 및 이들 사이의 채널 영역 상부의 상기 워드라인(110)은 제2 억세스 트랜지스터를 구성할 수 있다.
상기 워드라인 패턴들(114)의 측벽들 상에 도전막 패턴 스페이서들(115) 즉, 워드라인 패턴 스페이서들(115)을 형성한다. 상기 워드라인 캐핑 패턴들(112) 및 상기 워드라인 패턴 스페이서들(115)은 반도체 소자의 층간절연막들로 널리 사용되는 실리콘 산화막에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성될 수 있다. 상기 워드라인 패턴 스페이서들(115)을 갖는 반도체 기판(100) 상에 하부 층간절연막(119)을 형성한다. 상기 하부 층간절연막(119)은 실리콘 산화막으로 형성할 수 있다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 하부 층간절연막(119) 상에 소정 영역들을 노출시키는 개구부들을 갖는 마스크 패턴, 예컨대, 포토레지스트 패턴(30)을 형성할 수 있다. 이어서, 상기 포토레지스트 패턴(30), 상기 워드라인 캐핑 패턴들(112) 및 상기 워드라인 패턴 스페이서들(115)을 식각 마스크들로 사용하여 상기 하부 층간절연막(119)을 식각할 수 있다. 즉, 상기 식각은 자지정렬 콘택 기술(self-aligned contact technique)을 사용하여 수행될 수 있다. 이때, 상기 식각은 건식 식각으로 진행될 수 있으며, 상기 건식 식각은 탄소 및 불소를 함유하는 식각 가스(32)를 사용할 수 있다. 그 결과, 서로 인접한 상기 워드라인 패턴 들(114) 사이에 형성된 상기 공통 드레인 영역들(116d) 및 상기 소오스 영역들(117s, 118s)을 각각 노출시키는 제1 및 제2 패드 콘택홀들(120, 122)이 형성될 수 있다. 도 4a에서와 같이, 상기 패드 콘택홀들(120, 122)을 형성하는 과정에서 상기 건식 식각 중 생성된 폴리머들이 상기 패드 콘택홀들(120, 122)의 하부 측벽들에 부착되어 상기 패드 콘택홀들(120, 122)의 측벽들은 경사진(tapered) 프로파일을 갖도록 형성될 수 있다. 아울러, 도 4b에서와 같이, 상기 식각 마스크들로서 사용된 상기 워드라인 캐핑 패턴들(112) 및 상기 워드라인 패턴 스페이서들(115)은 상기 건식 식각 과정에서 일부 식각될 수 있다. 그 결과, 상기 워드라인들(114)의 일부가 노출될 수 있다.
도 2, 도 5a 및 도 5b를 참조하면, 상기 패드 콘택홀들(120, 122)을 갖는 반도체 기판(100)의 주 표면(S)에 대하여 경사진 방향을 갖는 증착법(36)을 사용하여 상기 제1 및 제2 패드 콘택홀들(120, 122)의 측벽들을 덮는 제1 및 제2 패드 콘택 스페이서들(124, 125)을 형성할 수 있다. 이들을 형성하는 동안에, 상기 하부 층간절연막(119)의 상부면을 덮으면서 상기 패드 콘택 스페이서들(124, 125)로부터 연장되는 스페이서 연장막들(123)을 형성할 수 있다. 이때, 상기 증착 방향(D)은 상기 주 표면(S)과 상기 주 표면(S)에 대한 법선(normal; N) 사이를 향한다. 구체적으로, 상기 증착 방향(D)은 상기 주 표면(S)으로부터 소정의 각도(A)를 가지며, 상기 각도(A)는 상기 주 표면(S)에 대한 법선(normal; N)의 각도보다 작은 값을 갖는다. 즉, 상기 각도(A)는 상기 주 표면(S)에 대하여 0도보다 크고, 90도 보다 작은 값을 갖는다. 예를 들어, 상기 증착 방향(D)은 수평면에 대하여 수직되도록 설정될 수 있으며, 상기 반도체 기판(100)의 주 표면(S)이 상기 수평면에 대하여 경사지게 함으로써 상기 증착 방향(D)이 상기 주 표면(S)으로부터 소정의 각도(A)를 가질 수 있다. 이에 더하여, 상기 각도(A)를 조절함으로써 상기 패드 콘택 스페이서들(124, 125)이 상기 패드 콘택홀들(120, 122)의 측벽들 전부 또는 상부 측벽들 상에 형성될 수 있다. 상기 패드 콘택 스페이서들(124, 125)이 상기 패드 콘택홀들(120, 122)의 상부 측벽들 상에 형성되는 경우에 상기 공통 드레인 영역들(116d) 및 상기 소오스 영역들(117s, 118s)의 노출 면적이 감소되지 않을 수 있다.
상기 증착법은 물리적기상증착법(physical vapor deposition; PVD)을 사용할 수 있다. 이는 상기 물리적기상증착법이 일정한 방향성으로 원자들이 증착되는 특징을 갖고 있기 때문이다. 상기 물리적기상증착법은 예를 들어, 전자빔 증착법(e-beam evaporation) 또는 스퍼터링으로 수행될 수 있다. 상기 스퍼터링이 사용되는 경우에, 장비의 챔버 내에서 실리콘 질화막 고체 타겟(target)이 상기 반도체 기판(100)의 주 표면(S) 상부에 배치될 수 있다. 아울러, 상기 패드 콘택 스페이서들(124, 125)을 상기 패드 콘택홀들(120, 122)의 양 측벽들에 형성하기 위해 물리적기상증착 장비 내의 회전가능한 지지부(34)를 사용하여 상기 반도체 기판(100)은 회전할 수 있다.
한편, 도 5b에 도시된 바와 같이, 상기 패드 콘택 스페이서들(124, 125)은 상기 워드라인 패턴 스페이서들(115) 상에 형성되어 상기 노출된 워드라인들(110)을 덮도록 형성될 수 있다. 상술한 패드 콘택 스페이서들(124, 125) 및 스페이서 연장막들(123)은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있으나, 바람직 하게는, 습식 또는 건식 식각 진행 중에 상기 하부 층간절연막(119)에 대한 식각 선택비를 갖는 절연막으로서 예를 들어, 실리콘 질화막으로 형성될 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 공통 드레인 영역들(116d) 및 상기 소오스 영역들(117s, 118s)의 노출 면적들을 확장시킴과 아울러서 상기 패드 콘택홀들(120, 122) 내의 오염물질(contaminants)을 제거하기 위하여, 상기 패드 콘택홀들(120, 122)을 갖는 반도체 기판(100)에 대하여 습식 세정 공정을 수행할 수 있다. 상기 습식 세정 공정은 불산을 함유하는 세정액(38)을 사용하여 실시될 수 있다.
상기 패드 콘택 스페이서들(124, 125)이 실리콘 질화막으로 형성되는 경우에, 상기 패드 콘택 스페이서들(124, 125)은 상기 세정액(30)에 대하여 상기 하부 층간절연막보다 낮은 식각률을 갖는 절연막이어서, 이에 둘러싸인 상기 하부 층간절연막(119)은 식각되지 않는다. 따라서, 도 6a에서와 같이, 상기 습식 세정 공정을 진행하는 동안 서로 인접한 제1 및 제2 패드 콘택홀들(120, 122) 사이의 상기 하부 층간절연막(119) 내에 측방향으로 이를 관통하는 개구부가 형성되지 않는다.
이에 더하여, 상기 패드 콘택 스페이서들(124, 125)은 도 5b를 참조하여 설명된 바와 같이, 상기 노출된 워드라인들(110)을 덮도록 형성될 수 있다. 따라서, 상기 습식 세정 공정 진행 동안 상기 워드라인들(114)은 상기 패드 콘택 스페이서들(124, 125)의 존재에 기인하여 더 이상 노출되지 않는다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 제1 및 제2 패드 콘택홀들(120, 122)을 갖는 반도체 기판(100) 상에 도전성 패드막을 형성할 수 있다. 이어서, 상 기 도전성 패드막을 평탄화하여 상기 제1 및 제2 패드 콘택홀들(120, 122) 내에 각각 상기 제1 도전성 패드들(126) 및 제2 도전성 패드들(128)을 형성할 수 있다. 상기 평탄화 공정은 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정을 채택할 수 있다. 상기 화학기계적연마 공정의 경우에 상기 스페이서 연장막들(123)은 정지막으로 사용될 수 있다. 이어서, 상기 하부 층간절연막(119)의 상부면을 노출시키도록 상기 평탄화 공정을 사용하여 상기 스페이서 연장막들(123)을 제거할 수 있다. 그러나, 상기 스페이서 연장막들(123)을 제거하는 공정은 생략될 수 있다.
한편, 제1 및 제2 도전성 패드들(126, 128)은 도우핑된 실리콘막으로 형성할 수 있다. 상기 제1 도전성 패드들(126)은 상기 공통 드레인 영역들(116d)에 전기적으로 접속하도록 형성될 수 있고, 상기 제2 도전성 패드들(128)은 상기 제1 및 제2 소오스 영역들(117s, 118s)에 전기적으로 접속하도록 형성될 수 있다. 즉, 상기 제1 도전성 패드들(126)은 디램 셀들의 비트라인 콘택 패드들에 해당할 수 있고, 상기 제2 도전성 패드들(128)은 디램 셀들의 스토리지 노드 콘택 패드들에 해당할 수 있다. 도 6a를 참조하여 설명된 바와 같이, 상기 패드 콘택 스페이서들(124, 125)의 존재로 기인하여 상기 하부 층간절연막(119) 내에 측방향으로 이를 관통하는 개구부가 형성되지 않는다. 이에 따라, 상기 제1 및 제2 도전성 패드들(126, 128) 사이의 단락을 방지할 수 있다. 아울러, 도 6b를 참조하여 설명한 바와 같이, 상기 위드라인들(110)이 노출되지 않음으로써 상기 워드라인들(114)과 상기 도전성 패드들(126, 128) 사이의 단락을 방지할 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 도전성 패드들(126, 128)을 갖는 반도체 기판(100) 상에 중간 층간절연막(130)을 형성한다. 상기 중간 층간절연막(130)은 상기 하부 층간절연막(119)과 동일한 절연막으로 형성될 수 있다.
이어서, 상기 중간 층간절연막(130)을 패터닝하여 상기 제1 도전성 패드들(126)을 노출시키는 배선 콘택홀들(132)을 형성할 수 있다. 상기 배선 콘택홀들(132)의 측벽들에 배선 콘택 스페이서들(134)를 형성할 수 있다. 상기 배선 콘택 스페이서들(134)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
계속해서, 상기 배선 콘택홀들(132)의 내벽 및 상기 중간 층간절연막(130) 상을 덮는 금속막을 적층할 수 있다. 상기 금속막은 텅스텐(W), 타이타늄(Ti), 코발트(Co), 니켈(Ni), 및 탄탈륨(Ta)으로 이루어진 일 군중에서 선택된 하나일 수 있다. 상기 금속막을 갖는 반도체 기판(100)을 열처리하여 상기 제1 도전성 패드들(126) 상에 상기 금속 실리사이드막들(126s)을 형성할 수 있다. 이어서, 반응하고 남은 금속막을 제거한다. 즉, 실리사이드화공정을 사용하여 상기 배선 콘택홀들(132) 하부의 상기 제1 도전성 패드들(126) 내에 금속 실리사이드막들(126s)이 형성될 수 있다. 이 경우에, 상기 금속 실리사이드막들(126s)은 상기 제1 패드 콘택 스페이서(124)에 의해 둘러싸이도록 형성될 수 있다.
이어서, 상기 배선 콘택홀들(132)을 채우고 상기 중간 층간절연막(130)을 덮는 도전막을 적층할 수 있다. 그 결과, 상기 배선 콘택홀들(132) 내에 상기 배선 콘택 플러그들(136)이 형성될 수 있다. 상기 배선 콘택 플러그들(136)을 포함하는 도전막은 텅스텐과 같은 금속막으로 형성될 수 있다. 계속해서, 상기 도전막 상에 캐핑막 패턴들(140)을 형성할 수 있다. 상기 캐핑막 패턴들(142)은 상기 워드라인 패턴들(114)의 상부를 가로지르며 형성될 수 있다. 상기 캐핑막 패턴들(140)은 실리콘 질화막과 같은 절연막으로 형성될 수 있다. 상기 캐핑막 패턴들(140)을 식각 마스크로 사용하여 상기 도전막을 식각하여 상기 도전성 패턴들(138)을 형성할 수 있다. 그 결과, 차례로 적층된 배선 콘택 플러그들(136), 도전성 패턴들(138) 및 캐핑막 패턴들(140)을 구비하는 배선 패턴들(142)이 형성될 수 있다. 즉, 상기 배선 패턴들(142)은 상기 배선 콘택홀들(132)을 통하여 상기 제1 도전성 패드들(126)과 전기적으로 접속될 수 있다. 아울러, 상기 배선 패턴들(142)은 도 2에서 나타난 바와 같이, 각각 디램 셀에서 비트라인 패턴들로 채택될 수 있다. 다음으로, 상기 비트라인 패턴들(142) 측벽들에 비트라인 스페이서들(144)을 형성할 수 있다. 상기 비트라인 스페이서들(144)은 상기 중간 층간절연막에 대하여 식각 선택비를 갖는 절연막, 예컨대, 실리콘 질화막으로 형성될 수 있다. 이어서, 상기 비트라인 패턴들(142) 및 상기 비트라인 스페이서들(144)을 갖는 반도체 기판(100) 상을 덮는 상부 층간절연막(146)을 형성할 수 있다. 상기 상부 층간 절연막(146)은 실리콘 산화막으로 형성될 수 있다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 상부 층간절연막(146)을 갖는 반도체 기판(100) 상에 포토레지스트 패턴(미도시)을 형성할 수 있다. 상기 포토레지스트 패턴은 도 2에 도시된 워드라인 패턴들(114)과 중첩하도록 형성될 수 있다. 상기 포토레지스트 패턴, 상기 비트라인 패턴들(142), 상기 비트라인 스페이서 들(144)을 식각 마스크들로 사용하여 상기 상부 층간절연막(146) 및 상기 중간 층간절연막(130)을 식각하여 상기 제2 도전성 패드들(128)을 노출시키는 노드 콘택홀들(148)을 형성할 수 있다.
이어서, 상기 제2 도전성 패드들(128)의 노출된 면적들을 극대화시키고 상기 노드 콘택홀들(148) 내의 오염물질들(contaminants)을 제거하기 위하여, 상기 노드 콘택홀들(148)을 갖는 반도체 기판(100)에 습식 식각공정을 적용할 수 있다. 상기 습식 식각공정은 불산용액을 함유하는 산화막 식각용액을 사용하여 실시할 수 있다. 그 결과, 상기 중간 층간절연막(130) 및 상기 상부 층간절연막(146)이 등방성 식각되어 확장된(enlarged) 노드 콘택홀들 (148)을 형성할 수 있다. 상기 확장된 노드 콘택홀들(148)을 형성하기 위한 상기 습식 식각공정 동안에 도 9a에서와 같이, 상기 제1 도전성 패드들(126)에 인접한 상기 하부 층간절연막(119)이 리세스될지라도, 상기 제1 패드 콘택 스페이서들(124)은 식각 저지막의 역할을 할 수 있다. 상기 습식 식각공정 동안 상기 제1 도전성 패드들(126) 상의 상기 금속 실리사이드막들(126s)은 상기 제1 패드 콘택 스페이서(124)의 존재에 기인하여 노출되지 않는다. 즉, 상기 제1 패드 콘택 스페이서들(124)은 확장된 노드 콘택홀들(148)을 형성하기 위한 상기 습식 식각공정 동안 상기 금속 실리사이드막들(126s)이 손상되거나 제거되는 것을 방지한다.
상기 확장된 노드 콘택홀들(148)의 측벽들 상에 노드 콘택 스페이서들(150)을 추가로 형성할 수 있다. 상기 확장된 노드 콘택홀들(148)을 형성하는 동안 상기 중간 층간절연막(130) 및 상기 상부 층간절연막(146)의 과도한 식각(over etch)으 로 인하여 상기 금속 실리사이드막들(126s)의 상부면들 및 상기 비트라인들(138)이 노출될 수 있다. 이 경우에, 상기 노드 콘택 스페이서들(150)은 상기 금속 실리사이드막들(126s) 및 상기 비트라인들(138)이 후속 공정에서 상기 노드 콘택홀들(148) 내에 형성되는 도전성 패턴들과 전기적으로 접속되는 것을 방지하기 위하여 형성될 수 있다.
이어서, 상기 노드 콘택 스페이서들(150)을 갖는 반도체 기판(100) 상에 상기 확장된 노드 콘택홀들(148)을 통하여 상기 제2 도전성 패드들(128)에 전기적으로 접속된 도전성 패턴들, 디램의 경우로 예를 들면, 스토리지 노드 콘택 플러그들(152)을 형성할 수 있다. 상기 스토리지 노드 콘택 플러그들(152)은 당업계에서 잘 알려진 통상의 방법을 사용하여 형성할 수 있다.
도 2, 도 10a 및 도 10b를 참조하면, 상기 스토리지 노드 콘택 플러그들(152) 상에 정보 저장 요소들(154)을 형성할 수 있다. 디램 셀을 예로 들면, 상기 정보 저장 요소들(154)는 차례로 적층된 스토리지 노드 전극들, 유전체막 및 상부전극을 구비하도록 형성될 수 있다. 다른 실시예에서는, 상기 도전성 패턴들로 상기 스토리지 노드 콘택 플러그들(152) 대신에 상기 노드 콘택홀들(148) 내에 상기 제2 도전성 패드들(128)과 전기적으로 접속되는 스토리지 노드 전극들(미도시)을 형성할 수 있다.
도 1a 내지 도 1c는 종래의 콘택 구조체들을 형성하는 방법을 설명하기 위한 공정 단면도들이다.
도 2는 본 발명의 방법에 따라 적용가능한 디램 소자의 셀 어레이 영역의 일부분을 도시한 평면도이다.
도 3a 내지 도 10a는 본 발명의 일 실시예에　따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 I-I' 선을 따라 절단된 공정 단면도들이다.
도 3b 내지 도 10b는 본 발명의 일 실시예에　따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 II-II' 선을 따라 절단된 공정 단면도들이다.

Claims (26)

  1. 반도체 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하되, 상기 콘택홀의 측벽은 상기 반도체 기판의 상기 소정 영역을 향해서 기울어지고,
    상기 반도체 기판의 주 표면에 대하여 경사진 증착 방향을 갖는 증착법을 사용하여 상기 콘택홀의 상기 측벽에 콘택 스페이서를 형성하는 것을 포함하되, 상기 증착 방향은 상기 주 표면과, 상기 주 표면에 대해서 법선(normal)을 이루는 면 사이에서 소정 각에 대응하고, 및
    상기 콘택 스페이서를 형성하는 동안에, 상기 콘택 스페이서로부터 연장되어 상기 층간 절연막의 상부면을 덮는 스페이서 연장막을 형성하는 것을 포함하는 콘택 구조체의 형성 방법.
  2. 제 1 항에 있어서,
    상기 콘택 스페이서는 상기 콘택홀의 상부 측벽에 형성되는 콘택 구조체의 형성 방법.
  3. 제 1 항에 있어서,
    상기 증착법은 물리적기상증착법으로 수행되는 콘택 구조체의 형성 방법.
  4. 제 3 항에 있어서,
    상기 물리적기상증착법은 전자빔 증착법(e-beam evaporation) 또는 스퍼터링을 사용하는 콘택 구조체의 형성 방법.
  5. 제 1 항에 있어서,
    상기 콘택 스페이서를 형성하는 것은 수평면에 대하여 수직을 이루도록 상기 증착 방향을 갖되, 상기 반도체 기판의 상기 주 표면은 상기 수평면에 대하여 경사지도록 하여 수행되는 콘택 구조체의 형성 방법.
  6. 제 1 항에 있어서,
    상기 콘택 스페이서를 형성하는 것은 상기 반도체 기판을 회전시키면서 진행되는 콘택 구조체의 형성 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 콘택 스페이서는 상기 층간절연막에 대하여 식각선택비를 갖는 물질막으로 형성되는 콘택 구조체의 형성 방법.
  9. 제 1 항에 있어서,
    상기 콘택홀을 갖는 반도체 기판에 습식 세정 공정을 수행하는 것을 더 포함하는 콘택 구조체의 형성 방법.
  10. 제 1 항에 있어서,
    상기 콘택홀은 건식 식각을 사용하여 형성되는 콘택 구조체의 형성 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
KR1020070069288A 2007-07-10 2007-07-10 콘택 스페이서를 구비하는 콘택 구조체의 형성 방법 및이를 이용한 반도체 소자의 제조 방법 KR101244456B1 (ko)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008026134A1 (de) * 2008-05-30 2009-12-17 Advanced Micro Devices, Inc., Sunnyvale Mikrostrukturbauelement mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8835898B2 (en) 2012-04-20 2014-09-16 International Business Machines Corporation Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US8815752B2 (en) 2012-11-28 2014-08-26 Micron Technology, Inc. Methods of forming features in semiconductor device structures
US9291907B2 (en) 2012-05-18 2016-03-22 Micron Technology, Inc. Methods for forming resist features and arrays of aligned, elongate resist features
US9142453B1 (en) * 2014-04-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
JP6654061B2 (ja) * 2016-02-23 2020-02-26 日本電子材料株式会社 プローブガイド、プローブカード及びプローブガイドの製造方法
US11075079B2 (en) * 2017-11-21 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Directional deposition for semiconductor fabrication
JP7186855B2 (ja) * 2019-02-20 2022-12-09 東京エレクトロン株式会社 半導体装置の製造方法
KR102717194B1 (ko) 2019-08-28 2024-10-14 삼성전자주식회사 에어 갭 및 씰링층을 포함하는 디램 소자 및 그 제조 방법
CN111261500B (zh) * 2020-01-21 2023-11-17 淄博探微纳米科技有限责任公司 一种功率器件的制作方法及制作功率器件的装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306862A (ja) * 1999-04-19 2000-11-02 United Microelectronics Corp コンタクトホール側壁段階式被覆方法
KR20050066369A (ko) * 2003-12-26 2005-06-30 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021158A (ko) 1998-09-26 2000-04-15 윤종용 반도체 제조 장치
JP3287322B2 (ja) * 1998-12-28 2002-06-04 日本電気株式会社 半導体装置の製造方法
JP2004140198A (ja) * 2002-10-18 2004-05-13 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000306862A (ja) * 1999-04-19 2000-11-02 United Microelectronics Corp コンタクトホール側壁段階式被覆方法
KR20050066369A (ko) * 2003-12-26 2005-06-30 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법

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