KR100615090B1 - 반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자 - Google Patents

반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자 Download PDF

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Abstract

반도체소자의 작은 콘택 구조체 형성방법 및 이를 사용하여 제조된 반도체소자를 제공한다. 상기 방법은 기판 상에 보호막 및 희생막을 차례로 형성하는 것을 구비한다. 상기 희생막 및 상기 보호막을 패터닝하여 콘택홀을 형성하고, 상기 콘택홀을 채우는 예비 콘택 플러그를 형성한다. 상기 희생막을 선택적으로 제거하여 상기 보호막을 노출시킴과 동시에 상기 예비 콘택 플러그의 상부를 상대적으로 돌출시킨다. 상기 예비 콘택 플러그의 상기 돌출부를 제거하여 상기 보호막 내에 잔존하는 최종 콘택 플러그를 형성한다.

Description

반도체소자의 작은 콘택 구조체 형성방법 및 이를 사용하여 제조된 반도체소자{Methods of forming a small contact structure in a semiconductor device and semiconductor devices fabricated using the same}
도 1은 본 발명의 실시예들에 따른 상변화 기억 셀들(phase-change memory cells)을 보여주는 평면도이다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 상변화 기억 셀들을 제조하는 방법들을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 9는 도 4에 보여진 포토레지스트 패턴의 초기 프로파일 및 최종 프로파일을 도시한 확대 단면도(enlarged cross-sectional view)이다.
도 10 내지 도 14는 본 발명의 다른 실시예들에 따른 상변화 기억소자들의 제조방법들 및 그에 의해 제조된 상변화 기억소자들을 설명하기 위한 단면도들이다.
도 15a는 1회의 화학기계적 연마 공정(a single CMP step)을 사용하는 종래의 기술에 따라 제작된 최종 콘택 플러그들의 콘택저항에 대한 측정결과를 도시한 그래프이다.
도 15b는 도 7에서 설명된 제2 화학기계적 연마 공정 후에 형성되는 최종 콘택 플러그들의 콘택저항에 대한 측정결과를 도시한 그래프이다.
도 15c는 도 7에서 설명된 제2 화학기계적 연마 공정 및 세정공정 후에 형성되는 최종 콘택 플러그들의 콘택저항에 대한 측정결과를 도시한 그래프이다.
본 발명은 반도체소자의 제조방법들 및 이를 사용하여 제조된 반도체소자들에 관한 것으로, 특히 반도체소자의 작은 콘택 구조체를 형성하는 방법들 및 이를 사용하여 제조된 반도체소자들에 관한 것이다.
비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변화 기억소자들이 최근에 제안된 바 있다. 예를 들면, 쓰기 효율을 개선시키기 위한 상변화 기억 셀의 제조방법이 미국특허 제6,147,395호에 "전극들 사이에 작은 면적의 콘택을 형성하는 방법(Method for fabricating a small area of contact between electrodes)"라는 제목으로 길겐(Gilgen)에 의해 개시된 바 있다.
길겐(Gilgen)에 따르면, 기판 상에 폴리실리콘막과 같은 도전막을 형성하고, 상기 도전막의 소정영역 상에 하드마스크 패턴들의 역할을 하는 실리콘 산화막 패턴들을 형성한다. 상기 하드마스크 패턴들을 식각 마스크로 사용하여 상기 폴리실리콘막을 등방성 식각하여 상기 하드마스크 패턴들의 가장자리 하부에 언더컷 영역들을 형성함과 동시에 상기 하드마스크 패턴들의 하부면들과 접촉하는 팁들(tips)을 형성한다. 상기 팁들은 상변화 기억셀들의 히터들로서 역할을 한다. 즉, 상기 팁들을 통하여 쓰기 전류가 흐르는 경우에, 상기 팁들은 주울열을 발생시키고 상기 주울열은 상기 팁들과 접촉하는 상변화 물질 패턴을 비정질 상태 또는 단결정 상태로 변화시킨다. 이 경우에, 상기 등방성 식각 공정이 불균일한 식각률을 보인다면, 상기 기판의 전체에 걸쳐서 형성되는 상기 팁들의 상부 폭들을 균일하게 제어하기가 어렵다.
계속해서, 상기 하드마스크 패턴들을 선택적으로 제거하고, 상기 노출된 팁들을 갖는 기판의 전면 상에 절연막을 형성한다. 상기 팁들의 상부면이 노출될 때까지 상기 절연막을 화학기계적 연마 공정을 사용하여 평탄화시킨다. 이 경우에, 상기 화학기계적 연마 공정이 불량한 균일도(poor uniformity)를 보인다면, 상기 노출된 팁들의 상부면적들(top surface areas)이 상기 기판의 전체에 걸쳐서 불균일할 수 있다. 특히, 상기 팁들의 밀도가 높은 영역(예를 들면, 셀 어레이 영역) 내에서의 상기 화학기계적 연마 공정의 연마율은 상기 팁들의 밀도가 낮은 영역(예를 들면, 주변회로 영역) 내에서의 상기 화학기계적 연마 공정의 연마율보다 클 수 있다. 더 나아가서, 상기 화학기계적 연마 공정 동안 상기 팁들의 고밀도 영역의 가장자리에 스트레스가 집중될 수 있다. 그 결과, 상기 셀 어레이 영역의 가장자리에 형성된 팁들은 상기 셀 어레이 영역의 중심부에 형성된 팁들보다 현저히 낮을 수 있다.
결과적으로, 상기 팁들 상에 형성되는 상변화 물질 패턴들, 즉 칼코게나이드 기억 매체들(chalcogenide memory media)에 원하는 데이타를 저장시키기 위한 쓰기 동작의 균일도(uniformity of writing operation)를 개선시키기가 어렵다. 다시 말해서, 상기 등방성 식각 공정 및 상기 화학기계적 연마 공정을 실시하는 동안 세심한 주의가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 기판의 전체에 걸쳐서 형성되는 콘택 플러그들의 크기 균일도를 향상시킬 수 있는 작은 콘택 구조체의 형성방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 기판의 전체에 걸쳐서 형성되는 콘택 플러그들의 크기 균일도를 향상시킬 수 있는 반도체 기억소자의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 쓰기동작의 균일도를 향상시킬 수 있는 상변화 기억소자의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 균일하고 작은 콘택 구조체를 채택하는 반도체 기억소자들을 제공하는 데 있다.
본 발명의 실시예들은 작은 콘택 구조체를 형성하는 방법들을 제공한다. 이 방법은 기판 상에 보호막(protection layer) 및 희생막(sacrificial layer)을 차례로 형성하는 것을 포함한다. 상기 희생막 및 상기 보호막을 패터닝하여 콘택홀을 형성한다. 상기 콘택홀 내에 예비 콘택 플러그(preliminary contact plug)를 형성한다. 상기 희생막을 선택적으로 제거하여 상기 보호막을 노출시킴과 동시에 상기 예비 콘택 플러그의 상부를 상대적으로 돌출시킨다. 상기 예비 콘택 플러그의 돌출부를 제거하여 상기 보호막 내에 잔존하는 최종 콘택 플러그를 형성한다.
몇몇 실시예들에서, 상기 보호막은 상기 희생막에 대하여 식각 선택비(etching selectivity)를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 희생막을 실리콘 산화막으로 형성하는 경우에, 상기 보호막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성할 수 있다.
다른 실시예들에서, 상기 콘택홀은 양의 경사진 측벽(positive sloped sidewall)을 갖도록 형성되는 것이 바람직하다. 즉, 상기 콘택홀은 상기 콘택홀의 하부 폭이 상기 콘택홀의 상부 폭보다 작도록 형성되는 것이 바람직하다.
본 발명의 실시예들에 따르면, 상기 콘택홀의 양의 경사진 측벽은 포토레지스트 플로우 기술(photoresist flow technique) 및/또는 스페이서 형성 기술(spacer formation technique)을 채택하여 구현할 수 있다.
또 다른 실시예들에서, 상기 예비 콘택 플러그를 형성하는 것은 상기 콘택홀을 갖는 기판 상에 상기 콘택홀을 채우는 도전막을 형성하는 것과 상기 희생막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키는 것을 포함할 수 있다. 상기 평탄화 공정은 화학기계적 연마 기술 또는 에치백(etch back) 기술을 사용하여 실시할 수 있다. 이 경우에, 상기 화학기계적 연마 기술 또는 상기 에치백 기술이 불량한 균일도(poor uniformity)를 보일지라도, 상기 보호막은 상기 희생막의 존재에 기인하여 노출되거나 과잉식각되지 않는다. 즉, 상기 희생막은 상기 평탄화 공정 동안 완충막의 역할을 한다.
또 다른 실시예들에서, 상기 희생막을 선택적으로 제거하는 것은 등방성 식각 공정을 사용하여 실시할 수 있다. 상기 등방성 식각 공정은 플라즈마를 채택하는 건식 식각을 사용하여 실시할 수 있다. 상기 등방성 건식 식각 공정을 사용하여 상기 노출된 희생막을 제거하는 경우에, 상기 노출된 보호막 상에 폴리머가 형성될 수 있다. 이에 따라, 상기 등방성 건식 식각 공정 후에, 상기 폴리머를 제거하기 위하여 애슁 공정을 적용하는 것이 바람직하다.
또 다른 실시예들에서, 상기 예비 콘택 플러그의 상기 돌출부는 화학기계적 연마 기술 또는 에치백 기술과 같은 평탄화 공정을 사용하여 제거될 수 있다.
본 발명의 다른 실시예들은 작은 콘택 구조체를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역에 스위칭 소자를 형성한다. 상기 스위칭 소자를 갖는 반도체기판의 전면 상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막 내에 콘택 패드를 형성한다. 상기 콘택 패드는 상기 스위칭 소자에 전기적으로 접속되도록 형성된다. 상기 콘택 패드 및 상기 하부 층간절연막 상에 보 호막을 형성한다. 상기 보호막 상에 희생막을 형성한다. 상기 희생막은 상기 보호막에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 희생막 및 상기 보호막을 패터닝하여 상기 콘택 패드를 노출시키면서 양의 경사진 측벽 프로파일을 갖는 콘택홀을 형성한다. 이 경우에, 상기 콘택홀의 하부 폭은 그것의 상부 폭보다 작다. 상기 콘택홀을 채우도록 예비 콘택 플러그가 형성된다. 상기 희생막을 선택적으로 제거하여 상기 보호막을 노출시킴과 동시에 상기 예비 콘택 플러그의 상부를 상대적으로 돌출시킨다. 상기 예비 콘택 플러그의 돌출부를 제거하여 상기 보호막 내에 잔존하는 최종 콘택 플러그를 형성한다.
본 발명의 또 다른 실시예들은 히터의 역할을 하는 작은 콘택 플러그를 갖는 상변화 기억소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 보호막 및 희생막을 차례로 형성하는 것을 포함한다. 상기 희생막은 상기 보호막에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 희생막 및 상기 보호막을 패터닝하여 양의 경사진 측벽 프로파일을 갖는 콘택홀을 형성한다. 즉, 상기 콘택홀은 상기 콘택홀의 하부 폭이 그것의 상부 폭보다 작도록 형성된다. 상기 콘택홀을 채우는 예비 콘택 플러그를 형성한다. 상기 희생막을 선택적으로 제거하여 상기 보호막을 노출시킴과 동시에 상기 예비 콘택 플러그의 상부를 상대적으로 돌출시킨다. 상기 예비 콘택 플러그의 상기 돌출부를 제거하여 상기 보호막 내에 잔존하는 최종 콘택 플러그를 형성한다. 상기 최종 콘택 플러그를 덮도록 정보 저장요소(storage element)이 형성된다. 상기 정보 저장요소는 상기 최종 콘택 플러그와 직접 접촉하는 상변화 물질 패턴을 구비한다.
본 발명의 또 다른 실시예들은 히터의 역할을 하는 작은 콘택 플러그를 갖는 상변화 기억소자를 제공한다. 이 상변화 기억소자는 반도체기판 상부에 형성된 보호막을 포함한다. 상기 보호막은 그것을 관통하는 콘택홀을 갖는다. 상기 콘택홀은 최종 콘택 플러그로 채워진다. 상기 최종 콘택 플러그는 상변화 물질 패턴으로 덮여진다. 상기 상변화 물질 패턴 및 상기 보호막은 상부 층간절연막으로 덮여진다.
본 발명의 실시예들에서, 상기 상기 보호막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막일 수 있다.
다른 실시예들에서, 상기 최종 콘택 플러그의 측벽 및 상기 콘택홀의 측벽 사이에 스페이서가 개재될 수 있다. 이 경우에, 상기 최종 콘택 플러그의 상부 폭은 상기 콘택홀의 상부 폭보다 작다. 상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막일 수 있다.
또 다른 실시예들에서, 상기 상변화 물질 패턴은 칼코게나이드막일 수 있다. 예를 들면, 상기 상변화 물질 패턴은 게르마늄, 스티비움 및 텔루리움을 함유하는 화합물막(a compound layer containing germanium, stibium and tellurium)일 수 있다.
또 다른 실시예들에서, 상기 상변화 물질 패턴 및 상기 상부 층간절연막 사이에 상부전극이 개재될 수 있다. 상기 상부전극은 타이타늄 질화막과 같은 도전막일 수 있다.
본 발명의 또 다른 실시예들에 따르면, 반도체 기억소자의 제조방법들이 제공된다. 상기 방법들은 셀 어레이 영역, 주변회로 영역 및 정렬키 영역을 갖는 반 도체 기판 상에 보호막을 형성하는 것을 포함한다. 상기 셀 어레이 영역 내의 상기 보호막 상에 복수개의 정보 저장요소들(data storage elements)을 형성한다. 상기 정보 저장요소들의 각각은 차례로 적층된 정보 저장물질 패턴 및 상부전극을 갖도록 형성된다. 상기 정보 저장요소들을 갖는 기판 상에 평탄화된 금속층간 절연막을 형성한다. 상기 평탄화된 금속층간 절연막 상에 장벽막(barrier layer) 및 희생막을 차례로 형성한다. 상기 희생막은 상기 장벽막에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 상기 희생막, 상기 장벽막 및 상기 금속층간 절연막을 패터닝하여 상기 상부전극들을 각각 노출시키는 플레이트 라인 콘택홀들을 형성한다. 상기 플레이트 라인 콘택홀들을 채우고 상기 희생막을 덮는 도전성 플러그막을 형성한다. 상기 도전성 플러그막을 에치백하여 상기 희생막의 상부면을 노출시킴과 동시에 상기 플레이트 라인 콘택홀들 내에 리세스된 콘택 플러그들을 형성한다. 상기 노출된 희생막을 제거하여 상기 리세스된 콘택 플러그들을 상대적으로 돌출시킨다. 상기 돌출된 콘택 플러그들을 화학기계적 연마 공정을 사용하여 평탄화시키어 상기 상부전극들 상에 균일한 높이를 갖는 상부전극 콘택 플러그들을 형성한다.
몇몇 실시예들에서, 상기 정보 저장요소들을 형성하기 전에, 상기 셀 어레이 영역 내의 상기 보호막을 관통하는 복수개의 하부전극들을 형성할 수 있다. 이 경우에, 상기 정보 저장요소들은 각각 상기 하부전극들을 덮도록 형성되고, 상기 플레이트 라인 콘택홀들은 상기 하부전극들보다 상대적으로 큰 직경을 갖도록 형성된다.
다른 실시예들에서, 상기 정보 저장물질 패턴들은 상변화 물질막(phase change material layer)로 형성할 수 있다.
또 다른 실시예들에서, 상기 장벽막은 식각저지막, 화학기계적 연마 저지막, 불순물 차단막(impurity blocking layer) 및 스트레스 완충막중 적어도 어느 하나로서 역할을 하는 물질막으로 형성할 수 있다. 상기 장벽막이 상기 식각저지막 및/또는 상기 화학기계적 연마 저지막으로 사용되는 경우에, 상기 장벽막은 실리콘 질화막 또는 실리콘 산질화막으로 형성할 수 있고 상기 희생막은 실리콘 산화막으로 형성할 수 있다. 상기 장벽막이 상기 불순물 차단막으로 사용되는 경우에, 상기 장벽막은 실리콘 질화막, 알루미늄 산화막 또는 타이타늄 산화막으로 형성할 수 있다. 상기 장벽막이 상기 스트레스 완충막으로 사용되는 경우에, 상기 장벽막은 상기 평탄화된 금속층간 절연막 및 상기 희생막과 상반되는 응력(opposite stress)를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 평탄화된 금속층간 절연막 및 상기 희생막이 인장응력(tensile stress)를 갖는 언도우프트 산화막(undoped silicate glass; USG)으로 형성되는 경우에, 상기 장벽막은 압축응력(compressive stress)을 갖는 실리콘 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 도전성 플러그막을 에치백하는 것은 건식식각 공정 또는 습식식각 공정을 사용하여 실시할 수 있다.
또 다른 실시예들에서, 상기 노출된 희생막을 제거하는 것은 에치백 공정을 사용하여 실시할 수 있다. 이 경우에, 상기 에치백 공정은 상기 장벽막을 식각 저지막으로 사용하여 진행할 수 있다.
또 다른 실시예들에서, 상기 정렬키 영역 내의 상기 희생막, 상기 장벽막 및 상기 금속층간 절연막은 상기 플레이트 라인 콘택홀들을 형성하는 동안 패터닝될 수 있다. 그 결과, 상기 정렬키 영역 내에 상기 플레이트 라인 콘택홀보다 깊은 정렬키 트렌치 영역이 형성될 수 있다. 상기 도전성 플러그막은 상기 정렬키 트렌치 영역의 내벽을 덮도록 콘포말하게 형성된다. 이 경우에, 상기 도전성 플러그막을 에치백하기 전에 상기 정렬키 영역 내의 상기 도전성 플러그막을 덮는 포토레지스트 패턴을 형성하고, 상기 돌출된 콘택 플러그들을 평탄화시키기 전에 상기 포토레지스트 패턴을 제거한다. 그 결과, 상기 돌출된 콘택 플러그들을 평탄화시키면, 상기 정렬키 트렌치 영역 내에 표면단차를 갖는 정렬키가 형성될 수 있다. 상기 정렬키를 형성하는 경우에, 상기 정렬키를 사용하여 상기 상부전극 콘택 플러그들을 덮는 플레이트 라인들을 형성할 수 있다.
본 발명의 또 다른 실시예들에 따르면, 반도체 기억소자들이 제공된다. 상기 반도체 기억소자들은 셀 어레이 영역, 주변회로 영역 및 정렬키 영역을 갖는 반도체 기판을 포함한다. 상기 기판 상에 보호막이 제공된다. 상기 셀 어레이 영역 내의 상기 보호막 상에 정보 저장요소들이 2차원적으로 배열된다. 상기 정보 저장요소들의 각각은 차례로 적층된 정보 저장물질 패턴 및 상부전극을 구비한다. 상기 정보 저장요소들을 갖는 기판 상에 평탄화된 금속층간 절연막이 제공되고, 상기 평탄화된 금속층간 절연막 상에 장벽막이 적층된다. 상기 상부전극들은 각각 상기 장벽막 및 상기 금속층간 절연막을 관통하는 상부전극 콘택 플러그들과 접촉한다.
몇몇 실시예들에서, 상기 셀 어레이 영역 내에 상기 보호막을 관통하는 복수개의 하부전극들이 제공될 수 있다. 이 경우에, 상기 정보 저장물질 패턴들은 각각 상기 하부전극들에 접촉하고, 상기 상부전극 콘택 플러그들은 상기 하부전극들보다 큰 직경을 가질 수 있다.
다른 실시예들에서, 상기 정보 저장물질 패턴들은 상변화 물질 패턴들일 수 있다.
또 다른 실시예들에서, 상기 장벽막은 식각저지막, 화학기계적 연마 저지막, 불순물 차단막 및 스트레스 완충막중 적어도 어느 하나로서 역할을 할 수 있다.
또 다른 실시예들에서, 상기 상부전극 콘택 플러그들은 플레이트 라인들로 덮여질 수 있다.
또 다른 실시예들에서, 상기 정렬키 영역 내의 상기 장벽막 상에 희생막이 제공될 수 있다. 이 경우에, 상기 정렬키 영역 내의 상기 희생막, 상기 장벽막 및 상기 금속층간 절연막 내에 정렬키 트렌치 영역이 제공될 수 있고, 상기 정렬키 트렌치 영역은 상기 희생막 및 상기 장벽막의 전체 두께보다 큰 깊이를 가질 수 있다. 또한, 상기 정렬키 트렌치 영역의 내벽은 표면단차를 갖는 정렬키로 덮여질 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 예를 들면, 본 발명은 스토리지 노드 콘택 플러그를 갖는 디램 소자의 제조에도 적용할 수 있다. 도면들에 있어서, 층 및 영 역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 상변화 기억소자의 셀들을 보여주는 평면도이고, 도 8은 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 1 및 도 8을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 배치되어 활성영역(3a)을 한정한다. 상기 활성영역(3a)의 상부를 가로질러 한 쌍의 게이트 패턴들(10a, 10b)이 배치된다. 상기 게이트 패턴들(10a, 10b)의 각각은 차례로 적층된 게이트 전극(7) 및 캐핑막 패턴(9)을 포함할 수 있다. 이와는 달리, 상기 게이트 패턴들(10a, 10b)의 각각은 게이트 전극(7)만으로 이루어질 수도 있다. 상기 캐핑막 패턴(9)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 옥시나이트라이드막과 같은 절연막일 수 있다. 상기 게이트 전극들(7) 및 상기 활성영역(3a) 사이에 게이트 절연막(5)이 개재된다. 그 결과, 상기 게이트 전극들(7)은 상기 활성영역(3a)으로부터 절연된다. 상기 게이트 패턴들(10a, 10b)의 측벽들 상에 스페이서들(13)이 위치할 수 있다. 상기 게이트 패턴들(10a, 10b)은 연장되어 워드라인 패턴들의 역할을 한다.
상기 게이트 패턴들(10a, 10b) 사이의 상기 활성영역(3a)에 공통 드레인 영역(15d)이 배치된다. 상기 제1 게이트 패턴(10a)에 인접하고 상기 공통 드레인 영역(15d)의 반대편에 위치하는 상기 활성영역(3a)에 제1 소오스 영역(15s')이 배치된다. 이와 마찬가지로, 상기 제2 게이트 패턴(10b)에 인접하고 상기 공통 드레인 영역(15d)의 반대편에 위치하는 상기 활성영역(3a)에 제2 소오스 영역(15s")이 배 치된다. 결과적으로, 상기 활성영역(3a)에 한 쌍의 스위칭 소자들, 즉 제1 및 제2 억세스 모스 트랜지스터들이 제공된다. 상기 제1 억세스 모스 트랜지스터는 상기 제1 게이트 패턴(10a), 상기 제1 소오스 영역(15s') 및 상기 공통 드레인 영역(15d)을 포함하고, 상기 제2 억세스 모스 트랜지스터는 상기 제2 게이트 패턴(10b), 상기 제2 소오스 영역(15s") 및 상기 공통 드레인 영역(15d)을 포함한다.
상기 게이트 패턴들(10a, 10b)의 측벽들 상에 상기 스페이서들(13)이 형성된 경우에, 상기 스페이서들(13)의 하부의 상기 활성영역(3a)에 상기 제1 및 제2 소오스 영역들(15s', 15s")과 아울러서 상기 공통 드레인 영역(15d)의 가장자리들로부터 연장된 엘디디 영역들(11)이 위치할 수 있다. 상기 엘디디 영역들(11)은 상기 제1 및 제2 소오스 영역들(15s', 15s")과 아울러서 상기 공통 드레인 영역(15d)보다 낮은 불순물 농도를 갖는다.
더 나아가서, 상기 제1 및 제2 소오스 영역들(15s', 15s") 및 상기 공통 드레인 영역(15d)의 표면들에 금속 실리사이드막들(17) 제공될 수 있다. 상기 금속 실리사이드막들(17)은 상기 제1 및 제2 억세스 모스 트랜지스터들의 구동전류를 증가시키어 스위칭 특성을 향상시킨다.
상기 제1 및 제2 억세스 모스 트랜지스터들을 갖는 반도체기판은 제1 층간절연막(19)으로 덮여진다. 상기 공통 드레인 영역(15d)은 상기 제1 층간절연막(19)을 관통하는 비트라인 콘택 플러그(21b)에 전기적으로 접속될 수 있다. 또한, 상기 제1 및 제2 소오스 영역들(15s', 15s")은 각각 상기 제1 층간절연막(19)을 관통하는 제1 및 제2 소오스 콘택 플러그들(21p', 21p")과 전기적으로 접속될 수 있다.
상기 콘택 플러그들(21b, 21p', 21p") 및 상기 제1 층간절연막(19)은 제2 층간절연막(23)으로 덮여진다. 상기 제1 및 제2 층간절연막들(19, 23)은 하부 층간절연막을 구성한다. 제2 층간절연막(23) 내에 제1 및 제2 소오스 패드들(25p', 25p")과 아울러서 비트라인(25b)이 제공된다. 상기 제1 및 제2 소오스 패드들(25p', 25p")은 각각 상기 제1 및 제2 소오스 콘택 플러그들(21p', 21p")에 전기적으로 접속되고, 상기 비트라인(25b)은 상기 비트라인 콘택 플러그(21b)에 전기적으로 접속된다. 상기 비트라인(25b)은 상기 워드라인 패턴들(10a, 10b)의 상부를 가로지르도록 배치된다.
상기 제2 층간절연막(23), 상기 제1 및 제2 소오스 패드들(25p', 25p"), 및 상기 비트라인(25b)은 보호막(27)으로 덮여진다. 상기 보호막(27)은 실리콘 산화막과 같은 절연막에 대하여 식각 선택비(etching selectivity)를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 보호막(27)은 균일한 두께를 갖는 실리콘 질화막 또는 실리콘 옥시나이트라이드막일 수 있다. 상기 제1 및 제2 소오스 패드들(25p', 25p")은 각각 상기 보호막(27)을 관통하는 제1 및 제2 최종 콘택 플러그들(37a', 37b')과 접촉한다. 상기 최종 콘택 플러그들(37a', 37b')은 주울열(Joule heat)을 발생시키는 도전막일 수 있다. 예를 들면, 상기 최종 콘택 플러그들(37a', 37b')은 타이타늄 질화막일 수 있다.
상기 제1 최종 콘택 플러그(37a')의 측벽은 제1 스페이서(35a)에 의해 둘러싸여질 수 있고, 상기 제2 최종 콘택 플러그(37b')의 측벽은 제2 스페이서(35b)에 의해 둘러싸여질 수 있다. 다시 말해서, 상기 제1 스페이서(35a)는 상기 제1 최종 콘택 플러그(37a') 및 상기 보호막(27) 사이에 개재될 수 있고, 상기 제2 스페이서(35b)는 상기 제2 최종 콘택 플러그(37b') 및 상기 보호막(27) 사이에 개재될 수 있다. 이 경우에, 상기 제1 및 제2 최종 콘택 플러그들(37a', 37b')의 상부 직경은 도 8에 도시된 바와 같이 상기 스페이서들(35a, 35b)의 외측 직경(outer diameter)보다 작은 것이 바람직하다. 또한, 상기 제1 및 제2 최종 콘택 플러그들(37a', 37b')의 상부면들 및 상기 스페이서들(35a, 35b)의 상부면들은 상기 보호막(27)의 상부면과 동일한 레벨에 위치하는 것이 바람직하다. 상기 스페이서들(35a, 35b)은 산소 가스와 같은 산화 가스(oxidation gas)의 사용없이 형성되는 절연막인 것이 바람직하다. 예를 들면, 상기 스페이서들(35a, 35b)은 실리콘 질화막 또는 실리콘 옥시나이트라이드막일 수 있다.
상기 제1 및 제2 최종 콘택 플러그들(37a', 37b')을 각각 덮도록 제1 및 제2 정보 저장요소들(storage elements; 42a, 42b)이 제공된다. 상기 제1 정보 저장요소(42a)는 상기 제1 최종 콘택 플러그(37a')와 접촉하는 제1 상변화 물질 패턴(39a)을 포함할 수 있다. 이에 더하여, 상기 제1 정보 저장요소(42a)는 상기 제1 상변화 물질 패턴(39a) 상에 적층된 제1 상부전극(41a)을 더 포함할 수 있다. 이와 마찬가지로, 상기 제2 정보 저장요소(42b)는 상기 제2 최종 콘택 플러그(37b')와 접촉하는 제2 상변화 물질 패턴(39b)을 포함할 수 있다. 또한, 상기 제2 정보 저장요소(42b)는 상기 제2 상변화 물질 패턴(39b) 상에 적층된 제2 상부전극(41b)을 더 포함할 수 있다. 상기 상변화 물질 패턴들(39a, 39b)은 열처리의 조건에 따라 비정질 상태(amorphous state) 또는 단결정 상태(single crystalline state)를 갖는 칼 코게나이드막일 수 있다. 예를 들면, 상기 상변화 물질 패턴들(39a, 39b)은 게르마늄, 스티비움 및 텔루리움을 함유하는 화합물막(a compound layer containing germanium, stibium and tellurium)일 수 있다. 또한, 상기 상부전극들(41a, 41b)은 타이타늄 질화막과 같은 도전막일 수 있다.
상기 최종 콘택 플러그들(37a', 37b') 및 상기 상변화 물질 패턴들(39a, 39b) 사이의 접촉면적은 상기 상부전극들(41a, 41b) 및 상기 상변화 물질 패턴들(39a, 39b) 사이의 접촉면적보다 훨씬 작다. 따라서, 상기 최종 콘택 플러그들중 선택된 어느 하나를 통하여 쓰기 전류가 흐르는 경우에, 상기 쓰기 전류는 상기 선택된 최종 콘택 플러그 및 이에 접촉하는 상기 상변화 물질 패턴 사이의 계면에서 가장 높은 전류밀도를 보인다. 그 결과, 상기 선택된 최종 콘택 플러그의 상부면 근처에서 주울열이 발생하여 상기 선택된 최종 콘택 플러그와 접촉하는 상기 상변화 물질 패턴의 일부분을 비정질 상태 또는 단결정 상태로 변화시킨다. 특히, 상기 스페이서들(35a, 35b)에 의해 상기 최종 콘택 플러그들(37a', 37b')의 상부면적(top surface area)이 더욱 감소하는 경우에, 상기 상변화 물질 패턴들(39a, 39b)의 상변이를 발생시키기 위한 쓰기 전류를 감소시킬 수 있다.
한편, 상기 정보 저장요소들(42a, 42b)은 디램 셀의 스토리지 커패시터에 해당할 수도 있다. 이 경우에, 상기 정보 저장요소들(42a, 42b)의 각각은 차례로 적층된 하부전극, 유전체막 및 상부전극을 구비한다.
상기 정보 저장요소들(42a, 42b) 및 상기 보호막(27)은 상부 층간절연막(43)으로 덮여진다. 상기 상부 층간절연막(43) 상에 제1 및 제2 플레이트 라인들(47a, 47b)이 배치된다. 상기 제1 플레이트 라인(47a)은 상기 상부 층간절연막(43)을 관통하는 제1 상부전극 콘택 플러그(45a)를 통하여 상기 제1 상부전극(41a)에 전기적으로 접속되고, 상기 제2 플레이트 라인(47b)은 상기 상부 층간절연막(43)을 관통하는 제2 상부전극 콘택 플러그(45b)를 통하여 상기 제2 상부전극(41b)에 전기적으로 접속된다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 상변화 기억소자의 셀들을 제조하는 방법들을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 9는 도 4에 보여진 포토레지스트 패턴의 초기 프로파일 및 최종 프로파일을 도시한 확대 단면도(enlarged cross-sectional view)이다.
도 1 및 도 2를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 활성영역(3a)을 한정한다. 상기 활성영역(3a) 상에 게이트 절연막(5)을 형성한다. 상기 게이트 절연막(5)을 갖는 반도체기판 상에 게이트 도전막 및 캐핑막을 차례로 형성한다. 상기 게이트 도전막은 도우핑된 폴리실리콘막 및 금속 실리사이드막을 차례로 적층시키어 형성할 수 있고, 상기 캐핑막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 옥시나이트라이드막과 같은 절연막으로 형성할 수 있다.
상기 캐핑막 및 상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 한 쌍의 게이트 패턴들(10a, 10b), 즉 한 쌍의 워드라인 패턴들을 형성한다. 그 결과, 상기 게이트 패턴들(10a, 10b)의 각각은 차례로 적층된 게이트 전극(7) 및 캐핑막 패턴(9)을 포함한다. 상기 게이트 패턴들(10a, 10b)을 이온주입 마스크로 사용하여 상기 활성영역(3a) 내에 불순물 이온들을 주입하여 엘디디 영역 (11)을 형성한다. 이어서, 상기 게이트 패턴들(10a, 10b)의 측벽들 상에 스페이서들(13)을 형성한다. 상기 스페이서들(13)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 옥시나이트라이드막과 같은 절연막으로 형성할 수 있다.
상기 스페이서들(13) 및 상기 게이트 패턴들(10a, 10b)을 이온주입 마스크로 사용하여 상기 활성영역(3a) 내에 불순물 이온들을 주입하여 공통 드레인 영역(15d)과 아울러서 제1 및 제2 소오스 영역들(15s', 15s")을 형성한다. 상기 제1 및 제2 소오스 영역들(15s', 15s")과 아울러서 상기 공통 드레인 영역(15d) 상에 선택적으로 당업계에서 잘 알려진 샐리사이드 기술을 사용하여 금속 실리사이드막들(17), 예컨대 코발트 실리사이드막들을 형성할 수 있다. 상기 금속 실리사이드막들(17)을 갖는 반도체기판 상에 제1 층간절연막(19)을 형성한다. 상기 제1 층간절연막(19)은 평평한 상부면을 갖도록 평탄화되는 것이 바람직하다.
상기 제1 층간절연막(19)을 패터닝하여 상기 금속 실리사이드막들(17)을 노출시키는 제1 및 제2 소오스 콘택홀들(19h', 19h")과 아울러서 비트라인 콘택홀(19b)을 형성한다. 즉, 상기 제1 소오스 콘택홀(19h')은 상기 제1 소오스 영역(15s') 상의 상기 금속 실리사이드막(17)을 노출시키고, 상기 제2 소오스 콘택홀(19h")은 상기 제2 소오스 영역(15s") 상의 상기 금속 실리사이드막(17)을 노출시킨다. 또한, 상기 비트라인 콘택홀(19b)은 상기 공통 드레인 영역(15d) 상의 상기 금속 실리사이드막(17)을 노출시킨다. 이어서, 상기 제1 및 제2 소오스 콘택홀들(19h', 19h")과 아울러서 비트라인 콘택홀(19b)을 갖는 반도체기판 상에 텅스텐막과 같은 도전막을 형성한다. 상기 제1 층간절연막(19)의 상부면이 노출될 때까지 상기 도전막을 평탄화시키어 상기 제1 및 제2 소오스 콘택홀들(19h', 19h")과 아울러서 비트라인 콘택홀(19b) 내에 각각 제1 및 제2 소오스 콘택 플러그들(21p', 21p")과 아울러서 비트라인 콘택 플러그(21b)를 형성한다.
도 1 및 도 3을 참조하면, 상기 콘택 플러그들(21p', 21p", 21b) 및 상기 제1 층간절연막(19) 상에 제2 층간절연막(23)을 형성한다. 상기 제1 및 제2 층간절연막들(19, 23)을 하부 층간절연막을 구성한다. 상기 제2 층간절연막(23) 내에 통상의 다마신 기술(damascene technique)을 사용하여 제1 및 제2 소오스 패드들(25p', 25p")과 아울러서 비트라인(25b)을 형성한다. 상기 제1 소오스 패드(25p')는 상기 제1 소오스 콘택 플러그(21p')에 접촉하도록 형성되고, 상기 제2 소오스 패드(25p")는 상기 제2 소오스 콘택 플러그(21p")에 접촉하도록 형성된다. 또한, 상기 비트라인(25b)는 상기 비트라인 콘택 플러그(21b)에 접촉하도록 형성된다. 상기 비트라인(25b)은 상기 게이트 패턴들(10a, 10b)의 상부를 가로지르도록 형성된다.
상기 소오스 패드들(25p', 25p"), 상기 비트라인(25b) 및 상기 제2 층간절연막(23) 상에 보호막(27)을 형성한다. 상기 보호막(27)은 실리콘 산화막과 같은 절연막에 대하여 연마 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 보호막(27)은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성할 수 있다. 이어서, 상기 보호막(27) 상에 희생막(29)을 형성한다. 상기 희생막(29)은 상기 보호막(27)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 희생막(29)은 실리콘 산화막으로 형성할 수 있다.
도 1, 도 4 및 도 9를 참조하면, 상기 희생막(29) 상에 포토레지스트 패턴 (31)을 형성한다. 상기 포토레지스트 패턴(31)은 상기 제1 및 제2 소오스 패드들(25p', 25p")의 상부에 각각 위치하는 제1 및 제2 개구부들(31h', 31h")을 갖는다. 상기 개구부들(31h', 31h")의 초기 프로파일(31a)은 도 4에서 점선으로 도시된 바와 같이 실질적으로 수직한 프로파일을 보일 수 있다. 즉, 상기 개구부들(31h', 31h")은 초기 폭에 해당하는 제1 폭(W1)을 갖는다. 본 발명의 실시예에서, 상기 포토레지스트 패턴(31)은 약 250℃ 내지 350℃의 온도에서 플로우될 수 있다. 이 경우에, 상기 개구부들(31h', 31h")의 최종 프로파일(31b)은 도 4에 도시된 바와 같이 양의 경사진 측벽을 갖도록 변형된다. 그 결과, 상기 개구부들(31h', 31h")은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는다.
도 1 및 도 5를 참조하면, 상기 플로우된 포토레지스트 패턴(31)을 식각 마스크로 사용하여 상기 희생막(29) 및 보호막(27)을 연속적으로 식각하여 상기 제1 및 제2 소오스 패드들(25p', 25p")을 각각 노출시키는 제1 및 제2 노드 콘택홀들(33h', 33h")을 형성한다. 이 경우에, 상기 노드 콘택홀들(33h', 33h") 역시 도 5에 도시된 바와 같이 상기 개구부들(31h', 31h")의 양의 경사진 측벽 프로파일들(31b)을 따르는 측벽들(33W', 33W")을 갖도록 형성된다. 즉, 상기 노드 콘택홀들(33h', 33h")은 상기 제2 폭(W2)과 동일한 하부 폭을 갖도록 형성될 수 있다. 상기 측벽들(33W', 33W")의 각각은 상기 보호막(27) 내에 하부 노드 콘택홀을 한정하는 하부 측벽(27W) 및 상기 희생막(29) 내에 상부 노드 콘택홀을 한정하는 상부 측벽(29W)을 포함한다. 상기 하부 측벽(27W)은 수직한 프로파일에 가까운 반면에, 상기 상부 측벽(29W)은 상기 하부 측벽(27W)보다 완만한 경사를 갖는다. 다시 말해서, 상기 노드 콘택홀들(33h', 33h")의 하부 폭은 그들의 상부 폭보다 작다.
더 나아가서, 상기 제1 및 제2 측벽들(33h', 33h") 상에 각각 제1 및 제2 스페이서들(35a, 35b)을 형성할 수 있다. 이 경우에, 상기 노드 콘택홀들(33h', 33h")의 하부 폭은 더욱 감소되어 상기 제2 폭(W2)보다 작은 제3 폭(W3)을 갖는다. 상기 스페이서들(35a, 35b)은 산소 가스와 같은 산화 가스의 사용없이 형성되는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 스페이서들(35a, 35b)은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성할 수 있다. 이는, 상기 스페이서들(35a, 35b)을 형성하기 위한 절연막을 형성하는 동안 산소 가스가 사용되는 경우에, 상기 제1 및 제2 소오스 패드들(25p', 25p")이 산화될 수 있기 때문이다.
한편, 본 발명의 실시예들은 도 4를 참조하여 설명된 상기 포토레지스트 패턴(31)의 플로우 공정 및 상기 스페이서들(35a, 35b)의 형성 공정중 적어도 하나를 채택한다. 예를 들면, 상기 스페이서들(35a, 35b)을 형성하는 경우에, 상기 포토레지스트 패턴(31)을 플로우시키는 공정은 생략될 수 있다. 이와는 달리, 상기 포토레지스트 패턴(31)을 플로우시키는 경우에, 상기 스페이서들(35a, 35b)을 형성하는 공정은 생략될 수 있다.
도 1 및 도 6을 참조하면, 상기 노드 콘택홀들(33h', 33h") 내에 그리고 상기 희생막(29) 상에 타이타늄 질화막과 같은 도전막을 형성한다. 상기 희생막(29)의 상부면이 노출될 때까지 상기 도전막을 평탄화시킨다. 상기 도전막의 평탄화는 화학기계적 연마 공정 또는 에치백 공정을 사용하여 실시할 수 있다. 그 결과, 상 기 제1 및 제2 노드 콘택홀들(33h', 33h") 내에 각각 제1 및 제2 예비 콘택 플러그들(preliminary contact plugs; 37a, 37b)이 형성된다. 상기 도전막의 평탄화를 위한 상기 화학기계적 연마 공정, 즉 제1 화학기계적 연마 공정이 상기 반도체기판(1)의 전체에 걸쳐서 불균일한 연마 특성을 보일지라도, 상기 예비 콘택 플러그들(37a, 37b)중 적어도 어느 하나가 상기 보호막(27)의 두께보다 작은 높이를 갖도록 과잉연마되는(over-polished) 것을 방지할 수 있다. 이는, 상기 희생막(29)이 상기 제1 화학기계적 연마 공정 동안 완충막의 역할을 하기 때문이다.
상기 노출된 희생막(29)을 선택적으로 제거하여 상기 보호막(27)을 노출시킨다. 상기 희생막(29)은 건식 식각공정을 사용하여 선택적으로 제거될 수 있다. 상기 건식 식각공정은 플라즈마를 채택하는 등방성 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이 경우에, 상기 희생막(29)이 제거된 반도체기판 상에 폴리머가 형성될 수 있다. 상기 폴리머는 산소 플라즈마를 채택하는 애슁 공정(ashing process)을 사용하여 제거될 수 있다. 이에 따라, 상기 예비 콘택 플러그들(37a, 37b)의 상부들(upper portions; A)이 상기 보호막(27)의 상부면으로부터 상대적으로 돌출된다.
도 1 및 도 7을 참조하면, 상기 예비 콘택 플러그들(37a, 37b)의 상기 돌출부들을 제2 평탄화 공정, 즉 제2 화학기계적 연마 공정 또는 제2 에치백 공정을 사용하여 제거한다. 이 경우에, 상기 스페이서들(35a, 35b) 역시 평탄화되어 상기 보호막(27)의 두께(T)와 동일한 높이를 갖는다. 결과적으로, 상기 보호막(27) 내에 균일한 높이 및 균일한 폭을 갖는 제1 및 제2 최종 콘택 플러그들(37a', 37b'), 즉 히터들이 형성된다. 상기 제1 최종 콘택 플러그(37a')는 상기 제1 소오스 패드(25p')에 접촉하도록 형성되고, 상기 제2 최종 콘택 플러그(37b')는 상기 제2 소오스 패드(25p")에 접촉하도록 형성된다. 상기 제1 및 제2 최종 콘택 플러그들(37a', 37b')의 측벽들이 각각 상기 제1 및 제2 평탄화된 스페이서들(35a, 35b)에 의해 둘러싸여진 경우에, 상기 최종 콘택 플러그들(37a', 37b')의 상부 폭(Wh)은 상기 평탄화된 스페이서들(35a, 35b)의 외측 직경(outer diameter)보다 작다. 다시 말해서, 상기 최종 콘택 플러그들(37a', 37b')의 폭을 최소화시킬 수 있다. 이 경우에, 상기 최종 콘택 플러그들(37a', 37b')이 상변화 기억 셀들의 히터들로 사용된다면, 상기 상변화 기억 셀들의 쓰기 효율을 더욱 향상시킬 수 있다.
상기 제2 평탄화 공정 후에, 상기 보호막(27) 및 최종 콘택 플러그들(37a', 37b') 상에 폴리머 및/또는 파티클들이 잔존할 수 있다. 이러한 폴리머 및 파티클들은 상기 최종 콘택 플러그들(37a', 37b') 및 후속 공정에서 상기 최종 콘택 플러그들(37a', 37b') 상에 형성되는 물질막 사이의 콘택 저항 산포(contact resistance variation)를 증가시킬 수 있다. 상기 최종 콘택 플러그들(37a', 37b')의 콘택 저항이 불균일하면, 후속 공정에서 상기 반도체기판(1)에 형성되는 모든 상변화 기억 셀들이 일정한 쓰기전류에서 상전이되는 정도가 불균일할 수 있다. 다시 말해서, 상기 상변화 기억 셀들 내로 상기 일정한 쓰기 전류를 가하여 상기 상변화 기억 셀들 내에 논리 "1"(또는 논리 "0")에 해당하는 정보를 저장할지라도, 상기 상변화 기억 셀들의 저항 산포가 증가되어 읽기 마진(read margin)을 감소시킨다. 따라서, 상기 폴리머 및 파티클들은 세정 공정을 통하여 제거되는 것이 바람 직하다. 상기 세정공정은 건식 세정공정 및 습식 세정공정을 사용하여 실시할 수 있다. 상기 건식 세정공정은 산소 플라즈마를 채택하는 애슁 공정을 사용하여 실시될 수 있고, 상기 습식 세정공정은 불산용액(hydrofluoric acid)을 사용하여 실시될 수 있다. 상기 불산용액은 희석된(diluted) 불산용액일 수 있다.
상기 세정된 콘택 플러그들(37a', 37b')을 갖는 반도체기판의 전면 상에 상변화 물질막(phase change material layer) 및 상부전극막을 차례로 형성한다. 상기 상변화 물질막은 칼코게나이드막으로 형성한다. 예를 들면, 상기 상변화 물질막은 게르마늄, 스티비움 및 텔루리움을 함유하는 화합물막(a compound layer containing germanium, stibium and tellurium)으로 형성할 수 있다. 또한, 상기 상부전극막은 타이타늄 질화막과 같은 도전막으로 형성할 수 있다. 상기 상부전극막 및 상기 상변화 물질막을 패터닝하여 상기 제1 및 제2 최종 콘택 플러그들(37a', 37b')을 각각 덮는 제1 및 제2 정보 저장요소들(42a, 42b)을 형성한다. 결과적으로, 상기 제1 정보 저장요소(42a)는 차례로 적층된 제1 상변화 물질 패턴(39a) 및 제1 상부전극(41a)를 포함하도록 형성되고, 상기 제2 정보 저장요소(42b)는 차례로 적층된 제2 상변화 물질 패턴(39b) 및 제2 상부전극(41b)을 포함하도록 형성된다.
한편, 상기 상변화 물질막 및 상부전극막 대신에 하부전극막, 유전체막 및 상부전극막이 차례로 형성될 수 있다. 이 경우에, 상기 정보 저장요소들(42a, 42b)은 디램소자의 셀 커패시터들에 해당한다.
상기 정보 저장요소들(42a, 42b) 및 상기 보호막(27) 상에 상부 층간절연막 (43)을 형성한다.
도 1 및 도 8을 참조하면, 상기 상부 층간절연막(43)을 패터닝하여 상기 제1 및 제2 상부전극들(41a, 41b)을 각각 노출시키는 제1 및 제2 플레이트 라인 콘택홀들(43a, 43b)을 형성한다. 상기 제1 및 제2 플레이트 라인 콘택홀들(43a, 43b) 내에 각각 제1 및 제2 상부전극 콘택 플러그들(45a, 45b)을 형성한다. 상기 상부전극 콘택 플러그들(45a, 45b)은 텅스텐과 같은 금속막으로 형성할 수 있다. 이어서, 상기 상부전극 콘택 플러그들(45a, 45b) 및 상기 상부 층간절연막(43) 상에 알루미늄막 또는 텅스텐막과 같은 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 제1 및 제2 상부전극 콘택 플러그들(45a, 45b)을 각각 덮는 제1 및 제2 플레이트 라인들(47a, 47b)을 형성한다. 상기 플레이트 라인들(47a, 47b)은 상기 비트라인(25b)의 상부를 가로지르도록 형성될 수 있다.
한편, 상기 상부전극 콘택 플러그들(45a, 45b)을 형성하는 데에 화학기계적 연마 공정이 사용될 수 있다. 그러나, 상기 상부전극 콘택 플러그들(45a, 45b)을 단일 화학기계적 연마 공정(a single CMP process)을 사용하여 형성하면, 본 명세서의 종래기술에서 언급된 바와 같이 셀 어레이 영역 및 주변회로 영역 사이의 패턴 밀도 차이(pattern density difference)에 기인하여 불균일한 연마 특성(non-uniform polishing characteristic)이 나타날 수 있다. 특히, 상기 단일 화학기계적 연마 공정을 실시하는 동안 상기 셀 어레이 영역의 가장자리에 심한 스트레스(severe stresss)가 가해질 수 있으므로, 상기 셀 어레이 영역의 전체에 걸쳐서 불균일한 높이들을 갖는 상부전극 콘택 플러그들이 형성될 수 있다.
이에 더하여, 상기 상부전극들(41a, 41b)을 형성하기 위한 도전막은 상기 상변화 물질 패턴들(39a, 39b)에 인가되는 손상(damage)을 최소화시키기 위하여 저전력 물리적 기상 증착 기술(low power physical vapor deposition technique)을 사용하여 형성될 수 있다. 이 경우에, 상기 상부전극들(41a, 41b)은 소프트한 막질(soft film quality)을 가질 수 있으므로, 상기 플레이트 라인 콘택홀들(43a, 43b)을 형성하기 위하여 상기 상부 층간절연막(43)을 과도하게 식각하기가 어렵다. 따라서, 상기 상부 층간절연막(43)의 일 부분에 후속의 사진공정에 사용되는 정렬키를 형성하기 위하여 상기 플레이트 라인 콘택홀들(43a, 43b)과 동시에 정렬키 트렌치 영역을 형성할 때, 상기 정렬키 트렌치 영역의 깊이를 증가시키기가 어렵다. 상기 정렬키 트렌치 영역의 깊이를 증가시키기 위해서는 상기 상부 층간절연막(43)의 두께를 증가시켜야 한다. 그러나, 상기 상부 층간절연막(43)의 두께를 증가시키면, 상술한 바와 같이 상기 화학기계적 연마 공정의 불균일한 연마 특성에 기인하여 상기 셀 어레이 영역의 전체에 걸쳐서 균일한 높이를 갖는 상부전극 콘택 플러그들을 형성하기가 어렵다. 결과적으로, 상기 플레이트 라인들(47a, 47b)을 형성하기 위한 사진공정에 사용되는 정렬키의 표면단차(surface step difference)를 증가시키는 데 한계가 있다.
도 10 내지 도 14는 균일한 상부전극 콘택 플러그들과 아울러서 높은 표면단차를 갖는 정렬키를 형성할 수 있는 본 발명의 다른 실시예들에 따른 반도체 기억소자의 제조방법들 및 그에 의해 제조된 반도체 기억소자들을 설명하기 위한 단면도들이다.
도 10을 참조하면, 반도체 기판(51) 상에 층간절연막(53)을 형성한다. 상기 반도체기판(51)은 셀 어레이 영역(C), 상기 셀 어레이 영역(C)을 둘러싸는 주변회로 영역(P) 및 상기 주변회로 영역(P)에 인접한 정렬키 영역(align key region; K)을 구비한다. 상기 셀 어레이 영역(C)은 중심 영역(central region; C1) 및 가장자리 영역(edge region; C2)을 갖고, 상기 정렬키 영역(K)은 메인 칩들 사이의 스크라이브 레인(scribe lane)일 수 있다. 상기 층간절연막(53)을 형성하기 전에 상기 반도체기판(51)에 통상의 방법들을 사용하여 셀 트랜지스터들(도시하지 않음) 및 주변회로 트랜지스터들(도시하지 않음)을 형성할 수 있다.
상기 층간절연막(53) 상에 보호막(55)을 형성하고, 상기 셀 어레이 영역(C)내의 상기 보호막(55)을 관통하는 복수개의 하부전극들(57)을 형성한다. 상기 보호막(55) 및 상기 하부전극들(57)은 도 3 내지 도 9를 참조하여 설명된 실시예들과 동일한 방법들을 사용하여 형성할 수 있다. 상기 셀 어레이 영역(C) 내의 상기 보호막(55) 상에 복수개의 정보 저장요소들(62)을 형성한다. 상기 정보 저장요소들(62) 역시 도 7을 참조하여 설명된 것과 동일한 방법들을 사용하여 형성할 수 있다. 즉, 상기 정보 저장요소들(62)의 각각은 차례로 적층된 정보 저장물질 패턴(59) 및 상부전극(61)을 갖도록 형성될 수 있고, 상기 정보 저장물질 패턴들(59)은 각각 상기 하부전극들(57)을 덮도록 형성된다.
상기 정보 저장요소들(62)을 갖는 기판 상에 금속층간 절연막(63)을 형성한다. 상기 금속층간 절연막(63)은 실리콘 산화막으로 형성할 수 있다. 예를 들면, 상기 금속층간 절연막(63)은 언도우프트 산화막(undoped silicate glass; USG)으로 형성할 수 있다. 상기 금속층간 절연막(63)은 평평한 상부면을 갖도록 평탄화되는 것이 바람직하다.
상기 금속층간 절연막(63) 상에 장벽막(barrier layer; 65) 및 희생막(67)을 차례로 형성한다. 상기 희생막(67)은 상기 장벽막(65)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 또한, 상기 장벽막(65)은 식각저지막, 화학기계적 연마 저지막, 불순물 차단막(impurity blocking layer) 및 스트레스 완충막(stress buffer layer)중 적어도 어느 하나의 역할을 하는 물질막으로 형성할 수 있다. 예를 들면, 상기 장벽막(65)이 상기 식각저지막 및/또는 화학기계적 연마 저지막으로 사용되는 경우에, 상기 장벽막은 실리콘 질화막 또는 실리콘 산질화막으로 형성할 수 있고 상기 희생막(67)은 실리콘 산화막으로 형성할 수 있다. 또한, 상기 장벽막(65)이 외부로부터의 수소원자들 또는 산소원자들(external hydrogen atoms or oxygen atoms)과 같은 불순물들이 상기 정보 저장요소들(62)의 내부로 침투하는 것을 방지하는 상기 불순물 차단막으로 사용되는 경우에, 상기 장벽막(65)은 실리콘 질화막, 알루미늄 산화막 또는 타이타늄 산화막으로 형성할 수 있고 상기 희생막(67)은 실리콘 산화막으로 형성할 수 있다. 더 나아가서, 상기 장벽막(65)이 상기 금속층간 절연막(63) 및 희생막(67)의 물리적인 응력(physical stress)을 완화시키기(relieve) 위한 상기 스트레스 완충막으로 사용되는 경우에, 상기 장벽막(65)은 상기 금속층간 절연막(63) 및 상기 희생막(67)과 상반되는 응력(opposite stress)을 갖는 물질막으로 형성할 수 있다. 구체적으로, 상기 금속층간 절연막(63) 및 상기 희생막(67)이 인장응력(tensile stress)을 갖는 언도우프트 산 화막(USG)으로 형성되는 경우에, 상기 장벽막(65)은 압축응력(compressive stress)을 갖는 실리콘 질화막으로 형성할 수 있다.
한편, 상기 희생막(67)은 수천 Å 또는 수 ㎛의 두꺼운 두께(TH)를 갖도록 형성될 수 있다. 이는 후속 공정에서 형성되는 정렬키의 표면단차를 증가시키기 위함이다.
도 11을 참조하면, 상기 희생막(67), 상기 장벽막(65) 및 상기 금속층간 절연막(63)을 패터닝하여 상기 상부전극들(61)을 각각 노출시키는 복수개의 플레이트 라인 콘택홀들(67a)을 형성한다. 상기 플레이트 라인 콘택홀들(67a)은 상기 하부전극들(57)보다 상대적으로 큰 폭(직경)을 갖도록 형성될 수 있다. 따라서, 상기 희생막(67)의 두께(TH)가 증가할지라도, 상기 플레이트 라인 콘택홀들(67a)을 형성하는 것이 용이할 수 있다.
본 발명의 다른 실시예들에서, 상기 플레이트 라인 콘택홀들(67a)을 형성하는 동안 상기 정렬키 영역(K) 내에 정렬키 트렌치 영역(67k)이 형성될 수 있다. 이 경우에, 상기 플레이트 라인 콘택홀들(67a)을 형성하기 위한 식각공정 동안 상기 희생막(67), 상기 장벽막(65) 및 상기 금속층간 절연막(63)이 과도식각되지(over-etched) 않을지라도, 상기 정렬키 트렌치 영역(67k)의 깊이(D)는 상기 희생막(67)의 두께(TH)보다 클 수 있다. 즉, 상기 정렬키 트렌치 영역(67k)의 깊이(D)는 상기 희생막(67)의 두께(TH)에 의존할 수 있다.
상기 플레이트 라인 콘택홀들(67a) 및 상기 정렬키 트렌치 영역(67k)을 갖는 기판 상에 상기 플레이트 라인 콘택홀들(67a)을 채우는 도전성 플러그막(69)을 형 성한다. 상기 도전성 플러그막(69)은 상기 정렬키 트렌치 영역(67k) 내에서 콘포말하게(conformably) 형성된다. 상기 도전성 플러그막(69)은 텅스텐막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막 또는 타이타늄 텅스텐막(TiW)과 같은 금속막으로 형성할 수 있다.
도 12를 참조하면, 상기 정렬키 트렌치 영역(67k)이 형성된 경우에, 상기 정렬키 영역(K) 내의 상기 도전성 플러그막(69)을 덮는 포토레지스트 패턴(71)을 형성한다. 상기 포토레지스트 패턴(71)을 식각 마스크로 사용하여 상기 도전성 플러그막(69)을 에치백하여 상기 셀 어레이 영역(C) 및 상기 주변회로 영역(P) 내의 상기 희생막(67)의 상부면을 노출시킨다. 그 결과, 상기 플레이트 라인 콘택홀들(67a) 내에 각각 리세스된 콘택 플러그들(recessed contact plugs; 69a)이 형성되고, 상기 정렬키 영역(K) 내에 도전성 플러그막 패턴(69b)이 형성된다. 상기 도전성 플러그막(69)은 건식 식각 공정 또는 습식 식각 공정을 사용하여 에치백(etched back)될 수 있다. 상기 도전성 플러그막(69)이 텅스텐막으로 형성된 경우에, 상기 도전성 플러그막(69)을 에치백하기 위한 상기 습식 식각 공정은 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(de-ionized water)의 혼합용액(mixture)을 사용하여 실시될 수 있다.
도 13을 참조하면, 상기 포토레지스트 패턴(71)을 식각 마스크로 사용하여 상기 셀 어레이 영역(C) 및 상기 주변회로 영역(P) 내의 상기 노출된 희생막(67)을 제거하여 상기 리세스된 콘택 플러그들(69a)을 상대적으로 돌출시킨다. 상기 희생 막(67)의 제거 역시 건식 에치백 공정 또는 습식 에치백 공정을 사용하여 실시될 수 있다. 상기 희생막(67)을 에치백하는 동안 상기 장벽막(65)은 식각 저지막 역할을 한다. 상기 희생막(67)을 상기 건식 에치백 공정을 사용하여 제거하면, 상기 희생막(67)이 에치백된 기판의 표면에 폴리머가 생성될 수 있다. 이 경우에, 상기 폴리머는 산소 가스를 사용하는 애슁 공정(ashing process)으로 제거될 수 있다. 이어서, 상기 포토레지스트 패턴(71)을 제거한다.
도 14를 참조하면, 상기 돌출된 콘택 플러그들(protruded contact plugs; 69a)을 화학기계적 연마 공정을 사용하여 평탄화시킨다. 이 경우에, 상기 장벽막(65)은 화학기계적 연마 저지막의 역할을 한다. 그 결과, 상기 장벽막(65)의 상부면(top surface)과 동일한 높이를 갖는 균일한 상부전극 콘택 플러그들(69a')이 형성될 수 있다. 상기 화학기계적 연마 공정은 상기 정렬키 영역(K) 내의 상기 희생막(67)의 상부면을 노출시킬 수 있다. 이에 따라, 상기 정렬키 트렌치 영역(67k)의 내벽을 덮는 정렬키(69k)가 형성된다. 이 경우에, 상기 정렬키(69k)는 상기 정렬키 트렌치 영역(67k)의 깊이(D)에 의존하는 표면단차(S)를 가질 수 있다. 상기 표면단차(S)가 일정 값보다 큰 경우에, 상기 정렬키(69k)를 인식함으로써(recognizing) 진행되는 후속의 사진공정 동안 오정렬이 발생하는 것을 방지할 수 있다.
계속해서, 상기 상부전극 콘택 플러그들(69a') 및 상기 정렬키(69k)를 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 사진공정 및 식각 공정을 사용하여 패터닝하여 상기 상부전극 콘택 플러그들(69a')을 덮는 플레이트 라인들(73)을 형성한다. 상기 플레이트 라인들(73)을 형성하기 위한 상기 사진공정은 상기 정렬키(69k)를 사용하여 진행될 수 있다. 본 실시예들에 따르면, 상술한 바와 같이 상기 정렬키(69k)가 일정 값보다 큰 표면단차(S)를 갖도록 형성될 수 있으므로, 상기 플레이트 라인들(73)을 형성하기 위한 사진공정시 오정렬(mis-alignment)이 발생하는 것을 방지할 수 있다.
본 발명의 또 다른 실시예들에서, 상기 상부전극 콘택 플러그들(69a')은 도 2 내지 도 9를 참조하여 설명된 실시예들과 동일한 방법들을 사용하여 형성될 수도 있다. 즉, 상기 상부전극 콘택 플러그들(69a')은 제1 및 제2 화학기계적 연마 공정들 및 단일 에치백 공정을 사용하여 형성될 수도 있다. 구체적으로, 도 11에 보여진 도전성 플러그막(69)을 형성한 후에, 상기 도전성 플러그막(69)을 제1 화학기계적 연마 공정을 사용하여 평탄화시키어 상기 장벽막(65)의 상부면을 노출시킨다. 그 결과, 상기 셀 어레이 영역(C) 내에 도 12에 보여진 바와 같이 리세스된 콘택 플러그들(69a)이 형성될 수 있다. 이 경우에, 상기 정렬키 영역(K) 내에 도 14에 보여진 것과 동일한 표면단차(S)를 갖는 예비 정렬키(67k)가 형성될 수 있다. 상기 제1 화학기계적 연마 공정을 실시하는 동안 상기 셀 어레이 영역의 가장자리(C2)에 심한 스트레스(severe stresss)가 가해질지라도, 상기 가장자리(C2) 내의 상기 상부전극들(61)이 상기 장벽막(65)보다 낮은 상부면을 갖도록 형성되는 것을 방지할 수 있다. 이는, 상기 제1 화학기계적 연마 공정을 실시하는 동안 상기 장벽막(65)이 연마 저지막의 역할을 하기 때문이다.
계속해서, 상기 노출된 희생막(67)을 에치백 공정을 사용하여 제거하여 상기 리세스된 콘택 플러그들(69a) 및 상기 예비 정렬키(67k)을 상대적으로 돌출시킨다. 상기 노출된 희생막(67)을 제거하기 위한 에치백 공정은 상기 장벽막(65)을 식각 저지막으로 사용하여 실시될 수 있다. 이어서, 상기 콘택 프러그들(69a) 및 상기 예비 정렬키(67k)의 돌출부들을 제2 화학기계적 연마 공정을 사용하여 제거한다. 상기 제2 화학기계적 연마 공정을 실시하는 동안 상기 장벽막(65)은 연마 저지막의 역할을 한다. 그 결과, 상기 셀 어레이 영역(C)의 전체에 걸쳐서 균일한 높이를 갖는 상부전극 콘택 플러그들(도 14의 69a')이 형성될 수 있고, 상기 정렬키 영역(K) 내에 도 14의 표면단차(S)보다는 작으나 일정한 표면단차를 갖는 정렬키가 형성될 수 있다. 본 실시예에서 상기 금속층간 절연막(63)의 두께를 증가시키면, 상기 정렬키의 표면단차를 증가시킬 수 있다.
다음에, 도 14를 다시 참조하여 본 발명에 따른 반도체 기억소자의 구조를 설명하기로 한다.
도 14를 참조하면, 반도체기판(51) 상에 층간절연막(53)이 제공된다. 상기 반도체기판(51)은 셀 어레이 영역(C), 상기 셀 어레이 영역(C)을 둘러싸는 주변회로 영역(P) 및 상기 주변회로 영역(P)에 인접한 정렬키 영역(K)을 구비할 수 있다. 상기 셀 어레이 영역(C)은 중심 영역(central region; C1) 및 가장자리 영역(edge region; C2)을 갖고, 상기 정렬키 영역(K)은 메인 칩들 사이의 스크라이브 레인(scribe lane)에 해당할 수 있다. 상기 반도체기판(51)에 셀 트랜지스터들(도시하지 않음) 및 주변회로 트랜지스터들(도시하지 않음)이 제공될 수 있다. 이 경우에, 상기 층간절연막(53)은 상기 트랜지스터들을 갖는 기판을 덮는다. 상기 층간절연막(53) 상에 보호막(55)이 적층된다. 상기 보호막(55)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 상기 셀 어레이 영역(C) 내에 상기 보호막(55)을 관통하는 복수개의 하부전극들(57)이 제공된다. 상기 하부전극들(57)은 타이타늄 질화막일 수 있다.
상기 셀 어레이 영역(C) 내의 상기 보호막(5) 상에 상기 하부전극들(57)을 덮는 복수개의 정보 저장요소들(62)이 배치된다. 상기 정보 저장요소들(62)의 각각은 차례로 적층된 정보저장 물질 패턴들(data storage material patterns; 59) 및 상부전극(61)을 구비한다. 상기 정보저장 물질 패턴들(59)은 칼코게나이드막과 같은 상변화 물질 패턴들일 수 있다. 상기 정보 저장요소들(62)을 갖는 기판 상에 금속층간 절연막(63)이 제공된다. 상기 금속층간 절연막(63)은 평평한 상부면(flat top surface)을 갖도록 평탄화된 절연막(planarized insulation layer)인 것이 바람직하다.
상기 금속층간 절연막(63) 상에 장벽막(65)이 적층된다. 상기 장벽막(65)은 식각저지막, 화학기계적 연마 저지막, 불순물 차단막 및 스트레스 완충막중 적어도 어느 하나로서 역할을 할 수 있다. 상기 상부전극들(61)은 각각 상기 장벽막(65) 및 상기 금속층간 절연막(63)을 관통하고 균일한 높이를 갖는 상부전극 콘택 플러그들(69a')에 접촉한다. 상기 상부전극 콘택 플러그들(69a')은 상기 하부전극들(57)보다 큰 폭을 가질 수 있다. 상기 상부전극 콘택 플러그들(69a')은 텅스텐막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막 또는 타이타늄 텅스텐막(TiW)과 같은 금속막일 수 있다.
이에 더하여, 상기 정렬키 영역(K) 내의 상기 장벽막(65) 상에 희생막(67)이 적층될 수 있다. 이 경우에, 상기 정렬키 영역(K) 내에 적어도 상기 희생막(67) 및 상기 장벽막(65)을 관통하고 상기 금속층간 절연막(63) 내부까지 연장된 정렬키 트렌치 영역(67k)이 제공될 수 있다. 즉, 상기 정렬키 트렌치 영역(67k)은 상기 희생막(67) 및 상기 장벽막(65)의 전체 두께(total thickness)보다 큰 깊이를 가질 수 있다. 상기 정렬키 트렌치 영역(63)의 내벽은 표면단차(S)를 갖는 정렬키(69k)로 덮여진다. 결과적으로, 상기 정렬키(69k)의 상기 표면단차(S)는 상기 정렬키 트렌치 영역(67k)의 깊이(D), 즉 상기 희생막(67)의 두께에 의존할 수 있다. 따라서, 상기 희생막(67)의 두께를 증가시키면, 상기 정렬키(69k)는 후속의 사진공정 동안 발생될 수 있는 오정렬을 방지하기에 충분한 표면단차를 가질 수 있다. 상기 정렬키(69k)는 상기 상부전극 콘택 플러그들(69a')과 동일한 물질막일 수 있다.
더 나아가서, 상기 셀 어레이 영역(C) 내에 상기 상부전극 콘택 플러그들(69a')을 덮는 플레이트 라인들(73)이 배치될 수 있다.
<실험예; examples>
이하에서는, 종래의 기술 및 본 발명에 따라 제작된 최종 콘택 플러그들의 콘택저항에 대한 전기적인 측정결과들(electrical measurement results)을 설명하기로 한다. 여기서, 상기 콘택저항은 콘택 스트링 패턴들(contact string patterns)을 사용하여 측정되었고, 상기 콘택 스트링 패턴들의 각각은 직렬 연결된 1944개의 콘택 플러그들을 갖도록 형성되었다. 상기 콘택저항은 상기 콘택 플러그 및 상기 콘택 플러그 상에 형성되는 GST막 패턴 사이의 저항에 해당한다. 본 실험들에서, 상기 콘택 플러그들은 타이타늄 질화막으로 형성하였고, 본 발명의 실시예 들에 따라 형성된 최종 콘택 플러그들의 직경은 500Å이었다.
도 15a는 단일 화학기계적 연마 공정(a single CMP step)을 사용하는 종래의 기술에 따라 제작된 최종 콘택 플러그들의 콘택저항에 대한 측정결과들을 도시한 그래프이다. 도 15a에 보여진 측정결과들은 20장의 반도체 웨이퍼들에 형성된 콘택 스트링 패턴들로부터 얻어진 데이타이다. 도 15a에 있어서, 가로축은 콘택 스트링 패턴들이 형성된 반도체 웨이퍼들의 일련번호들(serial numbers; N)을 나타내고, 세로축은 상기 각 웨이퍼들의 15지점들(fifteen positions)에 형성된 콘택 스트링 패턴들로부터 얻어진 15개의 콘택 저항값들의 평균 콘택저항값(Rc)을 나타낸다. 도 15a의 측정결과들을 보여주는 콘택 스트링 패턴들의 최종 콘택 플러그들은 반도체웨이퍼 상에 형성된 실리콘 산화막을 패터닝하여 노드 콘택홀들을 형성하고 상기 노드 콘택홀들을 갖는 웨이퍼 상에 타이타늄 질화막을 형성하고 상기 타이타늄 질화막을 1회의 화학기계적 연마 공정을 사용하여 평탄화시킴으로써 제작되었다. 상기 노드 콘택홀들은 본 발명의 실시예에서 설명된 포토레지스트 플로우 기술을 사용하여 형성하였다. 결과적으로, 상기 노드 콘택홀들 및 그 내부에 채워진 상기 콘택 플러그들은 본 발명의 실시예들에서와 같이 경사진 측벽 프로파일을 갖도록 형성되었다.
도 15a를 참조하면, 상기 최종 콘택 플러그 및 그 위에 형성된 GST막 패턴 사이의 콘택 저항(Rc)은 약 300 내지 1000000 (ohm/contact)의 범위 내에서 불균일하게 분포되었다. 이러한 콘택저항(Rc)의 불균일도는 상기 1회의 화학기계적 연마 공정의 불균일도(non-uniformity)에 기인하는 것으로 이해될 수 있다. 다시 말해 서, 상기 1회의 화학기계적 연마 공정 후에 형성되는 상기 콘택 플러그들의 높이가 상기 각 반도체 웨이퍼들 내에서 불균일하기 때문인 것으로 이해될 수 있다. 상기 콘택 플러그들의 불균일한 높이들은 그들의 상부직경들의 불균일성을 초래한다. 이는 상기 콘택 플러그들이 상술한 바와 같이 경사진 측벽 프로파일을 갖기 때문이다. 그 결과, 상기 예비 콘택 플러그들 및 상기 GST막 패턴들 사이의 접촉면적들 역시 불균일하여 도 15a에 보여진 바와 같이 불균일한 콘택저항 특성을 보일 수 있다.
도 15b는 도 7을 참조하여 설명된 2단계의 화학기계적 연마 공정들(two CMP steps), 즉 제1 및 제2 화학기계적 연마 공정들 후에 형성되는 최종 콘택 플러그들의 콘택저항에 대한 측정결과들을 도시한 그래프이다. 다시 말해서, 도 15b의 측정결과는 도 7에서 설명된 세정공정의 적용없이 제작된 콘택 스트링 패턴들로부터 얻어진 데이타이다. 또한, 도 15b에 보여진 측정결과들은 15장의 반도체 웨이퍼들에 형성된 콘택 스트링 패턴들로부터 얻어진 데이타이다. 도 15b에 있어서, 가로축은 콘택 스트링 패턴들이 형성된 반도체 웨이퍼들의 일련번호들(N)을 나타내고, 세로축은 상기 각 웨이퍼들의 15지점들에 형성된 콘택 스트링 패턴들로부터 얻어진 15개의 콘택 저항값들의 평균 콘택저항값(Rc)을 나타낸다.
도 15b를 참조하면, 상기 최종 콘택 플러그 및 그 위에 형성된 GST막 패턴 사이의 콘택 저항(Rc)은 약 900 내지 20000 (ohm/contact)의 범위 내에 분포되었다. 즉, 도 15b의 콘택저항 특성은 도 15a의 콘택저항 특성에 비하여 개선된 결과를 보였다. 이는 상기 최종 콘택 플러그들의 상부직경들이 상기 예비 콘택 플러그 들의 상부직경들보다 균일하기 때문인 것으로 이해될 수 있다.
도 15c는 도 6 및 도 7을 참조하여 설명된 제1 및 제2 화학기계적 연마 공정들 및 세정공정을 적용하여 형성된 최종 콘택 플러그들의 콘택저항에 대한 측정결과들을 도시한 그래프이다. 상기 세정공정은 산소 플라즈마를 채택하는 애슁공정 및 200:1의 희석된 불산용액(diluted HF solution)을 채택하는 습식 세정공정을 사용하여 실시하였다. 도 15c에 보여진 측정결과들은 15장의 반도체 웨이퍼들에 형성된 콘택 스트링 패턴들로부터 얻어진 데이타이다. 도 15c에 있어서, 가로축은 콘택 스트링 패턴들이 형성된 반도체 웨이퍼들의 일련번호들(N)을 나타내고, 세로축은 상기 각 웨이퍼들의 15지점들에 형성된 콘택 스트링 패턴들로부터 얻어진 15개의 콘택 저항값들의 평균 콘택저항값(Rc)을 나타낸다.
도 15c를 참조하면, 상기 세정된 최종 콘택 플러그 및 그 위에 형성된 GST막 패턴 사이의 콘택 저항(Rc)은 약 500 내지 1100 (ohm/contact)의 범위 내에서 균일하게 분포되었다. 즉, 도 15c의 콘택저항 특성은 도 15b의 콘택저항 특성에 비하여 더욱 균일한 결과를 보였다. 이는 상기 최종 콘택 플러그들의 표면들에 잔존하는 폴리머 및/또는 파티클들을 제거하기 위한 세정공정에 기인하는 것으로 이해될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 작고 균일한 크기를 갖는 최종 콘택 플러그들을 형성할 수 있다. 이에 따라, 상기 최종 콘택 플러그들이 상변화 기억셀들의 히터들로 채택되는 경우에, 상변화 기억소자의 쓰기 효율을 향상 시킬 수 있다. 이에 더하여, 상기 최종 콘택 플러그들의 표면들에 세정공정을 적용하는 경우에, 상기 최종 콘택 플러그들 및 그 위의 GST막 패턴들 사이의 균일한 콘택저항을 얻을 수 있다. 이에 따라, 상변화 기억 셀들의 쓰기 효율(프로그램 효율)을 더욱 개선시킬 수 있다. 또한, 상변화 저항체들과 같은 정보 저장요소들의 상부에 형성되는 상부전극 콘택 플러그들의 높이를 균일하게 제어할 수 있다.

Claims (97)

  1. 기판 상에 보호막 및 희생막을 차례로 형성하고,
    상기 희생막 및 상기 보호막을 패터닝하여 콘택홀을 형성하고,
    상기 콘택홀을 채우는 예비 콘택 플러그를 형성하고,
    상기 희생막을 선택적으로 제거하여 상기 보호막을 노출시킴과 동시에 상기 예비 콘택 플러그의 상부를 상대적으로 돌출시키고,
    상기 예비 콘택 플러그의 돌출부를 제거하여 상기 보호막 내에 잔존하는 최종 콘택 플러그를 형성하는 것을 포함하는 콘택 구조체 형성방법.
  2. 제 1 항에 있어서,
    상기 보호막은 상기 희생막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  3. 제 2 항에 있어서,
    상기 보호막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하고, 상기 희생막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  4. 제 1 항에 있어서,
    상기 콘택홀은 양의 경사진 측벽을 갖도록 형성되되, 상기 콘택홀의 상부 폭은 그 것의 하부 폭보다 큰 것을 특징으로 하는 콘택 구조체 형성방법.
  5. 제 4 항에 있어서,
    상기 양의 경사진 측벽을 갖는 상기 콘택홀을 형성하는 것은
    상기 희생막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 희생막의 소정영역을 노출시키는 개구부를 갖도록 형성되고,
    상기 포토레지스트 패턴을 플로우시키어 상기 개구부의 측벽 프로파일을 양의 경사진 측벽 프로파일로 변환시키되, 상기 양의 경사진 측벽 프로파일을 갖는 상기 개구부의 하부 폭은 그것의 상부 폭보다 작고,
    상기 플로우된 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막 및 상기 보호막을 연속적으로 식각하여 상기 희생막 및 상기 보호막 내에 홀을 형성하고,
    상기 플로우된 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  6. 제 5 항에 있어서,
    상기 포토레지스트 패턴을 플로우시키는 것은 250℃ 내지 350℃의 온도에서 실시하는 것을 특징으로 하는 콘택 구조체 형성방법.
  7. 제 5 항에 있어서,
    상기 플로우된 포토레지스트 패턴을 제거한 후에, 상기 홀의 측벽 상에 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  8. 제 7 항에 있어서,
    상기 스페이서는 산화 가스의 사용없이 형성되는 절연막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  9. 제 8 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  10. 제 4 항에 있어서,
    상기 양의 경사진 측벽을 갖는 상기 콘택홀을 형성하는 것은
    상기 희생막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 희생막의 소정영역을 노출시키는 개구부를 갖도록 형성되고,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막 및 상기 보호막을 연속적으로 식각하여 상기 희생막 및 상기 보호막 내에 홀을 형성하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 홀의 측벽 상에 스페이서를 형성하는 것을 포함하는 것을 특징으로 하 는 콘택 구조체 형성방법.
  11. 제 10 항에 있어서,
    상기 스페이서는 산화 가스의 사용없이 형성되는 절연막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  12. 제 11 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  13. 제 1 항에 있어서,
    상기 예비 콘택 플러그를 형성하는 것은
    상기 희생막 상에 그리고 상기 콘택홀 내에 도전막을 형성하고,
    상기 희생막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  14. 제 13 항에 있어서,
    상기 도전막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  15. 제 13 항에 있어서,
    상기 도전막을 평탄화시키는 것은 화학기계적 연마 기술 또는 에치백 기술을 사용하여 실시하는 것을 특징으로 하는 콘택 구조체 형성방법.
  16. 제 1 항에 있어서,
    상기 희생막을 선택적으로 제거하는 것은 건식 식각공정을 사용하여 실시하는 것을 특징으로 하는 콘택 구조체 형성방법.
  17. 제 16 항에 있어서,
    상기 건식 식각공정은 플라즈마를 채택하는 등방성 식각공정을 사용하여 실시하는 것을 특징으로 하는 콘택 구조체 형성방법.
  18. 제 16 항에 있어서,
    상기 희생막이 선택적으로 제거된 반도체기판에 애슁(ashing) 공정을 적용하여 상기 노출된 보호막 상에 형성된 폴리머를 제거하는 것을 더 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  19. 제 1 항에 있어서,
    상기 예비 콘택 플러그의 상기 돌출부를 제거하는 것은 화학기계적 연마 기술 또는 에치백 기술을 사용하여 실시하는 것을 특징으로 하는 콘택 구조체 형성방 법.
  20. 제 19 항에 있어서,
    상기 돌출부를 제거한 후에, 상기 최종 콘택 플러그의 표면 및 상기 보호막의 표면을 세정하는 것을 더 포함하는 것을 특징으로 콘택 구조체 형성방법.
  21. 제 20 항에 있어서,
    상기 세정은 산소 플라즈마를 사용하는 애슁공정을 실시하는 것과 불산을 사용하여 습식 세정하는 것을 포함하는 것을 특징으로 하는 콘택 구조체 형성방법.
  22. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역에 스위칭 소자를 형성하고,
    상기 스위칭 소자를 갖는 반도체기판의 전면 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 내에 콘택 패드를 형성하되, 상기 콘택 패드는 상기 스위칭 소자에 전기적으로 접속되도록 형성되고,
    상기 콘택 패드 및 상기 하부 층간절연막을 덮는 보호막을 형성하고,
    상기 보호막 상에 희생막을 형성하되, 상기 희생막은 상기 보호막에 대하여 식각 선택비를 갖는 물질막으로 형성하고,
    상기 희생막 및 상기 보호막을 패터닝하여 상기 콘택 패드를 노출시키면서 양의 경사진 측벽 프로파일을 갖는 콘택홀을 형성하되, 상기 콘택홀의 하부 폭은 그것의 상부 폭보다 작고,
    상기 콘택홀을 채우는 예비 콘택 플러그를 형성하고,
    상기 희생막을 선택적으로 제거하여 상기 보호막을 노출시킴과 동시에 상기 예비 콘택 플러그의 상부를 상대적으로 돌출시키고,
    상기 예비 콘택 플러그의 돌출부를 제거하여 상기 보호막 내에 잔존하는 최종 콘택 플러그를 형성하는 것을 포함하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 스위칭 소자는 소오스 영역, 드레인 영역 및 상기 소오스/드레인 영역들 사이의 채널 영역 상부의 게이트 전극을 갖도록 형성된 억세스 모스 트랜지스터이되, 상기 콘택 패드는 상기 소오스 영역에 전기적으로 연결되도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 보호막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하고, 상기 희생막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 22 항에 있어서,
    상기 양의 경사진 측벽 프로파일을 갖는 상기 콘택홀을 형성하는 것은
    상기 희생막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 희생막의 소정영역을 노출시키는 개구부를 갖도록 형성되고,
    상기 포토레지스트 패턴을 플로우시키어 상기 개구부의 측벽 프로파일을 양의 경사진 측벽 프로파일로 변환시키되, 상기 양의 경사진 측벽 프로파일을 갖는 상기 개구부의 하부 폭은 그것의 상부 폭보다 작고,
    상기 플로우된 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막 및 상기 보호막을 연속적으로 식각하여 상기 콘택 패드를 노출시키는 홀을 형성하고,
    상기 플로우된 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 포토레지스트 패턴을 플로우시키는 것은 250℃ 내지 350℃의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 플로우된 포토레지스트 패턴을 제거한 후에, 상기 홀의 측벽 상에 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 스페이서는 산화 가스의 사용없이 형성되는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  30. 제 22 항에 있어서,
    상기 양의 경사진 측벽 프로파일을 갖는 상기 콘택홀을 형성하는 것은
    상기 희생막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 희생막의 소정영역을 노출시키는 개구부를 갖도록 형성되고,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막 및 상기 보호막을 연속적으로 식각하여 상기 콘택 패드를 노출시키는 홀을 형성하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 홀의 측벽 상에 스페이서를 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 스페이서는 산화 가스의 사용없이 형성되는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  33. 제 22 항에 있어서,
    상기 예비 콘택 플러그를 형성하는 것은
    상기 희생막 상에 그리고 상기 콘택홀 내에 도전막을 형성하고,
    상기 희생막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  34. 제 33 항에 있어서,
    상기 도전막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  35. 제 33 항에 있어서,
    상기 도전막을 평탄화시키는 것은 화학기계적 연마 기술 또는 에치백 기술을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  36. 제 22 항에 있어서,
    상기 희생막을 선택적으로 제거하는 것은 건식 식각공정을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  37. 제 36 항에 있어서,
    상기 건식 식각공정은 플라즈마를 채택하는 등방성 식각공정을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  38. 제 36 항에 있어서,
    상기 희생막이 선택적으로 제거된 반도체기판에 애슁(ashing) 공정을 적용하여 상기 노출된 보호막 상에 형성된 폴리머를 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  39. 제 22 항에 있어서,
    상기 예비 콘택 플러그의 상기 돌출부를 제거하는 것은 화학기계적 연마 기술 또는 에치백 기술을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  40. 제 39 항에 있어서,
    상기 돌출부를 제거한 후에, 상기 최종 콘택 플러그의 표면 및 상기 보호막의 표면을 세정하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  41. 제 40 항에 있어서,
    상기 세정은 산소 플라즈마를 사용하는 애슁공정을 실시하는 것과 불산을 사용하여 습식 세정하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  42. 반도체기판 상에 보호막 및 희생막을 차례로 형성하되, 상기 희생막은 상기 보호막에 대하여 식각 선택비를 갖는 물질막으로 형성하고,
    상기 희생막 및 상기 보호막을 패터닝하여 양의 경사진 측벽 프로파일을 갖는 콘택홀을 형성하되, 상기 콘택홀의 하부 폭은 그것의 상부 폭보다 작고,
    상기 콘택홀을 채우는 예비 콘택 플러그를 형성하고,
    상기 희생막을 선택적으로 제거하여 상기 보호막을 노출시킴과 동시에 상기 예비 콘택 플러그의 상부를 상대적으로 돌출시키고,
    상기 예비 콘택 플러그의 상기 돌출부를 제거하여 상기 보호막 내에 잔존하는 최종 콘택 플러그를 형성하고,
    상기 최종 콘택 플러그를 덮는 상변화 물질 패턴을 구비하는 정보 저장요소(storage element)를 형성하는 것을 포함하는 상변화 기억소자의 제조방법.
  43. 제 42 항에 있어서,
    상기 보호막을 형성하기 전에 상기 반도체기판에 엑세스 모스 트랜지스터를 형성하되, 상기 억세스 모스 트랜지스터는 서로 이격된 소오스 영역 및 드레인 영 역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역 상부의 게이트 전극을 갖도록 형성되고,
    상기 억세스 모스 트랜지스터를 갖는 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 내에 상기 소오스 영역에 전기적으로 접속된 콘택 패드를 형성하는 것을 더 포함하되, 상기 보호막은 상기 콘택 패드 및 상기 하부 층간절연막을 덮도록 형성되고 상기 콘택홀은 상기 콘택 패드를 노출시키도록 형성되는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  44. 제 42 항에 있어서,
    상기 보호막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하고, 상기 희생막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  45. 제 42 항에 있어서,
    상기 콘택홀을 형성하는 것은
    상기 희생막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 희생막의 소정영역을 노출시키는 개구부를 갖도록 형성되고,
    상기 포토레지스트 패턴을 플로우시키어 상기 개구부의 측벽 프로파일을 양의 경사진 측벽 프로파일로 변환시키되, 상기 양의 경사진 측벽 프로파일을 갖는 상기 개구부의 하부 폭은 그것의 상부 폭보다 작고,
    상기 플로우된 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막 및 상기 보호막을 연속적으로 식각하여 홀을 형성하고,
    상기 플로우된 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  46. 제 45 항에 있어서,
    상기 포토레지스트 패턴을 플로우시키는 것은 250℃ 내지 350℃의 온도에서 실시하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  47. 제 45 항에 있어서,
    상기 플로우된 포토레지스트 패턴을 제거한 후에, 상기 홀의 측벽 상에 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  48. 제 47 항에 있어서,
    상기 스페이서는 산화 가스의 사용없이 형성되는 절연막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  49. 제 48 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  50. 제 42 항에 있어서,
    상기 콘택홀을 형성하는 것은
    상기 희생막 상에 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은 상기 희생막의 소정영역을 노출시키는 개구부를 갖도록 형성되고,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막 및 상기 보호막을 연속적으로 식각하여 홀을 형성하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 홀의 측벽 상에 스페이서를 형성하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  51. 제 50 항에 있어서,
    상기 스페이서는 산화 가스의 사용없이 형성되는 절연막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  52. 제 51 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  53. 제 42 항에 있어서,
    상기 예비 콘택 플러그를 형성하는 것은
    상기 희생막 상에 그리고 상기 콘택홀 내에 도전막을 형성하고,
    상기 희생막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  54. 제 53 항에 있어서,
    상기 도전막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  55. 제 53 항에 있어서,
    상기 도전막을 평탄화시키는 것은 화학기계적 연마 기술 또는 에치백 기술을 사용하여 실시하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  56. 제 42 항에 있어서,
    상기 희생막을 선택적으로 제거하는 것은 건식 식각공정을 사용하여 실시하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  57. 제 56 항에 있어서,
    상기 건식 식각공정은 플라즈마를 채택하는 등방성 식각공정을 사용하여 실시하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  58. 제 56 항에 있어서,
    상기 희생막이 선택적으로 제거된 반도체기판에 애슁(ashing) 공정을 적용하여 상기 노출된 보호막 상에 형성된 폴리머를 제거하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  59. 제 42 항에 있어서,
    상기 예비 콘택 플러그의 상기 돌출부를 제거하는 것은 화학기계적 연마 기술 또는 에치백 기술을 사용하여 실시하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  60. 제 59 항에 있어서,
    상기 돌출부를 제거한 후에, 상기 최종 콘택 플러그의 표면 및 상기 보호막의 표면을 세정하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  61. 제 60 항에 있어서,
    상기 세정은 산소 플라즈마를 사용하는 애슁공정을 실시하는 것과 불산을 사 용하여 습식 세정하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  62. 제 42 항에 있어서,
    상기 정보 저장요소를 형성하는 것은
    상기 최종 콘택 플러그를 갖는 반도체기판 상에 상변화 물질막을 형성하고,
    상기 상변화 물질막을 패터닝하여 상기 최종 콘택 플러그를 덮는 상변화 물질 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  63. 제 62 항에 있어서,
    상기 상변화 물질막은 칼코게나이드 물질막(chalcogenide layer)으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  64. 제 63 항에 있어서,
    상기 칼코게나이드 물질막은 게르마늄, 스티비움 및 텔루리움을 함유하는 화합물막(a compound layer containing germanium, stibium and tellurium)인 것을 특징으로 하는 상변화 기억소자의 제조방법.
  65. 제 42 항에 있어서,
    상기 정보 저장요소를 형성하는 것은
    상기 최종 콘택 플러그를 갖는 반도체기판 상에 상변화 물질막 및 상부전극막을 차례로 형성하고,
    상기 상부전극막 및 상기 상변화 물질막을 패터닝하여 상기 최종 콘택 플러그를 덮는 상변화 물질 패턴 및 상기 상변화 물질 패턴 상에 적층된 상부전극을 형성하는 것을 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  66. 제 65 항에 있어서,
    상기 상변화 물질막은 칼코게나이드 물질막(chalcogenide layer)으로 형성하고, 상기 상부전극막은 타이타늄 질화막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  67. 제 42 항에 있어서,
    상기 정보 저장요소를 갖는 반도체기판 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 상에 상기 정보 저장요소와 전기적으로 접속된 플레이트 라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  68. 반도체기판 상부에 형성된 보호막;
    상기 보호막을 관통하는 콘택홀;
    상기 콘택홀을 채우는 최종 콘택 플러그;
    상기 최종 콘택 플러그를 덮는 상변화 물질 패턴 또는 유전체막을 구비하는 정보 저장요소; 및
    상기 정보 저장요소 및 상기 보호막을 덮는 상부 층간절연막을 포함하는 반도체 소자.
  69. 제 68 항에 있어서,
    상기 보호막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 반도체소자.
  70. 제 68 항에 있어서,
    상기 최종 콘택 플러그의 측벽 및 상기 콘택홀의 측벽 사이에 개재된 스페이서를 더 포함하되, 상기 최종 콘택 플러그의 상부 폭은 상기 콘택홀의 상부 폭보다 작은 것을 특징으로 하는 반도체소자.
  71. 제 70 항에 있어서,
    상기 스페이서는 실리콘 질화막 또는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 반도체소자.
  72. 제 68 항에 있어서,
    상기 정보 저장요소가 상기 상변화 물질 패턴을 구비하는 경우에, 상기 상변화 물질 패턴은 상기 최종 콘택 플러그의 상부면과 접촉하는 것을 특징으로 하는 반도체소자.
  73. 제 72 항에 있어서,
    상기 상변화 물질 패턴은 칼코게나이드막인 것을 특징으로 하는 반도체소자.
  74. 제 73 항에 있어서,
    상기 칼코게나이드막은 게르마늄, 스티비움 및 텔루리움을 함유하는 화합물막(a compound layer containing germanium, stibium and tellurium)인 것을 특징으로 하는 반도체소자.
  75. 제 72 항에 있어서,
    상기 정보 저장요소는 상기 상변화 물질 패턴 상에 적층된 상부전극을 더 포함하는 것을 특징으로 하는 반도체소자.
  76. 제 75 항에 있어서,
    상기 상부전극은 타이타늄 질화막인 것을 특징으로 하는 반도체소자.
  77. 제 68 항에 있어서,
    상기 정보 저장요소가 상기 유전체막을 구비하는 경우에, 상기 정보 저장요소는 스토리지 커패시터인 것을 특징으로 하는 반도체소자.
  78. 셀 어레이 영역, 주변회로 영역 및 정렬키 영역을 갖는 반도체 기판 상에 보호막을 형성하고,
    상기 셀 어레이 영역 내의 상기 보호막 상에 복수개의 정보 저장요소들(data storage elements)을 형성하되, 상기 정보 저장요소들의 각각은 차례로 적층된 정보 저장물질 패턴 및 상부전극을 구비하도록 형성되고,
    상기 정보 저장요소들을 갖는 기판 상에 평탄화된 금속층간 절연막을 형성하고,
    상기 평탄화된 금속층간 절연막 상에 장벽막(barrier layer) 및 희생막을 차례로 형성하되, 상기 희생막은 상기 장벽막에 대하여 식각 선택비를 갖는 절연막으로 형성하고,
    상기 희생막, 상기 장벽막 및 상기 금속층간 절연막을 패터닝하여 상기 상부전극들을 각각 노출시키는 플레이트 라인 콘택홀들을 형성하고,
    상기 플레이트 라인 콘택홀들을 채우고 상기 희생막을 덮는 도전성 플러그막을 형성하고,
    상기 도전성 플러그막을 에치백하여 상기 희생막의 상부면을 노출시킴과 동시에 상기 플레이트 라인 콘택홀들 내에 리세스된 콘택 플러그들을 형성하고,
    상기 노출된 희생막을 제거하여 상기 리세스된 콘택 플러그들을 상대적으로 돌출시키고,
    상기 돌출된 콘택 플러그들을 화학기계적 연마 공정을 사용하여 평탄화시키어 상기 상부전극들 상에 균일한 높이를 갖는 상부전극 콘택 플러그들을 형성하는 것을 포함하는 반도체 기억소자의 제조방법.
  79. 제 78 항에 있어서,
    상기 정보 저장요소들을 형성하기 전에 상기 셀 어레이 영역 내의 상기 보호막을 관통하는 복수개의 하부전극들을 형성하는 것을 더 포함하되, 상기 정보 저장요소들은 각각 상기 하부전극들을 덮도록 형성되고 상기 플레이트 라인 콘택홀들은 상기 하부전극들보다 상대적으로 큰 직경을 갖도록 형성되는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  80. 제 78 항에 있어서,
    상기 정보 저장물질 패턴들은 상변화 물질 패턴들(phase change material patterns)인 것을 특징으로 하는 반도체 기억소자의 제조방법.
  81. 제 78 항에 있어서,
    상기 장벽막은 식각저지막, 화학기계적 연마 저지막, 불순물 차단막(impurity blocking layer) 및 스트레스 완충막중 적어도 어느 하나로서 역할을 하는 물질막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  82. 제 81 항에 있어서,
    상기 장벽막이 상기 식각저지막 및/또는 상기 화학기계적 연마 저지막으로 사용되는 경우에, 상기 장벽막은 실리콘 질화막 또는 실리콘 산질화막으로 형성하고 상기 희생막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  83. 제 81 항에 있어서,
    상기 장벽막이 상기 불순물 차단막으로 사용되는 경우에, 상기 장벽막은 실리콘 질화막, 알루미늄 산화막 또는 타이타늄 산화막으로 형성하는 것을 특징으로 반도체 기억소자의 제조방법.
  84. 제 81 항에 있어서,
    상기 장벽막이 상기 스트레스 완충막으로 사용되는 경우에, 상기 장벽막은 상기 평탄화된 금속층간 절연막 및 상기 희생막과 상반되는 응력(opposite stress)를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  85. 제 84 항에 있어서,
    상기 평탄화된 금속층간 절연막 및 상기 희생막이 인장응력(tensile stress)를 갖는 언도우프트 산화막(undoped silicate glass; USG)으로 형성되는 경우에, 상기 장벽막은 압축응력(compressive stress)을 갖는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  86. 제 78 항에 있어서,
    상기 도전성 플러그막은 텅스텐막, 타이타늄 질화막, 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막 또는 타이타늄 텅스텐(TiW)으로 형성하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  87. 제 78 항에 있어서,
    상기 도전성 플러그막을 에치백하는 것은 건식식각 공정 또는 습식식각 공정을 사용하여 실시하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  88. 제 78 항에 있어서,
    상기 노출된 희생막을 제거하는 것은 에치백 공정을 사용하여 실시하되, 상기 에치백 공정은 상기 장벽막을 식각 저지막으로 사용하여 진행하는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  89. 제 78 항에 있어서,
    상기 정렬키 영역 내의 상기 희생막, 상기 장벽막 및 상기 금속층간 절연막은 상기 플레이트 라인 콘택홀들을 형성하는 동안 패터닝되어 상기 플레이트 라인 콘택홀보다 깊은 정렬키 트렌치 영역을 형성하되, 상기 도전성 플러그막은 상기 정렬키 트렌치 영역의 내벽을 덮도록 콘포말하게 형성되는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  90. 제 89 항에 있어서,
    상기 도전성 플러그막을 에치백하기 전에 상기 정렬키 영역 내의 상기 도전성 플러그막을 덮는 포토레지스트 패턴을 형성하는 것과,
    상기 돌출된 콘택 플러그들을 평탄화시키기 전에 상기 포토레지스트 패턴을 제거하는 것을 더 포함하되, 상기 돌출된 콘택 플러그들의 평탄화는 상기 정렬키 트렌치 영역 내에 표면단차를 갖는 정렬키를 남기는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  91. 제 90 항에 있어서,
    상기 상부전극 콘택 플러그들을 갖는 기판 상에 도전성 플레이트막을 형성하고,
    상기 도전성 플레이트 막을 패터닝하여 상기 상부전극 콘택 플러그들을 덮는 플레이트 라인들을 형성하는 것을 더 포함하되, 상기 도전성 플레이트막은 상기 정렬키를 사용하는 사진공정으로 패터닝되는 것을 특징으로 하는 반도체 기억소자의 제조방법.
  92. 셀 어레이 영역, 주변회로 영역 및 정렬키 영역을 갖는 반도체 기판;
    상기 기판 상에 형성된 보호막;
    상기 셀 어레이 영역 내의 상기 보호막 상에 2차원적으로 배열되되, 그들의 각각은 차례로 적층된 정보 저장물질 패턴 및 상부전극을 구비하는 정보 저장요소들;
    상기 정보 저장요소들을 갖는 기판 상에 적층된 평탄화된 금속층간 절연막;
    상기 평탄화된 금속층간 절연막 상에 적층된 장벽막; 및
    상기 장벽막 및 상기 금속층간 절연막을 관통하여 상기 상부전극들에 각각 접촉하는 상부전극 콘택 플러그들을 포함하는 반도체 기억소자.
  93. 제 92 항에 있어서,
    상기 셀 어레이 영역 내의 상기 보호막을 관통하는 복수개의 하부전극들을 더 포함하되, 상기 정보 저장물질 패턴들은 각각 상기 하부전극들에 접촉하고 상기 상부전극 콘택 플러그들은 상기 하부전극들보다 큰 직경을 갖는 것을 특징으로 하는 반도체 기억소자.
  94. 제 92 항에 있어서,
    상기 정보 저장물질 패턴들은 상변화 물질 패턴들인 것을 특징으로 하는 반도체 기억소자.
  95. 제 92 항에 있어서,
    상기 장벽막은 식각저지막, 화학기계적 연마 저지막, 불순물 차단막 및 스트레스 완충막중 적어도 어느 하나로서 역할을 하는 것을 특징으로 하는 반도체 기억 소자.
  96. 제 92 항에 있어서,
    상기 상부전극 콘택 플러그들을 덮는 플레이트 라인들을 더 포함하는 것을 특징으로 하는 반도체 기억소자.
  97. 제 92 항에 있어서,
    상기 정렬키 영역 내의 상기 장벽막 상에 적층된 희생막;
    상기 정렬키 영역 내의 상기 희생막, 상기 장벽막 및 상기 금속층간 절연막 내에 형성되고 상기 희생막 및 상기 장벽막의 전체 두께보다 큰 깊이를 갖는 정렬키 트렌치 영역; 및
    상기 정렬키 트렌치 영역의 내벽을 덮고 표면단차를 갖는 정렬키를 더 포함하는 것을 특징으로 하는 반도체 기억소자.
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