KR100626388B1 - 상변환 메모리 소자 및 그 형성 방법 - Google Patents

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Abstract

저항 산포 불량이 발생하지 않으면서 프로그램 전류를 효과적으로 낮출 수 있는 상변환 기억 소자 및 그 형성 방법을 개시한다. 이 상변환 기억 소자는 층간절연막 상의 하부전극 패턴; 상기 하부전극 패턴 상에 위치하는 절연막 패턴; 상기 절연막 패턴과 상기 하부전극 패턴을 관통하여 상기 하부전극 패턴 및 상기 층간절연막과 접하는 상변환 패턴; 및 상기 상변환 패턴 상의 상부전극을 구비한다.
Figure 112005030563613-pat00001
상변환 기억 소자

Description

상변환 메모리 소자 및 그 형성 방법{Phase-changable memory device and method of forming the same}
도 1은 본 발명의 일 실시예에 따른 상변환 메모리 소자의 단면도를 나타낸다.
도 2 내지 7은 도 1의 상변환 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
도 8은 본 발명의 다른 실시예에 따른 상변환 메모리 소자의 단면도를 나타낸다.
도 9 내지 12는 도 8의 상변환 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
도 13은 또 다른 실시예에 따른 상변환 메모리 소자의 단면도를 나타낸다.
*도면의 주요 부분에 대한 부호의 설명
100: 반도체 기판 104: 게이트 전극
113: 층간절연막 114: 하부전극 콘택
116: 하부전극 118: 절연막
126: 상변환막 128: 상부전극막
본 발명은 비휘발성 메모리 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 상변환 메모리 소자 및 그 형성 방법에 관한 것이다.
비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 메모리 소자들, 예컨대 상변환 메모리 소자들이 최근에 제안된 바 있다. 상기 상변환 메모리 소자들은 GST(Ge2Sb2Te5)막등의 온도에 따라 결정상 또는 비결정상으로 상(phase)이 변하는 성질을 이용하여 상 변화에 따른 저항 차이를 이용하여 프로그램 및 읽기등을 실행할 수 있다.
종래 기술의 일 예에 따른 상변환 메모리 소자는 하부전극 콘택과 상변환막이 직접 접하는 구조를 갖는다. 트랜지스터에서 발생된 전류가 면적이 매우 작은 하부전극 콘택을 통해 상변환막으로 흐르면서, 상기 하부전극 콘택이 히터로서 작용하여 상기 상변환막과 상기 하부전극 콘택 사이의 계면에서 열을 발생시켜 상변환을 일으키게 된다. 상기 발생하게 된 열로 인해 상기 계면에서 상기 상변환막의 일부분의 상이 변하게 된다. 이렇게 상이 변하게 되면 상기 상변환막의 저항이 변하게 된다. 이렇게 상변환막의 상을 변하게 함으로써 상기 상변환 메모리 소자를 프로그램할 수 있다. 그러나 종래와 같이 상기 하부전극 콘택과 상기 상변환막이 직접 접하는 구조에서는 프로그램할 때 많은 전류를 필요로 한다. 왜냐하면, 상변환막의 열전도도가 높기때문에 상기 하부전극 콘택과 상기 상변환막 사이의 계면에서 발생한 열이 상기 상변환막을 통해 다른곳으로 빠져나가 열이 손실된다. 상 전이가 이루어지려면 상기 계면의 온도가 특정 온도에 도달하여야 한다. 그러나 상기 열이 손실되기 때문에 이를 보충하기 위해 필요이상의 많은 전류가 필요하다.
프로그램시 필요한 전류를 낮추기 위한 구조로써, 종래 기술의 일 예에 따른 상변환 메모리 소자는 하부전극 콘택과 접하는 하부전극 패턴 상에 절연막을 형성한 후 절연막을 패터닝하여 절연막 내에 콘택홀을 형성하고 상기 콘택홀을 상변환막으로 채워 상변환막이 콘택홀을 통하여 하부전극의 노출된 상부의 일부 표면과 접하는 구조를 갖는다. 이 구조에서 상기 상변환막과 상기 하부전극 패턴이 접하는 계면의 하부와 양측 상부에는 열전도도가 낮은 절연막이 위치하여 열의 손실을 방지한다. 그러나 이러한 구조의 상변환 메모리 소자의 형성 과정에서 식각 가스와 하부전극막이 반응하여 상기 계면에서 원하지 않는 산화막 및 불화막등이 형성되어 저항 산포 불량을 야기하게 된다. 상기 원하지 않는 산화막 및 불화막등을 제거하기 위해 RF 플라즈마를 이용하여 세정 공정을 진행하게 되는데 이때 상변환막으로 채워질 상기 콘택홀의 내측벽의 상기 절연막이 식각되어 콘택홀의 폭이 넓어지게 되고 이로 인해 단열 및 전류 감소 효과가 저하된다.
따라서, 상기 문제점을 해결하기 위하여 본 발명의 기술적 과제는 저항 산포 불량이 발생하지 않으면서 프로그램 전류를 효과적으로 낮출 수 있는 상변환 기억 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 상변환 기억 소자는 층간절연막 상의 하부전극 패턴; 상기 하부전극 패턴 상에 위치하는 절연막 패턴; 상기 절연막 패턴과 상기 하부전극 패턴을 관통하여 상기 하부전극 패턴 및 상기 층간절연막과 접하는 상변환 패턴; 및 상기 상변환 패턴 상의 상부전극을 구비한다.
상기 상변환 기억 소자는 상기 층간절연막을 관통하여 반도체 기판과 전기적으로 접하는 하부전극 콘택을 더 구비하되, 이때 상기 상변환 패턴은 바람직하게는 상기 하부전극 콘택과 직접 접하지 않는다. 상기 하부전극 패턴은 바람직하게는 상기 하부전극 콘택과 직접 접한다.
본 발명의 일 예에 따르면, 상기 하부전극 콘택은 상기 층간절연막을 관통하는 도전성 플러그로 이루어질 수 있다.
본 발명의 다른 예에 따르면, 상기 하부전극 콘택은 상기 층간절연막을 관통하는 컵 모양의 도전막 패턴으로 이루어질 수 있다. 이때 상기 층간절연막은상기 컵 모양의 하부전극 콘택의 바깥 부분과 접하는 외부 층간절연막과 상기 컵 모양의 하부전극 콘택의 안쪽 부분과 접하는 내부 층간절연막을 구비하며, 상기 상변환 패 턴은 상기 내부 층간절연막과 접한다.
본 발명의 또 다른 예에 따르면, 상기 하부전극 패턴은 하부 도전성 플러그와 상기 하부 도전성 플러그 상에 위치하는 컵 모양의 상부 도전막 패턴으로 이루어질수 있다. 상기 층간절연막은 상기 하부도전성 플러그의 측벽과 접하는 하부 층간절연막, 상기 컵 모양의 상부 도전막 패턴의 바깥부분과 접하는 외부 층간절연막, 및 상기 컵 모양의 상부 도전막 패턴의 안쪽 부분과 접하는 내부 층간절연막을 구비하며, 상기 상변환 패턴은 상기 내부 층간절연막과 접한다.
상기 절연막 패턴과 상기 상변환 패턴 사이에 스페이서가 개재될 수 있다. 상기 하부전극 패턴은 티타늄, 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨, 탄탈륨질화막 및 티타늄텅스텐막을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 이루어질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 상변환 메모리 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 층간절연막을 형성한다. 하부전극막과 절연막을 적층한다. 상기 절연막을 패터닝하여 상기 하부전극막을 노출시키는 제 1 개구부를 형성한다. 상기 제 1 개구부에 의해 노출된 상기 하부전극막을 적어도 일부 패터닝하여 상기 하부전극막의 측면과 상기 층간절연막 상부의 일부 표면을 노출시키는 제 2 개구부를 형성한다. 상변환막을 형성하여 상기 제 1 개구부 및 상기 제 2 개구부를 채운다. 그리고 상기 상변환막 상에 상부전극막을 형성한다.
상기 방법에 있어서, 상기 하부전극막을 패터닝하여 제 2 개구부를 형성하는 단계는 바람직하게는 염소(Cl) 원자를 포함하는 가스, 질소 및 아르곤을 포함하는 그룹에서 선택되는 적어도 하나의 플라즈마를 이용하여 진행된다. 이때, 상기 염소(Cl)를 포함하는 가스는 염소(Cl2) 및 염화붕소(BCl3)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 상변환막을 형성하기 전에, 상기 제 2 개구부가 형성된 상기 반도체 기판에 대해 불활성 가스를 이용하여 RF(radio frequency) 플라즈마 처리를 할 수 있다. 상기 RF 플라즈마 처리는 30~50Å 두께의 실리콘 산화막을 제거하는데 소요되는 시간 동안 진행할 수 있다. 상기 RF 플라즈마 처리하기 전에 탈이온수 및 불산등을 포함하는 그룹에서 선택되는 적어도 하나의 용액을 이용하여 습식 세정 공정을 진행할 수 있다. 상기 습식 세정으로 불필요한 산화막등이 깨끗이 제거되었을 경우, 상기 RF 플라즈마 처리는 생략될 수도 있다. 상기 제 2 개구부를 형성하기 전에, 상기 제 1 개구부의 측벽을 덮는 스페이서를 형성할 수 있으며, 상기 스페이서는 상기 제 2 개구부를 형성할 때 식각 마스크로 사용된다.
상기 방법에 있어서, 하부전극막을 형성하기전에 상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 하부전극콘택을 형성할 수 있다.
상기 하부전극 콘택은 다음과 같은 방법으로 형성될 수 있다. 먼저, 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성한다. 도전막을 형성하여 상기 콘택홀을 채워 도전성 플러그로 이루어지는 하부전극 콘택을 완성한다.
상기 하부전극 콘택은 다음과 같은 방법으로 형성될 수 있다. 반도체 기판 상에 외부 층간절연막을 형성한다. 상기 외부 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 측벽과 바닥을 콘포말하게 덮는 도전막을 형성한다. 내부 층간절연막을 형성하여 상기 콘택홀을 채운다. 평탄화 공정을 진행하여 상기 외부 층간절연막 상의 상기 내부층간절연막과 상기 도전막을 제거하여 상기 외부 층간절연막을 노출시키는 동시에 상기 콘택홀 안에 상기 콘택홀의 측벽과 바닥을 덮는 컵 모양의 도전막 패턴으로 이루어지는 하부전극 콘택을 형성한다. 이때, 상기 제 2 개구부는 상기 내부 층간절연막을 노출시키도록 형성된다.
상기 하부전극은 다음과 같은 방법으로 형성될 수 있다. 먼저, 반도체 기판 상에 하부 층간절연막을 형성한다. 상기 하부 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 하부 콘택홀을 형성한다. 제 1 도전막을 적층하여 상기 하부콘택홀을 채우는 하부 도전성 플러그를 형성한다. 외부 층간절연막을 형성한다. 상기 외부층간절연막을 패터닝하여 상기 하부 도전성 플러그를 노출시키는 상부 콘택홀을 형성한다. 상기 상부 콘택홀의 측벽과 바닥을 콘포말하게 덮는 제 2 도전막을 형성한다. 내부 층간절연막을 형성하여 상기 상부 콘택홀을 채운다. 그리고, 평탄화 공정을 진행하여 상기 외부 층간절연막 상의 상기 내부 층간절연막과 상기 제 2 도전막을 제거하여 상기 외부 층간절연막을 노출시키는 동시에 상기 상부 콘택홀 안에 상기 상부 콘택홀의 측벽과 바닥을 덮는 컵 모양의 도전막 패턴을 남기어, 상기 하부 도전성 플러그와 상기 컵 모양의 도전막 패턴으로 이루어지는 하부전극 콘택을 형성한다. 이때, 상기 제 2 개구부는 상기 내부 층간절연막을 노출시키도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 상변환 메모리 소자의 단면도를 나타낸다.
도 1을 참조하면, 소자분리막(101)이 형성된 반도체 기판(100) 상에 게이트 절연막(102)을 사이에 두고 게이트 전극(104)이 위치한다. 상기 게이트 전극(104)의 양측의 상기 반도체 기판(100)에 불순물 주입 영역(106)이 위치한다. 상기 게이트 전극(104)과 상기 불순물 주입 영역(106)이 트랜지스터를 구성한다. 상기 트랜지스터를 덮는 하부 층간절연막(113)을 관통하여 상기 불순물 주입 영역(106)과 접하도록 도전성 플러그로 이루어지는 하부전극 콘택(114)이 위치한다. 상기 하부전극 콘택(114)과 상기 하부 층간절연막(113) 상에 차례로 적층된 하부전극 패턴(116a), 절연막 패턴(118a), 상변환 패턴(126a), 상부전극 패턴(128a) 및 하드마스크막 패턴(130a)이 위치한다. 상기 하부전극 콘택(114)은 예를 들면 텅스텐, 알루미늄, 구리 및 폴리실리콘을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 하부전극 패턴(116a)은 높은 전류 밀도에 견딜수 있고 상기 상변환 패턴(126a)과 반응하지 않는 물질로서, 바람직하게는 티타늄(Ti), 티타늄질화막(TiN), 티타늄알루미늄질화막(TiAlN), 탄탈륨(Ta), 탄탈륨질화막(TaN) 및 티타늄텅스텐막(TiW)을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 이루어질 수 있다. 상기 하드마스크막 패턴(130a)은 절연막으로서, 예를 들면 실리콘산화막, 실리콘산화질화막, 실리콘질화막 및 산화알루미늄을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
상기 절연막 패턴(118a)은 상기 하부전극 패턴(116a)을 일부 노출시키는 제 1 개구부(122)를 갖는다. 상기 하부전극 패턴(116a)은 상기 하부 층간절연막(113)을 노출시키는 제 2 개구부(124)를 갖는다. 상기 제 1 개구부(122)에 의해 노출된 상기 절연막 패턴(118a)의 내측벽을 덮는 스페이서(120)는 제 1 개구부(122)에 의해 노출된 상기 하부전극 패턴(116a)의 상부 표면과 접한다. 상기 제 1 개구부(122)와 상기 제 2 개구부(124)를 통해 상기 상변환 패턴(126a)은 상기 하부전극 패턴(116a)의 측면 및 상기 하부 층간절연막(113)의 노출된 상부 표면과 접한다.
상기 하드마스크막 패턴(130a)의 상부면과 측벽, 상기 상부전극 패턴(128a)의 측벽, 상기 상변환 패턴(126a)의 측벽, 상기 절연막 패턴(118a)의 측벽, 상기 하부전극 패턴(116a)의 측벽 및 상기 하부 층간절연막(113)은 보호막(132)으로 덮인다. 상부 층간절연막(134)은 상기 보호막(132)을 덮는다. 상부전극 콘택(136)은 상기 상부층간절연막(134), 상기 보호막(132) 및 상기 하드마스크막 패턴(130a)을 차례로 관통하여 상기 상부전극 패턴(128a)과 전기적으로 접한다.
도 1의 구조에 따르면, 상기 상변환 패턴(126a)과 상기 하부전극 패턴(116a)의 측면이 접하는 계면은 상기 제 2 개구부(124)에 의해 노출되는 상기 하부전극 패턴(116a)의 측벽을 따르는 환상 구조를 갖는다. 상기 계면은 아래쪽으로 상기 하부 층간절연막(113)과 접하며, 양측의 윗쪽으로 절연막으로 이루어지는 스페이서(122) 와 접한다. 상기 스페이서(122)는 상기 절연막 패턴(118a)으로 둘러싸여진다. 본 발명에 따른 상기 상변환 메모리 소자를 프로그램할 때, 상기 트랜지스터에 의해 발생되는 전류는 상기 하부전극 콘택(114)과 상기 하부전극 패턴(116a)을 통해 흐르다가 상기 계면에서 계면 저항으로 인해 열을 발생시킨다. 이로써 상기 계면에서 상변환 프로그램 영역이 형성된다. 이때 상기 계면의 상부와 하부가 열전도도가 낮은 절연막 패턴(118a), 하부층간절연막(113) 및 스페이서(120)과 접하고 있어 단열 효과가 뛰어나다. 따라서, 적은 전류로 효과적으로 프로그램할 수 있다. 또한 상기 하부전극 패턴(116a)의 두께를 얇게 형성할 경우, 상기 접합 면적 감소에 따른 저항 증가로 열발생이 증가할 뿐만 아니라, 그 주위를 둘러싸는 절연막들에 의해 열 손실을 더욱 효과적으로 감소시키고 이에 따라 프로그램 전류도 효과적으로 감소시킬 수 있다.
도 2 내지 7은 도 1의 상변환 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
도 2를 참조하면, 반도체 기판(100) 상에 열산화 공정 또는 화학기상증착 방법등을 통해 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102) 상에 게이트전극막을 적층하고, 적어도 상기 게이트전극막을 패터닝하여 게이트 전극(104)을 형성한다. 상기 게이트전극(104)을 이온주입 마스크로 이용하여 상기 게이트 전극(104)의 양측의 상기 반도체 기판(100)의 활성 영역에 불순물 이온들을 주입하여 불순물 주입영역(106)들을 형성한다. 상기 반도체 기판(100) 상에 하부 층간절연막(113)을 형성한다. 상기 하부 층간절연막(113)을 패터닝하여 상기 불순물 주입 영역(106)을 노출시키는 콘택홀(107)을 형성한다. 상기 콘택홀(107)이 형성된 상기 반도체 기판 상에 도전막을 적층하여 상기 콘택홀(107)을 채운다. 상기 도전막에 대해 평탄화 공정을 진행하여 상기 하부 층간절연막(113)을 노출시키는 동시에, 상기 콘택홀(107) 안에 상기 도전막으로 이루어지는 플러그 형태의 하부전극 콘택(114)을 형성한다.
도 3을 참조하면, 상기 하부전극 콘택(114)이 형성된 상기 반도체 기판(100)의 전면 상에 하부전극막(116)과 절연막(118)을 차례로 형성한다. 상기 하부전극막(116)은 후속의 상변환막과 반응하지 않으며, 높은 전류 밀도를 견딜 수 있는 물질로서, 티타늄(Ti), 티타늄질화막(TiN), 티타늄알루미늄질화막(TiAlN), 탄탈륨(Ta), 탄탈륨질화막(TaN) 및 티타늄텅스텐막(TiW)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 절연막(118)은 예를 들면 실리콘산화막, 실리콘산화질화막, 실리콘질화막, 티타늄산화막 및 산화알루미늄을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 4를 참조하면, 상기 절연막(118)을 패터닝하여 상기 하부전극막(116)을 노출시키는 제 1 개구부(122)를 형성한다. 이때 상기 제 1 개구부(122)는 상기 하부전극 콘택(114)과 중첩되지 않으며 상기 하부 층간절연막(113) 상에서(over) 형성된다. 상기 반도체 기판의 전면 상에 스페이서막을 형성하고, 불소를 함유하는 가스를 사용하여 이방성 식각 공정을 진행한다. 이로써 상기 제 1 개구부에 의해 노출된 상기 절연막(118)의 내측벽을 덮되 상기 하부전극막(118)을 일부 노출시키는 스페이서(120)을 형성한다. 이때, 상기 노출된 하부전극막(116)의 표면에는 상기 식각 가스와 상기 하부전극막(116)이 반응하여 티타늄산화막, 티탄늄 불화막등이 형성된다. 이러한 티타늄산화막 및 티타늄 불화막등이 잔존하게 되면 종래 기술의 문제점과 같이 저항 산포 불량등을 야기할 수 있다. 상기 스페이서막은 예를 들면 실리콘산화막, 실리콘산화질화막, 실리콘질화막, 티타늄산화막 및 산화알루미늄을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 5를 참조하면, 상기 스페이서(120)막과 상기 절연막(118)을 식각 마스크로 이용하여 상기 노출된 하부전극막(116)을 식각하여 상기 하부 층간절연막(113)을 노출시키는 제 2 개구부(124)를 형성한다. 상기 제 2 개구부(124)는 상기 하부전극 콘택(114)을 노출시키지 않도록 형성된다. 상기 식각 공정으로 상기 노출된 하부전극막(116)의 표면에 형성된 티타늄산화막 및 티타늄불화막등이 제거된다. 상기 식각 공정은 염소(Cl)를 포함하는 가스, 질소 및 아르곤을 포함하는 그룹에서 선택되는 적어도 하나의 플라즈마를 이용하여 진행된다. 이때, 상기 염소(Cl)를 포함하는 가스는 염소(Cl2) 및 염화붕소(BCl3)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 후속으로 탈이온수 및 불산등을 포함하는 그룹에서 선택되는 적어도 하나의 용액을 이용하여 습식 세정 공정을 진행할 수 있다. 그리고 상기 제 2 개구부가 형성된 상기 반도체 기판에 대해 불활성 가스를 이용하여 RF(radio frequency) 플라즈마를 이용하여 건식 세정 공정을 진행할 수 있다. 상기 RF 플라즈마 처리는 바람직하게는 30~50Å의 두께를 갖는 실리콘산화막을 제거할 수 있을 정도로 진행될 수 있다. 상기 습식 세정으로 불필요한 산화막등이 깨끗이 제거되었을 경우, 상기 RF 플라즈마 처리는 생략될 수도 있다. 상기와 같이 염소원자를 포함하는 가스를 사용하여 식각 공정을 진행할 경우, 상기 제 2 개구부(124)에 노출되는 상기 하부전극막(116)의 측벽 및 상기 하부 층간절연막(113)의 표면에 TiCl4등이 형성될 수 있으나 이는 상기 RF 플라즈마 처리 공정에서 쉽게 제거될 수 있다.
도 6을 참조하면, 상기 제 2 개구부(126)이 형성된 상기 반도체 기판(100)의 전면에 상변환막(126), 상부전극막(128) 및 하드마스크막(130)을 차례로 형성한다. 상기 상변환막(126)은 상기 제 2 개구부(116)을 채워 상기 노출된 하부전극막(116)의 측벽과 상기 노출된 하부 층간절연막(113)의 상부 표면과 접한다. 이때 상기 하부전극막(116)의 측벽과 하부 층간절연막(113)의 상부 표면이 접하는 계면에는 종래의 산화막, 불화막등이 존재하지 않아 종래와 같이 저항 산포 불량등이 발생하지 않는다. 상기 상변환막(126)은 예를 들면 질소가 도핑되거나 도핑되지 않은 GST(Ge2Sb2Te5)막으로 형성할 수 있다. 상기 상부전극막(128)은 티타늄(Ti), 티타늄질화막(TiN), 티타늄알루미늄질화막(TiAlN), 탄탈륨(Ta), 탄탈륨질화막(TaN) 및 티타늄텅스텐막(TiW)을 구비하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 하드마스크막(130)은 예를 들면 실리콘산화막, 실리콘산화질화막, 실리콘질화막 및 산화알루미늄을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
도 7을 참조하면, 상기 하드마스크막(130), 상기 상부전극막(128), 상기 상변환막(126), 상기 절연막(118) 및 상기 하부전극막(116)을 차례로 패터닝하여 상기 하부 층간절연막(113)을 노출시키는 동시에 차례로 적층된 하부전극 패턴(116a), 절연막 패턴(118a), 상부전극 패턴(128a) 및 하드마스크막 패턴(130a)을 형성한다. 상기 패턴들(130a, 128a, 126a, 118a, 116a)은 서로 정렬된 측벽을 구비하며, 상기 하부전극 콘택(114)과 중첩된다.
도 8은 본 발명의 다른 실시예에 따른 상변환 메모리 소자의 단면도를 나타낸다.
도 8을 참조하면, 반도체 기판(100) 상에 게이트 절연막(102), 게이트 전극(104) 및 불순물 주입 영역(106)으로 이루어지는 트랜지스터를 덮도록 하부 층간절연막(108)이 위치한다. 하부 도전성 플러그(109)는 상기 하부 층간절연막(108)을 관통하여 상기 불순물 주입 영역(106)을 노출시키는 하부콘택홀(107)을 채운다. 상기 하부층간절연막(108) 상에 외부층간절연막(110)이 위치한다. 상기 외부층간절연막(110)은 상기 하부 도전성 플러그(109)를 노출시키는 상부 콘택홀(115)을 구비한다. 상부 도전성 패턴(111)은 상기 상부 콘택홀(115)의 바닥과 측벽을 덮는 컵 모양을 갖는다. 내부 층간절연막(112)은 상기 컵 모양의 도전성 패턴(111)의 안쪽에 위치하며 상기 상부 콘택홀(115)의 내부에 형성된 컵 모양의 도전성 패턴(111)의 내부를 채운다. 상기 하부층간절연막(108), 상기 외부층간절연막(110) 및 상기 내부 층간절연막(112)은 하부 층간절연막(113)을 구성한다. 상기 하부 도전성 플러그(109)와 상기 컵 모양의 상부 도전성 패턴(111)은 하부전극 콘택(114)을 구성한다.
상기 내부층간절연막(112) 및 상기 외부 층간절연막(110) 상에 상기 하부전극 콘택(114)의 컵 모양의 상부 도전성 패턴(111)과 접하도록 하부전극 패턴(116a)이 위치한다. 절연막 패턴(118a), 상변환 패턴(126a), 상부전극 패턴(128a) 및 하드마스크막 패턴(130a)이 상기 하부전극 패턴(116a) 상에 차례로 적층되며 서로 정렬된 측벽을 갖는다. 상기 상변환 패턴(126a)은 제 1 개구부(122) 및 제 2 개구부(124)를 통해 상기 내부 층간절연막(112)의 상부표면 및 상기 하부전극 패턴(116a)의 측벽과 접한다. 상기 제 1 개구부(122) 및 제 2 개구부(124)는 상기 하부전극 콘택(114)과 중첩된다. 따라서, 도 1의 구조에 비해 도 8의 구조는 단위 셀의 수평적 크기를 줄일 수 있는 장점을 갖는다.
도 9 내지 12는 도 8의 상변환 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
도 9를 참조하면, 도 2와 같이 트랜지스터가 형성된 상태에서 하부 층간절연막(108)을 형성하고 패터닝하여 불순물 주입 영역(106)을 노출시키는 하부 콘택홀(107)을 형성한다. 도전막을 적층하여 상기 하부 콘택홀(107)을 채우는 하부 도전성 플러그(109)를 형성한다. 상기 하부도전성 플러그(109)가 형성된 상기 반도체 기판(100)의 전면 상에 외부층간절연막(110)을 적층한다. 상기 외부층간절연막(110)을 패터닝하여 상기 하부 도전성 플러그(109)를 노출시키는 상부 콘택홀(115)을 형성한다. 도전막을 콘포말하게 형성하여 상기 상부 콘택홀(115)의 측벽과 바닥을 덮도록 한다. 그리고 내부 층간절연막(112)을 적층하여 상기 상부 콘택홀(115)을 채운다. 평탄화 공정을 진행하여 상기 외부층간절연막을 노출시키는 동시에 상기 상부 콘택홀(115) 안에 상기 상부 콘택홀(115)의 측벽과 바닥을 덮는 상부 도전성 패턴(111)과 내부 층간절연막(112)을 남긴다. 상기 반도체 기판 상에 하부전극막(116)을 형성한다.
도 10을 참조하면, 절연막(118)을 적층하고 패터닝하여 상기 내부 층간절연막(112) 상의 상기 하부전극막(116)을 노출시키는 제 1 개구부(122)를 형성한다. 그리고 스페이서막을 형성하고 이방성 식각하여 상기 제 1 개구부(122)에 의해 노출되는 상기 절연막(118)의 내측벽을 덮는 스페이서(120)를 형성한다.
도 11을 참조하면, 상기 절연막(118)과 상기 스페이서(120)을 식각 마스크로 이용하여 상기 노출된 하부전극막(116)을 패터닝하여 상기 내부 층간절연막(112)의 일부 상부 표면을 노출시키는 제 2 개구부(124)를 형성한다. 상변화막(126), 상부전극막(128) 및 하드마스크막(130)을 차례로 적층한다. 상기 상변환막(126)은 상기 제 2 개구부(124)를 통해 상기 하부전극막(116)의 측벽과 상기 내부 층간절연막(112)의 노출된 일부 상부 표면과 접하도록 형성된다.
도 12를 참조하면, 상기 하드마스크막(130), 상기 상부전극막(128), 상기 상변환막(126), 상기 절연막(118) 및 상기 하부전극막(116)을 차례로 패터닝하여 상기 하부 층간절연막(113)을 노출시키는 동시에 차례로 적층된 하부전극 패턴(116a), 절연막 패턴(118a), 상부전극 패턴(128a) 및 하드마스크막 패턴(130a)을 형성한다. 상기 패턴들(130a, 128a, 126a, 118a, 116a)은 서로 정렬된 측벽을 구비하며, 상기 하부전극 콘택(109)과 중첩된다.
도 13은 또 다른 실시예에 따른 상변환 메모리 소자의 단면도를 나타낸다.
도 13을 참조하면, 외부층간절연막(110)을 관통하여 불순물 주입 영역(106)을 노출시키는 하부전극 콘택(114)이 컵 모양을 갖는다. 상기 컵 모양을 갖는 하부전극 콘택(114)의 안쪽을 내부 층간절연막(112)으로 채운다. 상기 내부 층간절연막(112)과 상기 외부층간절연막(110)은 하부 층간절연막(113)을 구성한다. 상변환 패턴(126a)은 제 2 개구부(124)를 통해 하부전극 패턴(116a)의 측벽과 상기 내부 층간절연막(112)의 노출된 일부 상부 표면과 접한다. 도 13의 구조는 도 1의 구조에 비해 단위 셀의 수평적 크기를 줄일 수 있으며 도 8의 구조에 비해 간단한 형태의 하부전극 콘택 구조를 갖는다. 도 13의 상변환 메모리 소자를 형성하는 방법은 도 9에서 하부 층간절연막과 하부 도전성 플러그를 형성하는 단계를 제외하고 도 8의 상변환 메모리 소자를 형성하는 방법과 동일하다.
따라서, 본 발명에 의한 상변환 메모리 소자 및 그 형성 방법에 따르면, 상변환막과 하부전극막이 접하는 경계의 상하부에 절연막이 위치하여 단열효과를 높일 수 있어 프로그램 전류를 감소시킬 수 있다. 또한, 하부전극막의 두께 감소에 따른 저항 증가로 열발생량을 증가시킬 수 있고 상변환막과 하부전극막의 측벽이 접하는 계면이 환상 구조이므로 상기 계면에서 발생하는 열이 중심부로 집중되므로써 효과적으로 프로그램 할 수 있다. 또한 하부전극막을 패터닝하여 층간절연막을 노출시키는 개구부를 형성하므로 종래의 하부전극막 표면의 산화막 및 불화막을 제거하여 저항 산포 불량등을 방지할 수 있어, 신뢰성 있는 상변환 기억 소자를 형성할 수 있다.

Claims (33)

  1. 반도체 기판 상의 층간절연막;
    상기 층간절연막 상에 위치하며 상기 층간절연막을 일부 노출시키는 제 1 개구부를 포함하는 하부전극 패턴;
    상기 하부전극 패턴 상에 위치하며 상기 제 1 개구부와 중첩되는 제 2 개구부를 포함하는 절연막 패턴;
    상기 제 1 개구부와 상기 제 2 개구부를 통해 상기 절연막 패턴, 상기 하부전극 패턴 및 상기 층간절연막과 접하는 상변환 패턴; 및
    상기 상변환 패턴 상의 상부전극을 구비하는 상변환 메모리 소자.
  2. 제 1 항에 있어서,
    상기 층간절연막을 관통하여 상기 하부전극 패턴과 상기 반도체 기판을 전기적으로 연결시키는 하부전극 콘택을 더 구비하되,
    상기 상변환 패턴은 상기 하부전극 콘택과 직접 접하지 않는 것을 특징으로 하는 상변환 메모리 소자.
  3. 제 2 항에 있어서,
    상기 하부전극 패턴은 상기 하부전극 콘택과 직접 접하는 것을 특징으로 하는 상변환 메모리 소자.
  4. 제 3 항에 있어서,
    상기 하부전극 콘택은 상기 층간절연막을 관통하는 도전성 플러그로 이루어 지는 것을 특징으로 하는 상변환 메모리 소자.
  5. 제 3 항에 있어서,
    상기 하부전극 콘택은 상기 층간절연막을 관통하는 컵 모양의 도전막 패턴으로 이루어지며,
    상기 층간절연막은 상기 컵 모양의 하부전극 콘택의 바깥 부분과 접하는 외부 층간절연막과 상기 컵 모양의 하부전극 콘택의 안쪽 부분과 접하는 내부 층간절연막을 구비하며,
    상기 상변환 패턴은 상기 내부 층간절연막과 접하는 것을 특징으로 하는 상변환 메모리 소자.
  6. 제 3 항에 있어서,
    상기 하부전극 콘택은 하부 도전성 플러그와 상기 하부 도전성 플러그 상에 위치하는 컵 모양의 상부 도전막 패턴으로 이루어지며,
    상기 층간절연막은 상기 하부도전성 플러그의 측벽과 접하는 하부 층간절연막, 상기 컵 모양의 상부 도전막 패턴의 바깥부분과 접하는 외부 층간절연막, 및 상기 컵 모양의 상부 도전막 패턴의 안쪽 부분과 접하는 내부 층간절연막을 구비하며,
    상기 상변환 패턴은 상기 내부 층간절연막과 접하는 것을 특징으로 하는 상변환 메모리 소자.
  7. 제 1 내지 6 항 중 어느 하나의 항에 있어서,
    상기 제 2 개구부의 측벽에서 상기 절연막 패턴과 상기 상변환 패턴 사이에 개재되는 스페이서를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자.
  8. 제 7 항에 있어서,
    상기 하부전극 패턴은 티타늄, 티타늄질화막, 티타늄알루미늄질화막, 탄탈륨, 탄탈륨질화막 및 티타늄텅스텐막을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 이루어지는 것을 특징으로 하는 상변환 메모리 소자.
  9. 반도체 기판;
    상기 반도체 기판 상의 층간절연막;
    상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 도전성 플러그로 이루어지는 하부전극 콘택;
    상기 층간절연막 상에서 상기 하부전극 콘택과 중첩되며, 상기 층간절연막을 일부 노출시키는 제 1 개구부를 포함하는 하부전극 패턴;
    상기 하부전극 패턴 상에 위치하며 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖으며 상기 제 1 개구부와 중첩되는 제 2 개구부를 포함하는 절연막 패턴;
    상기 절연막 패턴 상에서 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖되, 상기 제 1 개구부와 상기 제 2 개구부를 통해 상기 절연막 패턴, 상기 하부전극 패턴 및 상기 층간절연막과 접하는 상변환 패턴; 및
    상기 상변환 패턴 상에 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖는 상부전극을 구비하는 상변환 메모리 소자.
  10. 반도체 기판;
    상기 반도체 기판 상의 외부 층간절연막;
    상기 외부 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 컵 모양을 갖는 도전막 패턴으로 이루어지는 하부전극 콘택;
    상기 컵 모양을 갖는 하부전극 콘택의 안쪽을 채우는 내부 층간절연막;
    상기 내부 층간절연막 및 상기 외부 층간절연막 상에서 상기 하부전극 콘택과 중첩되며, 상기 내부 층간절연막을 일부 노출시키는 제 1 개구부를 포함하는 하부전극 패턴;
    상기 하부전극 패턴 상에 위치하며 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖으며 상기 제 1 개구부와 중첩되는 제 2 개구부를 포함하는 절연막 패턴;
    상기 절연막 패턴 상에서 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖되, 상기 제 1 개구부와 상기 제 2 개구부를 통해 상기 절연막 패턴, 상기 하부전극 패턴 및 상기 내부 층간절연막과 접하는 상변환 패턴; 및
    상기 상변환 패턴 상에 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖는 상부전극을 구비하는 상변환 메모리 소자.
  11. 반도체 기판;
    상기 반도체 기판 상의 하부 층간절연막;
    상기 하부 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 하부 도전성 플러그;
    상기 하부 층간절연막 상의 외부 층간절연막;
    상기 외부 층간절연막을 관통하여 상기 도전성 플러그와 접하는 컵 모양의 도전막 패턴;
    상기 컵 모양의 도전막 패턴의 안쪽을 채우는 내부 층간절연막;
    상기 내부 층간절연막 및 상기 외부 층간절연막 상에서 상기 컵 모양의 도전막 패턴과 중첩되며, 상기 내부 층간절연막을 일부 노출시키는 제 1 개구부를 포함하는 하부전극 패턴;
    상기 하부전극 패턴 상에 위치하며 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖으며 상기 제 1 개구부와 중첩되는 제 2 개구부를 포함하는 절연막 패턴;
    상기 절연막 패턴 상에서 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖되, 상기 제 1 개구부와 상기 제 2 개구부를 통해 상기 절연막 패턴, 상기 하부전극 패턴 및 상기 내부 층간절연막과 접하는 상변환 패턴; 및
    상기 상변환 패턴 상에 상기 하부전극 패턴의 측벽과 정렬되는 측벽을 갖는 상부전극을 구비하는 상변환 메모리 소자.
  12. 제 9 항에 있어서,
    상기 제 2 개구부의 측벽에서 상기 절연막 패턴과 상기 상변환 패턴 사이에 개재되는 스페이서를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자.
  13. 반도체 기판 상에 층간절연막을 형성하는 단계;
    하부전극막과 절연막을 적층하는 단계;
    상기 절연막을 패터닝하여 상기 하부전극막을 노출시키는 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부에 의해 노출된 상기 하부전극막을 적어도 일부 패터닝하여 상기 하부전극막과 상기 층간절연막을 노출시키는 제 2 개구부를 형성하는 단계;
    상변환막을 형성하여 상기 제 1 개구부 및 상기 제 2 개구부를 채우는 단계; 및
    상기 상변환막 상에 상부전극막을 형성하는 단계를 구비하는 상변환 메모리 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 하부전극막을 패터닝하여 제 2 개구부를 형성하는 단계는 염소(Cl)를 포함하는 가스, 질소 및 아르곤을 포함하는 그룹에서 선택되는 적어도 하나의 플라즈마를 이용하여 진행되는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  15. 제 14 항에 있어서,
    상기 염소(Cl)를 포함하는 가스는 염소(Cl2) 및 염화붕소(BCl3)를 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  16. 제 14 항에 있어서,
    상기 상변환막을 형성하기 전에, 상기 제 2 개구부가 형성된 상기 반도체 기판에 대해 불활성 가스를 이용하여 RF(radio frequency) 플라즈마 처리를 하는 단계를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  17. 제 13 항에 있어서,
    상기 제 2 개구부를 형성하기 전에,
    상기 제 1 개구부의 측벽을 덮는 스페이서를 형성하는 단계를 더 구비하되,
    상기 제 2 개구부를 형성할 때, 상기 스페이서가 식각 마스크로 사용되는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  18. 제 14 항에 있어서,
    상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 하부전극 콘택을 형성하는 단계를 더 구비하되,
    상기 하부전극 콘택을 형성하는 단계는,
    상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 및
    도전막을 형성하여 상기 콘택홀을 채우는 단계를 포함하는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  19. 제 14 항에 있어서,
    상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 하부전극 콘택을 형성하는 단계를 더 구비하되,
    상기 하부전극 콘택을 형성하는 단계는,
    상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽과 바닥을 콘포말하게 덮는 도전막을 형성하는 단계;
    내부 층간절연막을 형성하여 상기 콘택홀을 채우는 단계; 및
    평탄화 공정을 진행하여 상기 층간절연막 상의 상기 내부층간절연막과 상기 도전막을 제거하여 상기 층간절연막을 노출시키는 동시에 상기 콘택홀 안에 상기 콘택홀의 측벽과 바닥을 덮는 컵 모양의 도전막 패턴을 남기는 단계를 구비하되,
    상기 제 2 개구부는 상기 내부 층간절연막을 노출시키는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  20. 제 14 항에 있어서,
    상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 하부전극 콘택을 형성하는 단계를 더 구비하되,
    상기 하부전극 콘택을 형성하는 단계는,
    상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 하부 콘택홀을 형성하는 단계;
    제 1 도전막을 적층하여 상기 하부콘택홀을 채우는 하부 도전성 플러그를 형성하는 단계;
    외부 층간절연막을 형성하는 단계;
    상기 외부층간절연막을 패터닝하여 상기 하부 도전성 플러그를 노출시키는 상부 콘택홀을 형성하는 단계;
    상기 상부 콘택홀의 측벽과 바닥을 콘포말하게 덮는 제 2 도전막을 형성하는 단계;
    내부 층간절연막을 형성하여 상기 상부 콘택홀을 채우는 단계; 및
    평탄화 공정을 진행하여 상기 외부 층간절연막 상의 상기 내부 층간절연막과 상기 제 2 도전막을 제거하여 상기 외부 층간절연막을 노출시키는 동시에 상기 상부 콘택홀 안에 상기 상부 콘택홀의 측벽과 바닥을 덮는 컵 모양의 도전막 패턴을 남기는 단계를 구비하되,
    상기 제 2 개구부는 상기 내부 층간절연막을 노출시키는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  21. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    도전막을 형성하여 상기 콘택홀을 채우는 도전성 플러그로 이루어지는 하부전극 콘택을 형성하는 단계;
    하부전극막과 절연막을 적층하는 단계;
    상기 절연막을 패터닝하여 상기 하부전극막을 노출시키는 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부에 의해 노출된 상기 하부전극막을 적어도 일부 패터닝하여 상기 하부전극막과 상기 층간절연막을 노출시키는 제 2 개구부를 형성하는 단계;
    상변환막을 형성하여 상기 제 1 개구부 및 상기 제 2 개구부를 채우는 단계; 및
    상기 상변환막 상에 상부전극막을 형성하는 단계를 구비하는 상변환 메모리 소자의 형성 방법.
  22. 반도체 기판 상에 외부 층간절연막을 형성하는 단계;
    상기 외부 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽과 바닥을 콘포말하게 덮는 도전막을 형성하는 단계;
    내부 층간절연막을 형성하여 상기 콘택홀을 채우는 단계;
    평탄화 공정을 진행하여 상기 외부 층간절연막 상의 상기 내부층간절연막과 상기 도전막을 제거하여 상기 외부 층간절연막을 노출시키는 동시에 상기 콘택홀 안에 상기 콘택홀의 측벽과 바닥을 덮는 컵 모양의 도전막 패턴으로 이루어지는 하부전극 콘택을 형성하는 단계;
    하부전극막과 절연막을 적층하는 단계;
    상기 절연막을 패터닝하여 상기 하부전극막을 노출시키는 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부에 의해 노출된 상기 하부전극막을 적어도 일부 패터닝하여 상기 하부전극막과 상기 내부 층간절연막을 노출시키는 제 2 개구부를 형성하는 단계;
    상변환막을 형성하여 상기 제 1 개구부 및 상기 제 2 개구부를 채우는 단계; 및
    상기 상변환막 상에 상부전극막을 형성하는 단계를 구비하는 상변환 메모리 소자의 형성 방법.
  23. 반도체 기판 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 하부 콘택홀을 형성하는 단계;
    제 1 도전막을 적층하여 상기 하부콘택홀을 채우는 하부 도전성 플러그를 형성하는 단계;
    외부 층간절연막을 형성하는 단계;
    상기 외부층간절연막을 패터닝하여 상기 하부 도전성 플러그를 노출시키는 상부 콘택홀을 형성하는 단계;
    상기 상부 콘택홀의 측벽과 바닥을 콘포말하게 덮는 제 2 도전막을 형성하는 단계;
    내부 층간절연막을 형성하여 상기 상부 콘택홀을 채우는 단계;
    평탄화 공정을 진행하여 상기 외부 층간절연막 상의 상기 내부 층간절연막과 상기 제 2 도전막을 제거하여 상기 외부 층간절연막을 노출시키는 동시에 상기 상부 콘택홀 안에 상기 상부 콘택홀의 측벽과 바닥을 덮는 컵 모양의 도전막 패턴을 형성하는 단계;
    하부전극막과 절연막을 적층하는 단계;
    상기 절연막을 패터닝하여 상기 하부전극막을 노출시키는 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부에 의해 노출된 상기 하부전극막을 적어도 일부 패터닝하여 상기 하부전극막과 상기 내부 층간절연막을 노출시키는 제 2 개구부를 형성하는 단계;
    상변환막을 형성하여 상기 제 1 개구부 및 상기 제 2 개구부를 채우는 단계; 및
    상기 상변환막 상에 상부전극막을 형성하는 단계를 구비하는 상변환 메모리 소자의 형성 방법.
  24. 제 21 항에 있어서,
    상기 하부전극막을 패터닝하여 제 2 개구부를 형성하는 단계는 염소(Cl)를 포함하는 가스, 질소 및 아르곤을 포함하는 그룹에서 선택되는 적어도 하나의 플라즈마를 이용하여 진행되는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  25. 제 24 항에 있어서,
    상기 염소(Cl)를 포함하는 가스는 염소(Cl2) 및 염화붕소(BCl3)를 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  26. 제 24 항에 있어서,
    상기 상변환막을 형성하기 전에, 상기 제 2 개구부가 형성된 상기 반도체 기판에 대해 불활성 가스를 이용하여 RF(radio frequency) 플라즈마 처리를 하는 단계를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  27. 제 21항에 있어서,
    상기 제 2 개구부를 형성하기 전에,
    상기 제 1 개구부의 측벽을 덮는 스페이서를 형성하는 단계를 더 구비하되,
    상기 제 2 개구부를 형성할 때, 상기 스페이서가 식각 마스크로 사용되는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  28. 제 16 항에 있어서,
    상기 RF 플라즈마 처리는 30~50Å 두께의 실리콘 산화막을 제거하는데 소요되는 시간 동안 진행되는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  29. 제 14 항에 있어서,
    상기 상변환막을 형성하기 전에, 상기 제 2 개구부가 형성된 상기 반도체 기판에 대해 탈이온수 및 불산을 포함하는 그룹에서 선택되는 적어도 하나의 용액을 이용하여 습식 세정 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  30. 제 26 항에 있어서,
    상기 RF 플라즈마 처리는 30~50Å 두께의 실리콘 산화막을 제거하는데 소요되는 시간 동안 진행되는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  31. 제 24 항에 있어서,
    상기 상변환막을 형성하기 전에, 상기 제 2 개구부가 형성된 상기 반도체 기판에 대해 탈이온수 및 불산을 포함하는 그룹에서 선택되는 적어도 하나의 용액을 이용하여 습식 세정 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자의 형성 방법.
  32. 제 10 항에 있어서,
    상기 절연막 패턴과 상기 상변환 패턴 사이에 개재되는 스페이서를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자.
  33. 제 11 항에 있어서,
    상기 절연막 패턴과 상기 상변환 패턴 사이에 개재되는 스페이서를 더 구비하는 것을 특징으로 하는 상변환 메모리 소자.
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