KR100441692B1 - 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자 - Google Patents

개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자 Download PDF

Info

Publication number
KR100441692B1
KR100441692B1 KR10-2001-7012157A KR20017012157A KR100441692B1 KR 100441692 B1 KR100441692 B1 KR 100441692B1 KR 20017012157 A KR20017012157 A KR 20017012157A KR 100441692 B1 KR100441692 B1 KR 100441692B1
Authority
KR
South Korea
Prior art keywords
delete delete
memory
layer
contact
memory device
Prior art date
Application number
KR10-2001-7012157A
Other languages
English (en)
Other versions
KR20020007341A (ko
Inventor
타일러 로우레이
스탠포드 알. 오브신스키
가이 씨. 위커
패트릭 제이. 클러시
보일 패쉬마코프
볼로디미르 추바티즈
세르게이 코스틸레프
Original Assignee
오보닉스, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/276,273 external-priority patent/US6969866B1/en
Application filed by 오보닉스, 아이엔씨. filed Critical 오보닉스, 아이엔씨.
Publication of KR20020007341A publication Critical patent/KR20020007341A/ko
Application granted granted Critical
Publication of KR100441692B1 publication Critical patent/KR100441692B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 대량의 상전이 메모리 재료(250); 및 상기 메모리 재료(250)에 전기 신호를 공급하는 제1 및 제2 접점을 포함하는 메모리 소자를 제공하며, 상기 제1 접점은 도전성 측벽 스페이서(130A,130B)를 포함한다. 변형적으로는, 상기 제1 접점은 상기 메모리 재료(250)에 인접한 에지를 갖는 접점 층을 포함할 수 있다.

Description

개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자{ELECTRICALLY PROGRAMMABLE MEMORY ELEMENT WITH IMPROVED CONTACTS}
오보닉(Ovonic) EEPROM은 독점권이 있고, 성능이 우수하며, 비휘발성인 박막 전자 메모리 소자이다. 그러한 메모리 소자의 장점으로는 데이터의 비휘발성 저장, 높은 비트 밀도에 대한 잠재력, 그 결과로서, 메모리 소자의 작은 표면 공간( footprint)과 간단한 2-단자 소자 구성에 기인한 낮은 원가, 장기간의 재프로그램밍 사이클 수명, 낮은 프로그래밍 에너지, 및 속도가 빠르다는 점을 들 수 있다. 이러한 오보닉 EEPROM은 아날로그와 디지털 두가지 형태의 정보 저장이 가능하다. 디지털 저장은 이진수(메모리 셀당 1비트) 또는 다중 상태(셀당 다중 비트) 중 어느 하나일 수 있다.
전자 메모리용으로 전기적으로 기록가능하고 소거가능한 상전이 재료(즉, 일반적으로 비정질인 상태와 일반적으로 결정질인 상태 중 어느 한 상태로 프로그램될 수 있는 재료)를 이용하는 일반적인 개념은, 예를 들면 본원 발명의 양수인과 동일한 양수인에게 양도되고, 본원에 참고가 되는 오브신스키(Ovshinsky) 명의의 미국 특허 제3,271,591호 및 제3,530,441호의 명세서에 개시되어 있는 바와 같이, 당업계에 알려져 있다.
상기 미국 특허 제3,271,591호 및 제3,530,441호의 명세서에 개시되어 있는 초기의 상전이 재료는 국부적인 구조적 질서의 변화에 근거를 둔 것이었다. 구조적 질서의 변화는 메모리 재료 내부에서 몇몇 종(species)들의 원자 이동에 의하여 조절되는 것이 일반적이었다. 비정질 상태와 결정질 상태 중 어느 한 상태로의 그 같은 원자 이동은 그러한 이동을 조절하는 데 필요한 시간을 요함으로써, 프로그래밍 시간이 비교적 많이 소요되었고 또한 프로그래밍 에너지도 비교적 많이 소비되었다.
특히 국부적인 질서가 보다 양호한 방향으로(결정질화를 증대시키는 방향으로) 프로그래밍될 때의 비교적 느린(현재 기준으로) 프로그래밍 속도와, 국부적인 질서의 변화를 일으키는 데 요구되는 비교적 높은 입력 에너지라는 제약들 때문에, 상기 미국 특허 제3,271,591호 및 제3,530,441호의 명세서에 개시되어 있는 메모리 셀은 테이프, 플로피 디스크, 자기 또는 광 하드 디스크 드라이브, 고체 디스크 플래시, DRAM, SRAM, 및 소켓 플래시 메모리와 같은 현재의 컴퓨터 메모리 용도에 대한 직접적이고도 범용적인 대체물로서 광범위하게 사용되지는 못했다.
이들 제약 중 가장 현저하게 대두대는 제약은 국부적인 질서의 검출가능한 변화를 일으킬 목적으로 칼코겐화물(chalcogenide) 재료의 화학적 및/또는 전자적 결합 구조의 검출가능한 변화를 일으키는 데 필요한 비교적 높은 입력 에너지이었다. 이러한 재료를 스위칭하는 데 필요한 전기 에너지는 약 마이크로주울(micro- joule) 단위의 범위로 측정되는 것이 일반적이었다. 이러한 에너지가 메모리 셀의 행 및 열 고체 매트릭스를 이루는 메모리 소자 각각에 공급되어야 한다는 점에 주목하여야 한다. 이같이 높은 에너지 레벨은 각각의 개별 메모리 소자와 연결된 셀 분리/어드레스 소자 및 어드레스 라인에 대한 높은 전류 전달 요건으로 나타난다.
낮은 프로그래밍 에너지는 대규모의 아카이벌 저장(archival storage)용으로 EEPROM이 사용될 때 특히 중요하다. 이러한 방식으로 사용될 경우, EEPROM은 현재의 컴퓨터 시스템의 (자기 또는 광 하드 드라이브와 같은) 기계적 하드 드라이브로 교체될 수가 있다. 종래의 기계적 하드 드라이브를 EEPROM "하드 드라이브"로 교체하려는 주된 이유들 중 하나는 기계적 시스템의 비교적 대량의 전력 소비를 감소시키려고 한 이유일 것이다. 랩탑 컴퓨터의 경우에, 이러한 교체는, 기계적 하드 디스크 드라이브가 랩탑 컴퓨터에서 가장 큰 전력 소비원 중 하나이기 때문에 특히 관심을 갖게 한다. 그러므로, 이같은 전력 부하를 감소시킴으로써, 파워 셀(power cell)들의 전하당 컴퓨터의 작동 시간을 실질적으로 증가시키는 것이 특히 유리하다. 그러나, 기계적 하드 드라이브를 EEPROM으로 교체하는 것이 높은 스위칭 에너지(결과적으로는 많은 전력)를 필요로 하는 경우, 전력 절감은 합리적이 아니거나 또는 고작 몽상에 지나지 않을 수 있다. 그러므로, 범용 메모리로 간주될 수 있는 어떠한 EEPROM도 낮은 프로그래밍 에너지를 필요로 한다.
또한, 상기 오브신스키 명의의 미국 특허 제3,271,591호 및 제3,530,441호의 명세서에 기재되어 있는 전기적인 메모리 재료들의 스위칭 시간들도 중요하였다. 이러한 재료들은 세트 시간(전기적인 메모리 재료를 비정질 상태로부터 결정질 상태로 스위칭하는 데 소요되는 시간)에 대하여는 수 밀리초 범위의 시간을 필요로 하며; 리세트 시간(전기적인 메모리 재료를 결정질 상태로 부터 다시 비정질 상태로 스위칭하는 데 소요되는 시간)에 대하여는 대략 마이크로초 단위의 시간을 필요로 하는 것이 일반적이었다.
전기적인 스위칭 시간을 줄이고 프로그래밍 에너지를 감소시키는 전기적인 상전이 재료들 및 메모리 셀들은 본원에 참고가 되는, 일반 승계된 오브신스키 명의의 미국 특허 제5,166,758호의 명세서에 기재되어 있다. 전기적인 상전이 재료들 및 메모리 셀들의 다른 예는 본원에 모두 참고가 되는, 일반 승계된 미국 특허 제5,296,716호, 제5,414,271호, 제5,359,205호, 제5,341,328호, 제5,536,947호, 제5,534,712호, 제5,687,112호, 및 제5,825,046호의 명세서에 기재되어 있다. 전기적인 상전이 재료들 및 메모리 셀들의 또 다른 예는 본원에 모두 참고가 되는, 일반 승계된 미국 특허출원 제08/878,870호, 제09/102,887호, 및 제08/942,000호의 명세서에 기재되어 있다.
대체로, 상기 특허 및 특허출원의 명세서에 개시된 상전이 재료들은 일반적으로 비정질인 국부 질서의 구조 상태와 일반적으로 결정질인 국부 질서의 구조 상태 중 어느 한 구조 상태로 전기적으로 스위칭될 수 있다. 이같은 재료들은 또한 완전히 비정질인 상태 내지 완전히 결정질인 상태의 전체 범위에 걸쳐 상이한 검출가능한 국부 질서 상태 중 어느 한 국부 질서 상태로 전기적으로 스위칭될 수도 있다. 즉, 이같은 재료들의 스위칭은 완전히 비정질인 상태와 완전히 결정질인 상태 사이에서 일어날 필요가 있는 것이 아니라, 오히려 완전히 비정질인 상태 내지 완전히 결정질인 상태의 범위에 걸쳐 다수의 국부 질서 상태로 표현되는 "그레이 스케일(gray scale)"을 제공하도록 (1) 국부 질서의 변화, 또는 (2) 상이한 국부 질서를 갖는 대량의 2 또는 그 이상의 재료들의 변화 중 어느 하나를 반영하는 증분 단계로 스위칭될 수 있다. 그러한 상전이 재료들은 그 자체의 상태에 따라 상이한 전기적인 특성을 나타낸다. 예를 들면, 상전이 재료는 비정질 상태에서의 전기 저항율이 결정질 상태에서의 저항율보다 높게 나타난다.
상전이 재료들은 실로 비휘발성 재료이며, 주기 재생 신호(period refresh signal)를 필요치 않고 메모리 셀에 의하여 저장되는 정보의 보전(保全)을 유지한다. 뿐만 아니라, 상전이 재료들은, 이들 재료가 선택된 전기 입력 신호에 응답하여 재료 자체의 이전 저항 값과는 무관하게, 특정의 개시 또는 소거 저항 값으로 설정될 필요없이 복수 개의 저항 값 중 하나로 직접 설정될 수 있도록 직접 오버라이트될 수 있는 것이 바람직하다. 게다가, 상전이 재료들은 2진수로 부호화된 정보를 아날로그 형태로 모방하여 단일 셀내에 단일 저항 값으로서 2진수로 부호화된 정보를 구성하는 다중 비트를 저장함으로써 단일 셀 내 다중 비트의 2진수로 부호화된 정보의 그레이 스케일 저장을 제공하는 큰 동적 범위를 갖는 것이 바람직하다.
관련 출원 정보본원 출원은 1997년 10월 1일자 출원된 미국 특허출원 제08/942,000호의 일부 계속출원이다.기술 분야본 발명은 독특한 구조로 설계된 전기적으로 작동되는 고체 메모리 소자에 관한 것이다. 보다 구체적으로 설명하면, 본 발명은 메모리 소자의 주요 구성요소인 접점과 메모리 재료간의 새로운 구조적 관계에 관한 것이다.
도1은 도전성 측벽 스페이서를 포함하는 본 발명의 메모리 소자의 단면도이다.
도2는 도전성 측벽 스페이서를 포함하고, 채널 길이와 평행한 본 발명의 메모리 어레이의 단면도이다.
도3은 도전성 측벽 스페이서를 포함하고, 채널 폭과 평행한 본 발명의 메모리 어레이의 단면도이다.
도4는 본 발명의 메모리 어레이의 회로도이다.
도5A 내지 도5O는 본 발명의 메모리 어레이를 제조하기 위한 공정 단계의 순서에 대한 개략적인 단면도들을 도시한 것이다.
도6은 폭이 좁혀진 도전성 측벽 스페이서를 포함하는 본 발명의 메모리 어레이의 단면도로서, 본 발명의 메모리 어레이의 폭을 통해 절취된 단면도이다.
도7은 이중(dual) 층으로 이루어진 도전성 측벽 스페이서를 포함하는 본 발명의 메모리 소자의 단면도이다.
도8A 내지 도8E는 이중 층으로 이루어진 도전성 측벽 스페이서를 포함하는 메모리 소자를 제조하기 위한 공정 단계의 순서에 대한 개략적인 단면도들을 도시한 것이다.
도9는 바이어(via)에 형성된 도전성 측벽 스페이서를 포함하는 본 발명의 메모리 소자의 3차원 도면이다.
도10A는 메모리 재료에 인접한 개방 단부를 갖는 컵형상의 표면을 포함하는 본 발명의 메모리 소자의 3차원 도면이다.
도10B는 메모리 재료에 인접한 개방 단부를 갖는 컵형상의 표면을 포함하는 본 발명의 메모리 소자의 단면도이다.
도11A는 메모리 재료에 인접한 접점 층인 접점을 갖는 메모리 소자의 3차원 도면이다.
도11B는 메모리 재료에 인접한 접점 층인 접점을 갖는 메모리 소자의 단면도이다.
본 발명의 한 목적은 프로그래밍 에너지가 감소된 메모리 소자를 제공하는 것이다. 본 발명의 다른 한 목적은 셀 면적이 감소된 메모리 어레이를 제공하는 것이다.
본 발명의 이들 및 다른 목적은, 대량의 상전이 메모리 재료; 및 상기 메모리 재료에 전기 신호를 공급하는 제1 및 제2 접점을 포함하고, 상기 제1 접점이 도전성 측벽 스페이서를 포함하는 전기적으로 프로그램가능한 단일-셀 메모리 소자에 의해 달성된다.
본 발명의 이들 및 다른 목적은, 대량의 상전이 메모리 재료; 및 상기 메모리 재료에 전기 신호를 공급하는 제1 및 제2 접점을 포함하고, 상기 제1 접점이 상기 대량의 상전이 메모리 재료에 인접한 에지를 갖는 접점 층을 포함하는 전기적으로 작동되는 메모리 소자에 의해 달성된다.
본 발명의 이들 및 다른 목적은, CMOS 제조 공정용으로 사용되는 여러 번의 마스킹 단계이외에 3번 이하의 마스킹 단계를 포함하는, 8F2미만의 셀 면적을 갖는 전기적으로 작동되는 메모리 어레이를 제조하는 방법에 의해 달성된다.
본 발명의 이들 및 다른 목적은, CMOS 제조 공정용으로 사용되는 여러 번의 마스킹 단계이외에 3번 이하의 마스킹 단계를 포함하는, 6F2미만의 셀 면적을 갖는 전기적으로 작동되는 메모리 어레이를 제조하는 방법에 의해 달성된다.
본 발명의 이들 및 다른 목적은, CMOS 제조 공정용으로 사용되는 여러 번의 마스킹 단계이외에 3번 이하의 마스킹 단계를 포함하는, 무전하 측정(non-charge-measurement)용의, 전기적으로 작동되는 메모리 어레이를 제조하는 방법에 의해 달성된다.
본 발명의 이들 및 다른 목적은, CMOS 제조 공정용으로 사용되는 여러 번의 마스킹 단계이외에 3번 이하의 마스킹 단계를 포함하는, 무전하 저장(non-charge-storage)용의, 전기적으로 작동되는 메모리 어레이를 제조하는 방법에 의해 달성된다.
도1은 반도체 기판(102)상에 형성된 본 발명의 메모리 소자(100)의 단면도이다. 메모리 소자(100)는 두 개의 독립적인 단일-셀 메모리 소자를 포함한다. 제1 단일-셀 메모리 소자는 제1 접점(130A), 메모리 재료 층(250), 및 제2 접점(270)을 포함한다. 제2 단일-셀 메모리 소자는 제1 접점(130B), 메모리 재료 층(250), 및 제2 접점(270)을 포함한다. 도시된 바와 같이 도1에 도시된 실시예에 있어서, 두 개의 메모리 소자는 단일 재료로 연이어진 대량의 상전이 메모리 재료를 공유할 수 있다. 메모리 재료 층(250)과 제2 접점(270)의 수평 배치된 부분 사이를 전기적으로 분리시키기 위한 절연 층(260)이 제공되어 있다. 또한, 절연 층(260)은 메모리 재료 층(250)내에 열 에너지를 유지하는 서멀 블랭킷(thermal blanket)을 제공한다. 제1 접점(130A)은 유전체 영역(140)에 의하여 제1 접점(130B)과 전기적으로 분리되어 있다. 제1 접점(130A,130B)과 제2 접점(270)은 메모리 재료 층에 전기 신호를 공급한다. 메모리 소자(100)의 상단에는 상부 유전체 영역(180)이 증착되어 있다. 상부 유전체 영역(180)은 보로포스포실리케이트 글래스(BPSG)를 포함하는 것이 바람직하다.
도시된 실시예에 있어서, 제1 접점(130A,130B)은 유전체 영역(128)의 측벽 표면(128S)을 따라 형성된 도전성 측벽 스페이서(본원에서는 "도전성 스페이서"라고도 언급함)이다. (측벽 표면(128S)과 표면(106)은 예시된 평면에 대하여 수직으로 연장하는 트렌치를 형성한다.)
도시된 특정한 구성에서는, 메모리 재료 층(250)의 바닥면이 도전성 스페이서(130A,130B) 각각의 상단(여기서, "상단"은 기판과는 상대적인 의미로 정의된 것임)에 인접하도록, 대량의 메모리 재료 층은 도전성 측벽 스페이서(130A,130B)의 상측에 수평 배치된 평탄한 메모리 재료 층(250)이다.
메모리 재료 층은 도전성 측벽 스페이서의 에지에 인접해 있는 것이 바람직하다. 도1에 도시된 실시예에 있어서, 메모리 재료 층(250)은 도전성 스페이서 (130A,130B)의 에지(132A,132B) 각각에 인접해 있다. 도시된 실시예에 있어서, 에지(132A,132B)는 도전성 스페이서(130A,130B)의 측단면들이다.
메모리 재료 층과 도전성 스페이서(130A,130B) 사이의 접점 부위는 메모리 재료 층과 에지(132A,132B) 사이의 접점 부위이다. 따라서, 메모리 재료 층과 도전성 스페이서(130A,130B) 사이의 유일한 전기적인 연결은 에지(132A,132B) 모두 또는 에지(132A,132B)의 일부를 통해서 이루어진다. 도전성 스페이서(130A,130B)의 나머지 부위는 유전체 영역(128,140)에 의하여 메모리 재료 층과 전기적으로 분리된다.
본 발명의 메모리 소자는 메모리 어레이를 형성하도록 분리/선택 소자에 및 어드레싱 라인에 전기적으로 연결될 수 있다. 분리/어드레싱 소자는 메모리 어레이를 구성하는, 인접해 있거나 또는 멀리 떨어져 있는 메모리 셀에 저장된 정보를 손상시키지 않고도 각각의 개별 메모리 셀이 판독 및 기록되는 것을 허용한다. 일반적으로, 본 발명은 어떠한 특정 형태의 분리/어드레싱 소자의 용도에 국한되지 않는다. 분리/어드레싱 소자의 예들로는 전계-효과 트랜지스터, 바이폴라 접합 트랜지스터, 및 다이오드를 들 수 있다. 전계-효과 트랜지스터의 예로는 JFET와 MOSFET를 들 수가 있다. MOSFET의 예로는 NMOS 트랜지스터와 PMOS 트랜지스터를 들 수 있다. 더군다나, NMOS와 PMOS 트랜지스터는 심지어는 CMOS 기술용으로 동일 칩상에 형성될 수도 있다.
도2는 위에서 설명한 메모리 소자(100)를 포함하는 메모리 어레이 구조(200)의 단면도이다. 메모리 소자(100)를 구성하는 메모리 소자들 각각은 NMOS 트랜지스터의 형태를 이루는 선택/분리 소자에 전기적으로 연결되어 있다. 메모리 어레이 구조(200)는 단결정 실리콘 반도체 웨이퍼(102)상에 형성될 수 있으며, 단결정 실리콘 반도체 웨이퍼(102)는 p-형으로 도핑되어 있고 도시된 구조의 나머지 요소들의 증착을 위해 p-형 기판을 형성한다.
NMOS 트랜지스터는 n-형으로 도핑된 소오스 영역(110), n-형으로 도핑된 드레인 영역(112), 및 게이트 영역(118)을 포함한다. 소오스 영역(110)과 드레인 영역(112)은 하나 이상의 n-형으로 도핑된 재료 부분, 즉 농도가 낮게 도핑된 n-형 부분과 농도가 높게 도핑된 n-형 부분을 포함할 수 있다.
n-형으로 도핑된 소오스 영역(110)과 드레인 영역(112)은 채널 영역(114)에 의하여 분리된다. 채널 영역(114) 상측에 형성된 게이트 영역(118)은 소오스 영역으로부터 채널 영역(114)을 통해 드레인 영역으로의 전류 흐름을 제어한다. 게이트 영역(118)은 폴리실리콘 층을 포함하는 것이 바람직하다. 게이트 영역(118)을 채널 영역(114)과 분리시키는 것은 유전체 영역(116)이며, 유전체 영역(116)은 이산화 규소 층인 것이 바람직하다.
채널 영역(114)과 연관되는 것은 "채널 길이"와 "채널 폭"이다. 채널 길이는 소오스 영역과 드레인 영역간의 거리이다. 채널 길이는 상기 두 영역 사이에 흐르는 전류 방향과 평행하게 배향되어 있으며, 이러한 전류 방향은 도2에 예시된 평면과 평행하다. 메모리 어레이의 "길이"는 채널 길이와 평행한 메모리 어레이의 치수이다.
채널 폭은 채널 길이와 수직이므로, 도2에 예시된 평면과 수직이다. 메모리 어레이의 "폭"은 채널 폭과 평행한 메모리 어레이의 치수이다. 도3은 채널 폭과 평행한 메모리 어레이 구조(200)의 단면도이다. 그러한 단면도는 메모리 어레이의 폭을 따라, 유전체 영역(184)에 의하여 서로 전기적으로 분리된 다수의 도전성 측벽 스페이서를 보여준다.
다시 도2를 참조하면, n-형으로 도핑된 드레인 영역(112) 내에는 채널 정지 영역(113)이 형성되어, 개별 NMOS 트랜지스터용 드레인 영역(112) 두개가 서로 이웃해 있고 전기적으로 분리되면서 형성된다. 일반적으로, 채널 정지 영역(113)은 소오스 영역(110)과 드레인 영역(112)의 도전 형태와는 정반대인 도전 형태를 갖는다. 도시된 NMOS 구조에서는, 채널 정지 영역(113)이 p-형으로 도핑된 실리콘을 포함한다. 그러한 채널 정지 영역(113)은 공지된 이온 주입 기법을 이용하여 붕소 이온을 주입하므로써 형성될 수 있다.
게이트 영역(118) 상측에는, 텅스텐 실리사이드 층을 포함하는 것이 바람직한 금속 영역(120)이 형성되어 있다. 금속 영역(120)은 전기 신호를 게이트 영역(118)에 공급하는 데 사용된다. 금속 영역(120)은 도2에 예시된 평면과 수직인 메모리 어레이 구조의 폭(채널 폭과 평행함)을 가로질러 연장해 있으며, 메모리 어레이를 구성하는 개별 메모리 소자를 어드레싱하기 위하여 제1 세트의 어드레싱 라인,이 경우에는 x 세트의 x-y 그리드를 형성한다.
금속 영역(120) 상측에는, 이산화 규소 층을 포함하는 것이 바람직한 유전체 영역(122)이 형성되어 있다. 유전체 영역(122)은 금속 영역(120)을 메모리 소자의 이웃해 있는 영역과 전기적으로 분리시킨다. 층(114,116,118,120)으로 이루어진 스택은 총괄하여 게이트 스택(124)으로서 언급된다. 게이트 스택(124)의 측벽 표면 상에는 유전체 영역(128)이 형성되어 있다.
상부 절연 영역(180)의 상단에는 금속 라인(190)이 형성되어 있으며, 이 금속 라인은 도2의 평면과 평행한 메모리 어레이 구조의 길이(채널 길이와 평행함)를 가로질러 연장해 있다. 금속 라인(190)은 메모리 어레이를 구성하는 개별 메모리 셀을 어드레싱하기 위하여 제2 세트의 어드레싱 라인, 이 경우에는 y 세트의 x-y 그리드를 형성한다. 금속 라인(190)은 알루미늄이나 구리와 같은 도전성 재료로 형성될 수도 있다. 금속 라인(190)은 텅스텐 플러그(144)에 의하여 드레인(110)에 전기적으로 접속된다. 도2에 도시된 특정 실시예에서는, 텅스텐 플러그(144) 각각이 두 개의 NMOS 트랜지스터에 의하여 공유되어 있다는 점에 주목하기 바란다. 기판( 102)과 도전성 플러그(144) 사이 뿐만 아니라 기판(102)과 도전성 측벽 스페이서( 130A,130B) 사이의 도전성을 향상시키기 위하여 실리콘 기판의 표면상에는 티타늄 실리사이드 층(도시되지 않음)이 형성될 수도 있다.
따라서, 메모리 어레이 구조를 이루는 각 메모리 소자와 연결되어 있는 것은분리/어드레싱 소자이며, 이 분리/어드레싱 소자는 그러한 메모리 소자용의 분리/어드레싱 소자로서 작용함으로써, 메모리 어레이를 이루는 인접해 있거나 멀리 떨어져 있는 메모리 소자에 저장된 정보를 손상시키지 않고 메모리 셀이 판독 및 기록될 수 있게 한다. 도2에 도시된 실시예에서는 분리/어드레싱 소자가 NMOS 소자이다.
도2를 참조하면, 메모리 재료 층(250), 제1 접점(130A,130B), 제2 접점(270) , 분리용 트랜지스터, 및 어드레싱 라인 사이의 전기적인 연결은 다음과 같이 요약될 수 있다. NMOS 트랜지스터 게이트(게이트 영역(118))은 x-어드레싱 라인(금속 영역(120))에 전기적으로 접속되고, NMOS 트랜지스터 드레인(드레인 영역(110))은 y-어드레싱 라인(도전성 플러그(144)를 거쳐 금속 라인(190))에 전기적으로 접속되며, NMOS 트랜지스터 소오스(소오스 영역(112))는 메모리 소자의 한 단자(제1 접점(130A 또는 130B))에 전기적으로 접속된다. 메모리 소자의 다른 한 단자(제2 접점(270))는 전압원(Va;도2에는 도시되지 않음)에 전기적으로 연결되어 있다.
도4는 각각의 메모리 소자(110), 대응하는 전계-효과 트랜지스터(FET;115), 및 개별 메모리 요소를 선택적으로 설정 및 판독하는 데 사용되는 x,y 어드레싱 라인(120,190)들간의 전기적인 접속을 예시하는 메모리 어레이의 회로도이다. FET는 MOSFET인 것이 바람직하며, 보다 바람직하게는 NMOS 트랜지스터이다. 변형 실시예에 있어서는, MOSFET가 PMOS 트랜지스터일 수 있다. x 및 y 어드레싱 라인은 당업자에게 공지된 방식으로 외부 회로에 접속되어 있다는 점에 주목하기 바란다.
도4의 회로도에 도시된 바와 같이, FET 트랜지스터의 게이트는 어드레싱 라인 중 한 어드레스 라인에 접속된다. 전술한 실시예에 있어서, 드레인은 제2 어드레싱 라인에 접속된다. 그러나, 변형 실시예에서는, 트랜지스터의 소오스는 제2 어드레싱 라인에 대신 접속될 수도 있다.
도2에 의거한 메모리 어레이 구조(200)를 제조하기 위한 방법의 실시예가 도5A 내지 도5O에 도시되어 있다. 우선, NMOS 트랜지스터 어레이(500A)가 제공되는 도5A를 참조하면, 도5A는 p-형으로 도핑된 기판(102)내에 형성된 n-형으로 도핑된 영역(110,112)을 포함하는 NMOS 트랜지스터 어레이의 일부 단면을 도시한 것이다. 그러한 트랜지스터 어레이는 게이트 스택(104)를 포함하며, 게이트 스택(104)은 유전체 영역(116), 게이트 영역(118), 금속 영역(120), 및 유전체 영역(122)을 포함한다. 유전체 영역(124)은 게이트 스택(104)의 측벽 표면상에 절연 측벽 스페이서로서 형성되어 있다. 유전체 영역(124)은 TEOS 산화물, 이산화 규소, 또는 질화 규소와 같은 유전체 재료로 형성되는 것이 바람직하다. 유전체 영역(124)의 두께는 바람직하게는 약 400 내지 1000 옹스트롬, 보다 바람직하게는 약 600 내지 800 옹스트롬, 가장 바람직하게는 약 700 옹스트롬이다. 유전체 영역(124) 사이의 공간에는 예시된 평면에 수직으로 연장하는 트렌치(trench;170,172)가 형성된다. n-형으로 도핑된 영역(110,112) 상측에는 티타늄 실리사이드 층(도시되지 않음)이 형성될 수도 있다.
NMOS 트랜지스터 어레이 구조(500A) 상에는 유전체 층(126)이 등각으로 증착되어, 그 결과 도5B에 도시된 구조(500B)를 형성한다. 유전체 층(126)의 두께는 바람직하게는 100 내지 500 옹스트롬, 보다 바람직하게는 약 150 내지 350 옹스트롬, 가장 바람직하게는 약 300 옹스트롬이다. 유전체 층(126)은 TEOS 산화물, 이산화 규소, 또는 질화 규소와 같은 재료로 형성되는 것이 바람직하다.
다음으로, 구조(500B)는 적절하게 마스킹 처리(포토레지스트의 증착 및 패터닝 처리)되고 이방성으로 에칭되어 트렌치(172)의 수평 배치된 하부면(173)으로부터 유전체 층(126)이 제거된다. 구체적으로 설명하면, 마스크를 패터닝 처리하여, 이방성 에칭에 의하여 유전체 층(126)이 트렌치(172)의 하부면(173)으로부터 제거되지만 유전체 층(171)이 트렌치(170)의 하부면으로부터 제거되지 않도록 한다. 마스킹 및 이방성 에칭의 결과에 대한 단면이 도5C에서 구조(500C)로 도시되어 있다.
다음으로는, 도5의 제1 접점(130A,130B)이 형성된다. 제1 접점(130A,130B)은 트렌치(172)에 내재하는 유전체 층(126)의 측벽 표면(126S)을 따라 도전성 측벽 스페이서로서 형성된다. 구조(500C) 상에는 접점 층(133)이 등각으로 증착된다. 그 결과의 구조(500D)가 도5D에 도시되어 있다. 접점 층(133)은 측벽 표면(126S)과 두 트렌치(170,172)의 하부면 상에 증착된다(물론, 트렌치(170)의 하부면은 이미 유전체 층(126)에 의하여 도포되어 있다). 이러한 등각 증착 공정이 화학적 증착(CVD) 기법을 이용하여 이행될 수 있다. 측벽 표면이 접점 층(133)에 의하여 도포되어 있는 한 다른 가능한 증착 방법이 사용될 수 있다.
구조(500D)는 이방성으로 에칭되어, 도5E(구조(500E))에 도시된 도전성 측벽 스페이서(130A,130B)가 형성된다. 이방성 에칭 처리에 의해 접점 층(133)이 수평 배치된 표면으로부터 제거된다. 트렌치(172)의 측벽 표면(126S) 상에 잔존해 있는 접점 층(133)은 본원에서 "측벽 층"으로서 언급된다. 이러한 측벽 층은 도전성 측벽 스페이서(130A,130B)를 형성한다. 도전성 측벽 스페이서(130A,130B)는 메모리 소자(100)용의 제1 전기 접점이다. 트렌치(170)에 내재하는 측벽 표면(126S) 상에 잔존해 있는 접점 층(133)은 제조 공정의 후속 단계에 의하여 제거된다.
접점 층(133)은 이러한 접점 층이 증착되는 표면을 등각으로 피복하는 것으로 가정하면, 도전성 측벽 스페이서(130A,130B)는 접점 층(133)의 선택된 두께와 실질적으로 동일한 측면 두께를 갖게 된다. 바람직하게는, 접점 층(133)을 증착하여, 그 결과의 도전성 측벽 접점(130A,130B)이 약 50 내지 1000 옹스트롬, 보다 바람직하게는 약 100 내지 500 옹스트롬의 실질적으로 균일한 두께를 갖게 한다.
접점 층(133)과 그 결과의 도전성 측벽 접점(130A,130B)은 어떠한 전기 도전성 재료로도 형성될 수 있다. 이러한 재료의 예로는 질화 티타늄, 티타늄 알루미늄 질화물, 티타늄 카보니트라이드, 티타늄 실리콘 니트라이드 등을 들 수 있다. 이러한 재료의 다른 예로는 몰리브덴, 카본, 텅스텐, 그리고 티타늄-텅스텐 등을 들 수 있다.
트렌치(172)의 하부면으로부터 접점 층(133)을 제거하는 이방성 에칭 처리는 또한 동일한 트렌치(172)의 하부면으로부터 티타늄 실리사이드 층을 제거함으로써, 도전성 측벽 스페이서(130A)를 도전성 측벽 스페이서(130B)와 전기적으로 분리시킨다는 점에 주목하기 바란다. 그러나, 트렌치(170)의 하부면에 있는 티타늄 실리사이드는, 이러한 티타늄 실리사이드가 유전체 층(126)에 의하여 이방성 에칭 처리로부터 보호받기 때문에 제거되지는 않는다.
다음으로는, n-형으로 도핑된 드레인 영역(112)내에 채널 정지 영역(113)이 형성되어, 이웃해 있는 두 개의 전기적으로 분리된 드레인 영역이 형성된다. 일반적으로, 채널 정지 영역(113)은 소오스 영역(110) 및 드레인 영역(112)의 도전 형태와는 정반대인 도전 형태를 갖는다. 도시된 NMOS 구조에서는, 채널 정지 영역 (113)이 p-형으로 도핑된 실리콘을 포함한다. 채널 정지 영역(113)은 공지된 이온 주입 기법을 이용하여 붕소 이온을 주입함으로써 형성될 수 있다. 그 결과의 구조(500F)가 도5F에 도시되어 있다.
다음으로는, 구조(500F)는 적절하게 마스킹 처리(포토레지스트의 증착 및 패터닝 처리를 통해)되며 등방성으로 에칭되어 트렌치(170) 내부의 측벽 표면(126S)으로부터 나머지 접점 층(133)이 제거된다. 트렌치(172) 내부의 도전성 측벽 스페이서(130A,130B)는 포토레지스트 마스크에 의하여 등방성 에칭 처리로부터 보호받는다. 그러한 에칭 처리는, 유전체 층(126)이 트렌치(170)로부터 제거되지 않도록 선택된다. 마스킹 및 등방성 에칭 처리 이후에 결과적으로 생성된 구조의 단면이 도5G에서 구조(500G)로 도시되어 있다.
동일한 마스킹 및 에칭 처리는 메모리 어레이의 폭을 따라(즉, 채널의 폭과는 평행하게 그리고 도5G에 예시된 평면과는 수직으로) 도전성 측벽 스페이서 (130A,130B)의 폭과 위치 선정을 한정하는 데 사용된다는 점에 주목하기 바란다. 도3은 도전성 측벽 스페이서(130A 또는 130B)를 통해 메모리 어레이의 폭과 평행하게 절취된 메모리 어레이의 단면도이다. 도3은 마스킹 및 에칭 처리가 어떠한 방식으로 메모리 어레이의 폭을 따라 이격된, 폭(W)을 갖는 다수의 도전성 측벽 스페이서를 형성하는 데 사용될 수 있는 지를 보여준다.
다음으로는, 구조(500G) 상에 유전체 층이 증착된다. 그 결과의 구조(500H)가 도5H에 도시되어 있다. 유전체 층(140)의 두께는 트렌치(170)와 트렌치(172)를 매립시킬 정도로 선택된다. 유전체 층(140)의 두께는 바람직하게는 약 500 내지 5000 옹스트롬, 보다 바람직하게는 약 1000 내지 3000 옹스트롬이다. 유전체 층 (140)용으로 사용될 수 있는 재료의 예로는 TEOS 산화물, 이산화 규소, 또는 질화규소 등을 들 수 있다.
유전체 층(140)이 증착된 이후에, 구조(500H)는 화학적 및 기계적으로 폴리싱(CMP) 처리된다. 이러한 CMP 공정은 최소한 도전성 측벽 스페이서(130A,130B)가 노출될 때까지 계속 이행된다. CMP 처리가 마무리된 이후에 결과적으로 생성된 구조가 도5I에서 구조(500I)로 도시되어 있다.
다음으로는, 구조(500I) 상에 상전이 메모리 층(250)이 증착된다. 상전이 메모리 층(250)의 상단에는 절연 재료 층(260)이 증착되며, 절연 재료 층(260)의 상단에는 도전성 재료 층(270)이 증착된다. 그 결과의 구조가 도5J에 도시되어 있다.
구조(500J)는 마스킹 처리되며 층(250,260,270)은 이방성으로 에칭되어, 도 5K에 도시된 구조(500K)가 형성된다. 층(250,260,270)은 트렌치(170)의 상단으로부터 이방성으로 에칭되어 제거된다.
다음으로는, 도전성 재료 층(280)이 구조(500K)의 상단에 등각으로 증착되어, 도5L에 도시된 구조(500L)가 형성된다. 도전 층(280)은 이방성으로 에칭 처리되어, 층(250,260,270)의 측벽 표면을 따라 증착된 측벽 층(270B)만이 남게 된다. 그 결과의 구조(500M)가 도5M에 도시되어 있다. 도전 층(270A,270B)은 총괄하여 메모리 소자용의 제2 접점(290)을 형성한다. 도시된 실시예에서는, 제2 접점(290)의 도전 층(280) 중 단지 일부분만이 메모리 층(250)에 인접해 있다.
도전 층(270A,270B)은 모두 동일한 도전성 재료로 형성될 수 있거나, 서로 다른 도전성 재료로 형성될 수 있다. 도전 층(270A) 및/또는 도전 층(270B)용으로 사용될 수 있는 재료의 예로는 질화 티타늄, 티타늄 알루미늄 질화물, 티타늄 카본니트라이드, 티타늄 실리콘 니트라이드 등을 들 수 있다. 이러한 재료의 다른 예로는 몰리브덴, 카본, 텅스텐, 및 티타늄-텅스텐 등을 들 수 있다.
도2에 도시된 메모리 구조(200)의 제조에서의 나머지 공정 단계는 당업계에 공지되어 있다. 반도체 소자 구조(500M) 상에는 상부 유전체 층(180)이 형성되어, 도5N에 도시된 구조(500N)가 형성된다. 상부 유전체 층(180)은 보로포스포실리케이트 글래스(BPSG)를 포함하는 것이 바람직하다. 상부 유전체 층(180)의 두께는 6000 내지 10000 옹스트롬일 수 있다. 보다 바람직하게는, 상부 유전체 층(180)의 두께가 7000 내지 9000 옹스트롬이며, 가장 바람직하게는 약 8000 옹스트롬이다.
다음으로는, 상부 유전체 층(180)은 적절히 마스킹 처리되고, 선택적 이방성 접점 에칭 처리가 도전성 플러그용의 개구부를 트렌치(170)내에 형성하도록 사용될 수 있다. 그러한 선택적 에칭 처리는 서로 다른 유전체 재료를 서로 다른 비율로 에칭되게 한다. 선택적 에칭 처리의 결과로, 게이트 스택(104)과 유전체 영역(124)은 그러한 에칭 처리 동안 보호받지만, 유전체 재료(140)는 실리콘 기판(102)(또는 n-형으로 도핑된 실리콘 상부의 티타늄 실리사이드 층)에 도달될 때까지 에칭되어 제거된다.
선택적 접점 에칭 처리 이후에, 트렌치(170) 내부의 개구부는 텅스텐과 같은 도전성 재료로 매립될 수 있다. 블랭킷 텅스텐 증착 및 에치-백 기법에 의해 텅스텐 플러그(144)가 형성될 수 있다. 그런 다음에, 도전성 라인(190)이 텅스텐 플러그(144) 상에 패터닝 처리될 수 있다.
위에서 상술한 제조 방법은 종래의 CMOS 논리에서의 마스킹 단계 이외에 단지 3 번의 마스킹 단계만을 사용하여 메모리 어레이 구조를 제조하는 방식을 설명한 것이다.
본 발명의 메모리 어레이 구조(도2 및 도3 모두에 도시되어 있는 실시예)의 최소 단위 셀 면적은 8F2미만, 보다 바람직하게는 6F2미만의 셀 면적을 갖는 것이바람직하다. 개시된 메모리 어레이를 제조하기 위한 방법은 종래의 CMOS 제조 공정에서의 마스킹 단계 이외에 3 번 또는 그 미만의 마스킹 단계를 필요로 하는 것이 바람직하다.
따라서, 본원에 개시되어 있는 방법은 8F2미만의 셀 면적을 갖는 전기적으로 작동되는 메모리 어레이를 제조하는 방법이며, 그러한 방법은 CMOS 제조 공정용으로 사용되는 마스킹 단계의 횟수 이외에 3 번 또는 그 미만의 마스킹 단계를 포함한다. 또한, 본원에 개시되어 있는 방법은 6F2미만의 셀 면적을 갖는 전기적으로 작동되는 메모리 어레이를 제조하는 방법이며, 그러한 방법은 CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 3 번 또는 그 미만의 마스킹 단계를 포함한다.
본 발명의 상전이 메모리 소자는 무전하 측정(non-charge-measurement)용의 메모리 소자인 데, 그 이유는 위에서 설명한 제조 방법이 CMOS 제조 공정용으로 사용되는 마스킹 단계의 횟수이외에 3 번 또는 그 미만의 마스킹 단계를 포함하는 무전하 측정용의 전기적으로 작동되는 메모리 어레이를 제조하는 방법을 개시하고 있기 때문이다.
더욱이, 본 발명의 상전이 메모리 소자는 또한 무전하 저장(non-charge-storage)용의 메모리 소자인 데, 그 이유는 위에서 설명한 제조 방법이 CMOS 제조 공정용으로 사용되는 마스킹 단계의 횟수 이외에 3 번 또는 그 미만의 마스킹 단계를 포함하는 무전하 저장용의 전기적으로 작동되는 메모리 어레이를 제조하는 방법을 개시하고 있기 때문이다.
아래의 표1은 CMOS 제조 공정에 사용되는 마스킹 단계의 횟수 이외에 요구되는 (1) 셀 면적, 및 (2) 마스킹 단계 횟수에 대하여 DRAM, SRAM, 플래시 메모리, 및 강유전성 메모리와 비교한 본 발명의 상전이 메모리 어레이의 비교치이다.
(1) 셀 면적 (2) 마스킹 단계
DRAM 8F2 6-9 번
SRAM4T6T 40F280F2 5 번0 번
플래시 8F2 5 번
강유전성 8F2 3 번
본 발명 6F2 2-4 번
본 발명의 변형 실시예에 있어서는, 도전성 측벽 스페이서(130A,130B)가 메모리 재료 층에 인접한 도전성 측벽 스페이서(130A,130B)의 폭(즉, 채널 폭과 평행한 치수)을 좁힘으로써 변형될 수 있다.
"폭이 좁혀진" 측벽 스페이서의 일례가 도6에 도시되어 있으며, 도6은 채널 폭과 평행한 도전성 측벽 스페이서(130A,130B)의 단면도를 보여 준다. 도6에 도시된 실시예에 있어서, 도전성 스페이서(130A,130B)의 상단면은 적절히 에칭되어, 메모리 재료 층에 인접한 폭이 좁혀진 돌출형 컬럼(188)을 형성한다(그러한 컬럼은 메모리 재료 층(250)을 향해 돌출되어 있다). 테이퍼링(tapering)의 정도 뿐만 아니라 그러한 컬럼의 높이는 메모리 재료 층에 인접한 도전성 측벽 스페이서의 단면적 뿐만 아니라 그의 폭을 조절하기 위하여 제어될 수도 있다. 그러한 폭과 단면적은 메모리 재료에 인접하여서는 가장 좁은 폭과 단면적이 되도록 제작될 수 있다.
도6의 폭이 좁혀진 도전성 측벽 스페이서(130A,130B)는 도3의 도전성 측벽 스페이서(130A,130B)상에서 좁혀진 폭이 필요한 도전성 측벽 스페이서(130A,130B)의 위치에 산화물 스페이서를 형성함으로써 만들어질 수 있다. 이러한 산화물 스페이서는 이방성 또는 등방성 에칭 공정에 대한 마스크로서 사용될 수 있으며, 상기 이방성 또는 등방성 에칭 공정은 도전성 스페이서가 노출된 부분을 에칭 처리하게 되지만 상기 마스크의 하부에 놓인 도전성 스페이서의 부분을 남겨두게 된다.
메모리 재료 층에 인접하여 도전성 스페이서의 폭을 감소시키면, 그러한 영역에서의 도전성 스페이서의 단면적이 감소된다. 일반적으로, 단면의 면적이 작을수록, 그러한 단면에 내재하는 전류 밀도가 증가한다. 전류 밀도가 증가하면, 메모리 재료 층에 인접하여 주울 열(Joule heating)이 증가되는 원인이 된다. 이것은 메모리 재료 층내로 열 유동이 증가되게 한다.
메모리 재료 층에 대한 도전성 측벽 스페이서의 배향 뿐만 아니라 그의 형상 또한 메모리 재료 층으로부터 다시 도전성 스페이서내로 전달되는 열 에너지의 양을 감소시킨다.
도1에 도시된 메모리 소자에 있어서는, 제1 접점(130A,130B) 각각이 단일의 도전성 재료 층으로 형성된 도전성 측벽 스페이서이다. 전술한 바와 같이, 도전성 스페이서는 단일의 접점 층을 측벽 표면상에 등각으로 증착시킨 다음에 그러한 접점 층을 이방성으로 에칭 처리함으로써 형성될 수 있다.
변형예로서는, 도전성 측벽 스페이서가 다층을 이루는 도전성 스페이서로서 하나 이상의 접점 층으로 형성될 수 있다. 일반적으로, 본 발명의 도전성 측벽 스페이서는 하나 또는 그 이상, 둘 또는 그 이상, 셋 또는 그 이상의 접점 층으로 형성될 수 있다.
도7에 도시된 메모리 소자(300)는 본 발명의 메모리 소자의 변형예이며, 이러한 변형예에서는, 제1 접점(130A,130B) 각각이 두 개의 접점 층으로 형성된 도전성 측벽 스페이서이다. 도1에 도시된 메모리 소자와 같이, 메모리 소자(300)는 두 개의 메모리 소자를 포함한다.
도8A 내지 도8G는 메모리 소자(300)가 어떠한 방법으로 제조되는 지를 보여 준 것이다. 도8A를 참조하면, 도8A에는 기판(102)과 유전체 층(128)이 제공되어 있으며, 상기 유전체 층(128)은 측벽 표면(128S)과 하부면(106)을 갖는 트렌치(172)를 형성하고 있다. 트렌치(172)는 예시된 평면과 수직으로 연장되어 있다. 유전체층(128)의 상단면상에 및 트렌치(172)내에는 제1 접점 층(332)이 등각으로 증착되어, 트렌치의 측벽 표면(128S)과 하부면(106)을 도포한다. 그후, 제1 접점 층(332)상에는 제2 접점 층(334)이 등각으로 증착된다. 다음으로는, 상기 제1 및 제2 접점층(332,334)은 이방성으로 에칭되어 이들 층의 수평 배치된 부분이 제거된다. 이방성 에칭 공정 이후에는, 제1 접점 층(332) 중 잔존해 있는 부분들은 제1 측벽 층(342)으로서 언급된다. 제2 접점 층(334) 중 잔존해 있는 부분들은 제2 측벽 층(344)으로서 언급된다. 상기 제1 측벽 층(342)과 제2 측벽 층(344)은 일체적으로 이중 층을 이루는 도전성 측벽 스페이서를 형성한다. 제1 측벽 층은, 측벽 표면 (128S)상에 실질적으로 형성되지만, 하부면(106)상에 형성된 작은 "밑바닥(foot)" 영역(343)을 갖는다는 점에 주목하기 바란다.
제1 측벽 층(342)의 측방 두께는 제1 접점 층(342)의 선택된 두께와 실질적으로 동일하다는 점에 주목하기 바란다. 제1 접점 층(332)의 두께는 제1 측벽 층 (342)이 약 50 내지 1000 옹스트롬, 바람직하게는 약 100 내지 500 옹스트롬의 실질적으로 균일한 두께를 갖도록 선택된다. 이와 마찬가지로, 제2 측벽 층(344)의 측방 두께는 제2 접점 층(334)의 선택된 두께와 실질적으로 동일하다. 제2 접점 층 (334)의 두께는 제2 측벽 층(344)이 약 50 내지 1000 옹스트롬, 바람직하게는 약 100 내지 500 옹스트롬의 실질적으로 균일한 두께를 갖도록 선택된다.
기판상에는 유전체 층(350)이 증착되어 트렌치(172)를 매립한다. 그러한 구조의 상단은 상단면을 평탄화시키고 제1 및 제2 측벽 층(342,344)의 상단 에지 (346,348)를 각각 노출시키도록 화학적 및 기계적으로 폴리싱 처리(CMP)된다. 도시된 실시예에 있어서는, 에지(346,348)가 제1 및 제2 측벽 층 두께의 단면이라는 점에 유념하기 바란다. 구체적으로 설명하면, 에지(346,348)는 각각 제1 및 제2 측벽층(342,344)의 측단면들이다.
다음으로는, 제1 측벽 층(342)이 선택적으로 에칭됨으로써, 상단 에지(346)가 인접한 제2 측벽 층의 상단 에지(348) 보다 밑으로 에칭되어 제1 측벽 층(342)에 요홈(indentation)을 형성한다. 그후, 이러한 요홈을 매립하기 위하여 구조 전체상에 유전체 층(360)이 증착될 수 있다. 유전체 층(360)은 TEOS 산화물, 이산화규소, 또는 질화 규소로 형성될 수 있다. 그리고, 상기 구조는 다시 화학적 및 기계적으로 폴리싱 처리되어 상단 표면을 평탄화시키고 제2 측벽 층(344)의 상단 에지(348)가 노출되게 한다. 전술한 바와 같이 메모리 재료 층(250), 절연 층(260), 및 도전 층(270)이 증착되어 도7에 도시된 구조를 형성한다.
도7을 참조하면, 제2 측벽 층(344)의 상단 에지(348)가 메모리 재료 층에 인접해 있으면서 메모리 재료 층과 접촉해 있다는 것을 알 수가 있다. 이와 반대로, 제1 측벽 층(342)의 상단 에지(346)는 메모리 재료 층과 멀리 떨어져 있으면서 메모리 재료 층과 접촉해 있지 않다. 실제로, 제1 접점 층(342)의 상단 에지(346)는 유전체 재료(360)에 의하여 메모리 재료 층과 물리적으로 분리되어 있다.
따라서, 이중 층으로 된 도전성 측벽 스페이서(330A,330B)와 메모리 재료 층 (250) 간의 접촉 부위는 제2 측벽 층(344)의 상단 에지(348)와 메모리 재료 층 (250) 간의 접촉 부위이다. 제1 측벽 층(342)은 메모리 재료 층(250)과 접촉해 있는 것이 아니라, 간접적으로 제2 측벽 층(344)을 통해 메모리 재료 층(250)에 전기적으로 접속된다.
제1 및 제2 측벽 층(342,344)용의 재료는 제1 측벽 층(342)의 전기 저항율이 제2 측벽 층(344)의 전기 저항율보다 작도록 선택되는 것이 바람직하다.
제1 측벽 층(342)용으로 사용될 수 있는 재료의 예로는 티타늄 텅스텐, 텅스텐 실리사이드, 텡스텐, 몰리브덴, n+형으로 도핑된 폴리실리콘, 그리고 질화 티타늄 등을 들 수 있다. 제1 측벽 층(342)은 약 50 내지 300 옹스트롬, 바람직하게는 약 100 내지 200 옹스트롬의 두께를 지닐 수 있다.
제2 측벽 층(344)은 제1 측벽 층의 저항율보다 큰 저항율을 갖는 것이 바람직하다. 제2 측벽 층(344)용으로 사용될 수 있는 재료의 예로는 질화 티타늄, 티타늄 카보니트라이드, 티타늄 알루미늄 니트라이드, 티타늄 실리코니트라이드, 카본, n-형으로 도핑된 폴리실리콘, 및 질화 티타늄의 형태 등을 들 수 있다. 제2 측벽 층(132)은 약 50 내지 300 옹스트롬, 바람직하게는 약 100 내지 200 옹스트롬의 두께를 갖을 수 있다.
도7을 참조하면, 이중 층으로 된 도전성 측벽 스페이서(330A,330B)는 기판( 102)으로부터 제1 측벽 층(342)의 에지(346)까지 연장하는 제1 세그먼트(L1)와, 에지(346)로부터 제2 측벽 층(344)의 에지(348)(메모리 재료 층에 인접해 있음)까지 연장하는 제2 세그먼트(L2)를 지니는 것으로서 간주될 수 있다는 점을 알 수 있다.
제1 세그먼트(L1)의 경우에, 제1 측벽 층(342)은 제2 측벽 층(344)을 전기적으로 분로시킨다(제1 측벽 층(342)은 제2 측벽 층(344)에 대하여 병렬 또는 선택적인 전기 통로를 제공한다). 제1 및 제2 측벽 층은 전기적으로는 병렬 관계에 있고 그래서 전류가 어느 한 층을 통해 흐를 수 있다. 제1 측벽 층의 저항율이 제2 측벽 층의 저항율보다 작기 때문에, 대부분의 전류는 제1 측벽 층을 통해 흐르게 된다. 따라서, 세그먼트(L1)는 저항율이 낮은 전류 통로를 제공한다.
제2 세그먼트(L2)의 경우에, 모든 전류는 저항율이 큰 제2 측벽 층을 통해 흐르게 해야 한다. 따라서, 세그먼트(L2)는 저항율이 큰 전류 통로를 제공한다. (두 측벽 층의 저항율이 동일하지 않은 경우에는 세그먼트(L2)의 저항율이 세그먼트 (L1)의 저항율보다 높다는 점에 주목하기 바란다).
제2 세그먼트(L2)의 저항율이 제1 세그먼트(L1)의 저항율보다 크기 때문에, 이중 층으로 된 도전성 측벽 스페이서에 내재하는 대부분의 주울 열은 메모리 재료 층에 인접한 부분(L2)에서 발생하게 된다. 이것은 메모리 재료 층을 보다 효과적으로 가열하는 것이다.
전술한 메모리 소자의 실시예에 있어서는, 메모리 소자 각각의 제1 전기 접점이 하나 이상의 접점 층을 한 트렌치의 측벽 표면상에 증착함으로써 형성된 도전성 측벽 스페이서이다.
변형예로서는, 도전성 측벽 스페이서가 하나 이상의 접점 층을 바이어 구멍의 측벽 표면 또는 측벽 표면들상에 등각으로 증착함으로써 형성될 수 있다. 그러한 바이어 구멍은 원통형, 정방형, 장방형 또는 불규칙한 형상일 수 있다. 또한, 도전성 측벽 스페이서는 하나 이상의 접점 층을 필러(pillar) 또는 메사(mesa)의 측벽 표면상에 등각으로 증착함으로써 형성될 수 있다.
도9는 제1 접점(400), 메모리 재료 층(250), 및 제2 접점(410)을 포함하는 메모리 구조의 3차원 도면이다. 제1 접점(400)은 접점 층을 원통형 바이어(round via)내에 등각으로 증착한 다음에 그 접점 층을 이방성으로 에칭하여 수평 배치된 표면을 제거함으로써 형성된 도전성 측벽 스페이서이다. 상기 원통형 바이어의 측벽 표면상의 잔존해 있는 부분이 튜브형상을 이루는 도전성 측벽 스페이서(400)이다.
상기 원통형 바이어내의 잔존해 있는 공간은 유전체 재료로 매립되며, 이러한 구조는 화학적 및 기계적으로 폴리싱 처리되어 도전성 측벽 스페이서를 노출시킨다. 메모리 재료 층은 이 같은 구조의 상단상에 증착됨으로써, 메모리 재료 층의 하부면이 도전성 측벽 스페이서의 환형 상단 에지와 접촉하게 된다. 상기 메모리 재료 층의 상단에는 도전성 재료 층이 증착되어 제2 접점을 형성한다.
도전성 측벽 스페이서(400)는 환형의 상단 에지(402)를 갖는다. 도전성 측벽 스페이서(400)의 두께와 환형 상단 에지(402)의 두께는 등각으로 증착된 접점 층의 두께와 실질적으로 동일하다. 도9에 도시된 실시예에 있어서는, 환형 상단 에지( 402)가 도전성 스페이서(400)의 측단면이라는 점에 주목하기 바란다.
도전성 스페이서(400)와 메모리 재료 층(250) 간의 접촉 부위는 메모리 재료 층(250)과 환형 상단 에지(402) 간의 접촉 부위이다. 전체 에지가 메모리 재료 층과 접촉해 있는 경우, 접촉 부위는 환형 링을 이룬다. 이러한 접촉 부위는 등각으로 증착된 접점 층의 두께와 실질적으로 동일한 에지의 두께와 비례한다. 따라서, 접촉 부위는 결과적으로 접점 층의 증착 공정을 제어함으로써 감소될 수 있으며, 도9에 도시된 메모리 소자의 실효 전극 면적의 사이즈는 포토리도그래피의 분해능에 의하여 허용되는 것 이상으로 감소될 수 있다.
도9에 도시된 제1 접점(400)은 두개의 개방 단부를 갖는 튜브 형상의 도전성 측벽 스페이서(400)로서 형성되어 있다는 점에 주목하기 바란다. 변형예로서는, 그러한 접점이 도10A에 도시된 3차원 도면과 도10B에 도시된 단면도를 갖는 컵형상의 쉘(shell;450)로서 형성될 수도 있다. 전술한 바와 같이, 접점(450)은 메모리 재료 층과 인접해 있는 에지(460)를 갖는다. 접점(450)과 메모리 재료 층(250) 간의 접촉 부위는 에지(460)와 메모리 재료 층(250) 간의 접촉 부위이다.
컵형상의 쉘(450)은 접점 층을 바이어에 증착하고, 유전체로 상기 바이어의 잔존해 있는 부분을 매립하며, 그 표면을 화학적 및 기계적으로 폴리싱 처리하여 표면을 평탄화하고 접점(450)의 상단 에지(460)를 노출시킴으로써 형성될 수 있다. 그리고 나서, 상기 반도체 재료 층(250) 및 제2 접점 층(410)이 증착될 수 있다. 접점(450)과 메모리 재료 층 간의 접촉 부위는 에지(460)와 메모리 재료 층 간의 접촉 영역이다. 전체 에지가 메모리 재료 층과 접촉해 있는 경우, 접촉 부위는 환형 링의 형태를 이룬다.
또한, 본원에는 대량의 상전이 메모리 재료, 제1 전기 접점, 및 제2 전기 접점을 포함하고, 제1 접점이 대량의 상전이 메모리 재료에 인접한 에지를 갖는 접점 층을 포함하는, 전기적으로 프로그램가능한 메모리 소자가 개시되어 있다.
일반적으로, 접점 층은 어떠한 특정의 배향 또는 등각에도 제한을 받지 않는다. 접점 층은 실질적으로 수직 배치될 수 있다. 접점 층은 예를 들면, 실질적으로 수직 배치된 측벽 표면상에 제1 접점을 도전성 측벽 스페이서로 형성함으로써 실질적으로 수직 배치될 수 있다.
변형예로서는, 접점 층은 실질적으로 수평 배치될 수도 있다. 접점 층은, 실질적으로 수평 배치된 기판상에 접점 층을 증착함으로써 실질적으로 수평 배치될 수 있다. 도11A는 단결정 실리콘 반도체 기판 웨이퍼(102)상에 형성된 본 발명의 메모리 소자의 변형예를 3차원으로 도시한 도면이다. 메모리 소자(600)는 대량의 메모리 재료(250), 메모리 재료(250)에 전기적으로 연결된 제1 전기 접점(610), 및 메모리 재료에 전기적으로 연결되며 제1 접점(610)으로부터 일정한 거리를 두고 배치된 제2 전기 접점을 포함한다. 도11B는 그와 동일한 메모리 소자(600)의 단면도이다.
도11A 및 도11B에 도시된 실시예에서, 제1 접점은, 기판(102)상에 실질적으로 수평 배치된 접점 층(610)이다. 이러한 접점 층은 대량의 메모리 재료(250)에 인접해 있는 에지(612)를 지닌다. 메모리 재료(250)와 접점 층(610) 간의 접촉 부위는 메모리 재료(250)와 에지(612) 간의 접촉 부위이다. (도시된 바와 같이, 본 실시예에서는, 에지가 두께 부분과 평행한 단면적 슬라이스(slice)이다). 접점 층( 610)과 메모리 재료(250) 간의 접촉 부위는 접점 층(610)의 두께와 비례한다. 메모리 재료와 접점 층(610) 간의 전기적인 연결은 에지(612)의 전체 부분 또는 그의 일부분에 의하여 이루어진다는 점에 주목하기 바란다. 대량의 메모리 재료(250) 중 잔존해 있는 부분은 유전체 재료(628)에 의하여 제1 접점(610)과 전기적으로 분리된다.
에지(612)는 대량의 메모리 재료(250)의 단면적 슬라이스를 에워싸고 있는 것이 바람직하다. 본원에서 사용되는 "에워싸고 있다"라는 용어는 에지(612)가 대량의 메모리 재료(250)의 단면적 슬라이스를 완전히 둘러싸는 것을 말한다. 그러나, 메모리 소자는 에지가 대량의 메모리 재료(250)의 단면적 슬라이스를 단지 부분적으로만 에워싸고 있도록 구성될 수도 있다. 도시된 실시예에 있어서는, 단면적 슬라이스가 기판의 평면과 실질적으로 평행하지만, 다른 배향도 가능하다.
제2 접점은 도전성 재료 층일 수 있으며, 박막 층으로 형성되는 것이 바람직하다. 도11A 및 도11B에 도시된 실시예에 있어서는, 제2 접점(620)은 도전성 재료 층(620)이며, 이러한 도전성 재료 층(620)은, 도전성 재료 층(620)의 하부면이 메모리 재료(250)의 상단 표면에 인접해 있도록 메모리 재료(250)의 상단상에 증착된다.
또한, 본원에서는, 대량의 상전이 메모리 재료; 및 메모리 재료에 전기 신호를 공급하는 제1 및 제2 접점을 포함하며, 상기 접점들 중 최소한 한 접점이 메모리 재료에 인접한 전류 밀도를 극대화시키고 메모리 재료로부터 그 접점까지 흐르는 열 에너지를 극소화시키기에 적합한, 전기적으로 프로그램가능한 단일-셀 메모리 소자가 개시되어 있다.
메모리 재료에 인접한 전류 밀도를 증가시키면 그 영역에서의 주울 열량이 증가함으로써, 메모리 재료로 보다 많은 열 에너지가 흐를 수 있게 된다. 전류 밀도(결과적으로는 주울 열)는 메모리 재료에 인접한 접점의 단면적을 감소시킴으로써 증가될 수 있다.
일반적으로, 본 발명의 메모리 소자와 메모리 어레이에 사용되는 상전이 메모리 재료는 당업계에 알려져 있는 임의의 상전이 메모리 재료일 수 있다. 특정 재료는, 본원에 모두 참고가 되는, 미국 특허 제5,166,758호, 제5,296,716호, 제5, 414,271호, 제5,359,205호, 제5,341,328호, 제5,536,947호, 제5,534,712호, 제5, 687,112호, 및 제5,825,046호의 명세서에 개시되어 있다.
전술한 바와 같이, 상전이 재료는, 이러한 재료가 선택된 전기 입력 신호에 응답하여 재료의 이전 저항값과는 무관하게, 특정의 개시 또는 소거 저항 값으로 설정될 필요가 없이 직접 다수의 저항 값 중 하나의 저항 값으로 설정될 수 있도록 직접 오버라이트될 수 있는 것이 바람직하다. 게다가, 상전이 재료는 2진수로 부호화된 정보를 아날로그 형태로 모방하여 단일 셀에 2진수로 부호화된 정보의 다중 비트를 단일 저항 값으로서 저장함으로써 단일 셀 내 2진 정보의 다중 비트의 그레이 스케일 저장을 제공하는 큰 동적 범위를 갖는 것이 바람직하다. 또한, 상전이 재료는 선택된 전기 입력 신호에 응답하여 재료의 이전 저항값과 무관하게, 특정의 개시 또는 소거 저항 값으로 설정될 필요가 없이 직접 동적 범위에 내재하는 다수의 저항 값 중 하나의 저항 값으로 설정될 수 있는 전기 저항 값의 동적 범위를 가질 수 있다.
본 발명의 한 실시예에 있어서는, 단일-셀 메모리 소자를 형성하는 대량의 메모리 재료가 두가지의 개별 검출가능한 레벨의 전기 저항 값을 제공하는 동적 범위의 저항을 가질 수 있음으로써, 단일 비트 데이터 저장 능력을 제공한다.
본 발명의 다른 한 실시예에 있어서는, 단일-셀 메모리 소자를 형성하는 대량의 메모리 재료는 최소한 3가지의 개별 검출가능한 레벨의 전기 저항 값을 가질 수 있음으로써, 1비트 이상의 2진 정보를 저장할 수 있으며, 그에 따라 메모리 소자에 다중 비트 저장 능력을 제공한다. 단일-셀 메모리 소자는, 동적 범위와 다중 비트 능력이 단일-셀 메모리 소자내의 최소한 2비트의 2진 정보에 대한 저장을 제공하도록 최소한 4가지의 개별 검출가능한 레벨의 전기 저항 값을 가질 수 있는 것이 바람직하다.
본 발명의 또 다른 한 실시예에 있어서는, 동적 범위의 저항은, 동적 범위와 다중 비트 능력이 단일-셀 메모리 소자내의 최소한 4비트의 2진 정보에 대한 저장을 제공하도록 최소한 16가지의 개별 검출가능한 레벨의 전기 저항 값을 제공한다.
상전이 메모리 재료는 다수의 원자 성분으로 형성될 수도 있으며, 그 각각의 원자 성분은 대량의 메모리 재료 전반에 존재한다. 이러한 메모리 재료는 최소한 하나의 칼코겐 성분을 포함하는 것이 바람직하다. 칼코겐 성분은 Te, Se 및 이들의 혼합물 또는 합금으로 이루어진 그룹으로부터 선택되는 것이 바람직하다. 보다 바람직하게는, 메모리 재료가 Te 및 Se의 혼합물을 포함하는 것이다. 메모리 재료는 Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, 및 이들의 혼합물 또는 합금으로 이루어진 그룹으로부터 선택된 최소한 하나의 성분을 더 포함할 수도 있다. 메모리 재료는 최소한 하나의 전이 금속 성분을 포함할 수도 있다. 본원에서 사용되는 "전이 금속" 이라는 용어는 21 내지 30, 39 내지 48, 57 및 72 내지 80번 원소를 포함하는 것을 말한다. 하나 이상의 전이 금속 성분은 Cr, Fe, Ni, Nb, Pd, Pt 및 이들의 혼합물 또는 합금으로 이루어진 그룹으로부터 선택되는 것이 바람직하다.
본 발명의 기준을 충족시키는 부류의 TeGeSb 재료의 높은 저항 상태의 조성물은 일반적으로 선행 기술의 전기적으로 소거가능한 메모리 재료에 존재하는 Te 농도에 비하여 Te 농도가 실질적으로 감소되는 것을 특징으로 한다고 결정되었다. 실질적으로 개선된 전기적인 스위칭 성능 특성을 제공하는 한 조성물에서는, 증착된 재료내의 평균 Te 농도가 70% 이하, 통상적으로는 약 60% 미만 이었으며, 일반적으로는 약 23% 내지 58%의 Te, 가장 바람직하게는 약 40% 내지 58%의 Te 이었다. Ge 농도는 상기 재료내에 일반적으로 50% 미만으로 잔존해 있는 상태에서 약 5% 이상이었으며, 평균적으로는 약 8% 내지 30% 이었다. 이러한 조성물내의 나머지 주요 구성 성분은 Sb 이었다. 주어진 퍼센트는 100% 구성 성분의 원자를 합한 원자 퍼센트이다. 따라서, 이러한 조성물은 TeaGebSb100-(a+b)로서 간주될 수 있다. 이러한 3원 Te-Ge-Sb 합금은 우수한 전기적인 특성을 갖는 추가적인 메모리 재료의 개발을 위한 유용한 개시 재료이다.
전술한 바와 같이, 본 발명의 메모리 재료는 최소한 하나의 칼코겐을 포함하며 최소한 하나의 전이 금속 성분을 포함할 수도 있다. 전이 금속을 포함하는 메모리 재료는 성분적으로 개질된 형태의 Te-Ge-Sb 삼원계로 된 메모리 재료이다. 즉, 즉, 성분적으로 개질된 메모리 재료는 개질된 형태의 Te-Ge-Sb 메모리 합금을 구성한다. 이 같은 성분적인 개질은 Se와 같은 칼코겐 성분을 추가하든 그러하지 않든 간에, 전이 금속을 기본 Te-Ge-Sb 삼원계에 혼입시킴으로써 달성된다.
제1 범주(category)는 Te, Ge, Sb 및 전이 금속을 (TeaGebSb100-(a+b))cTM100-c의 비율로 포함하는 상전이 메모리 재료이며, 상기 식중, 아래 첨자는 100% 구성 성분을 합한 원자 퍼센트이며, TM은 하나 이상의 전이 금속이고, a 및 b는 기본 Te-Ge-Sb 삼원계에 대하여 위에서 언급한 바와 같은 것이며, c는 약 90% 내지 99.99% 이다. 전이 금속은 Cr, Fe, Ni, Nb, Pd, Pt 및 이들의 혼합물 또는 합금을 포함하는 것이 바람직하다.
제2 범주는 Te, Ge, Sb, Se 및 전이 금속을 (TeaGebSb100-(a+b))cTMdSe100-(c+d)의 비율로 포함하는 상전이 메모리 재료이며, 상기 식중, 아래 첨자는 100%의 구성 성분을 합한 원자 퍼센트이며, TM은 하나 이상의 전이 금속이고, a 및 b는 기본 Te-Ge-Sb 삼원계에 대하여 위에서 언급한 바와 같은 것이며, c는 약 90% 내지 99.5%이고, 그리고 d는 약 0.01% 내지 10%이다. 전이 금속은 Cr, Fe, Ni, Pd, Pt, Nb 및 이들의 혼합물 또는 합금을 포함할 수 있는 것이 바람직하다.
본원의 메모리 소자는 실질적으로 비휘발성 설정 저항 값을 갖는다. 그러나, 이러한 저항 값이 몇몇 경우에 원래 설정된 값으로부터 표류하는 경우, 이 같은 표류를 보상하는 데에는 후술되는 "조성물 개질(compositional modification)"이 사용될 수도 있다. 본원에서 사용되는 "비휘발성(non-volatile)"이라는 용어는 설정 저항 값이 아카이벌 시간 주기동안 실질적으로 일정하게 유지되는 상태를 말한다. 물론, 선택된 에러 마진 이외에 어떠한 "표류(drift)"도 절대 생기지 않게 하는 데에는 소프트웨어(후술되는 피이드백 시스템을 포함함)가 사용될 수 있다. 메모리 소자의 저항 값의 표류가, 저지되지 않는 상태로 방치해 두면, 정보의 그레이 스케일 저장을 방해할 수 있기 때문에, 표류를 극소화시키는 것이 바람직하다.
본원에서의 "조성물 개질"은 메모리 재료의 고유 저항을 증가시키기 위한 밴드 갭 확장 성분의 추가를 포함하여, 실질적으로 안정한 저항 값을 얻기 위해 대량의 메모리 재료를 조성적으로 개질시키는 의미를 포함하는 것으로 정의된다. 조성물 개질의 한 예는 두께에 대하여 분류된 조성물 비균질성을 포함하는 것이다. 예를 들면, 대량의 메모리 재료는 제1 Te-Ge-Sb 합금에서 상이한 조성물의 제2 Te-Ge-Sb 합금으로 분류될 수 있다. 이러한 조성물 분류는 설정 저항 값 표류를 감소시키는 형태라면 어떠한 형태라도 이용할 수 있으며, 동일한 합금계의 제1 및 제2 합금에 제한을 받을 필요가 없다. 또한, 이 같은 분류는 두가지 이상의 합금으로 달성될 수 있다. 그러한 분류는 균일하고 연속적일 수 있거나, 또한 불균일하거나 불연속적일 수 있다. 결과적으로 저항 값 표류가 감소되는 조성물 분류의 특정 예로는 한쪽 표면에서는 Ge14Sb29Te57인 형태에서 반대쪽 표면에서는 Ge22Sb22Te56인 형태로 균일하고도 연속적인 분류를 들 수 있다.
저항 표류를 감소시키기 위하여 조성물 개질을 사용하는 다른 방법은 대량의 메모리 재료를 계층화시킴으로써 달성된다. 즉, 대량의 메모리 재료는 상이한 조성물로 이루어진 다수의 개별적이고도 비교적 얇은 층으로 형성될 수 있다. 예를 들면, 대량의 메모리 재료는 하나 이상의 쌍으로 이루어진 층을 포함할 수 있으며, 그 각각은 상이한 Te-Ge-Sb 합금으로 형성된다. 다시, 분류된 조성물의 경우와 같이, 결과적으로 저항 값 표류가 실질적으로 감소되는 조성물이라면 어떠한 층 조성물이라도 사용될 수 있다. 층은 유사한 두께일 수 있거나 또는 상이한 두께일 수 있다. 다수의 층이 사용될 수도 있으며, 동일한 합금의 다수의 층은 연속적이든 서로 이격되어 있든, 대량의 메모리 재료에 존재할 수도 있다. 또한, 다수의 상이한 합금 조성물로 이루어진 층이 사용될 수도 있다. 조성물 적층의 특정 예로는 Ge14Sb29Te57및 Ge22Sb22Te56으로 이루어진 층이 교호하는 쌍을 포함하는 대량의 메모리 재료이다.
저항 표류를 감소시키기 위한 조성물 비균질성의 또 다른 형태는 조성물 분류 및 조성물 적층을 조합함으로써 달성된다. 보다 구체적으로 설명하면, 전술한 조성물 분류는 안정한 대량의 메모리 재료를 형성하기 위하여 전술한 조성물 적층중 어느 하나와 조합될 수 있다. 이러한 조합을 사용하는 예시적인 대량의 메모리 재료는 (1) Ge22Sb22Te56의 개별 층에 이어Ge14Sb29Te57및 Ge22Sb22Te56의 분류된 조성물을 포함하는 대량의 메모리 재료 및 (2) Ge14Sb29Te57의 개별 층과 Ge14Sb29Te57및 Ge22Sb22Te56의 분류된 조성물을 포함하는 대량의 메모리 재료를 들 수 있다.본원에 개시된 내용이 본 발명을 충분하고도 완전하게 개시할 목적으로 설명한 세부적인 실시예의 형태로 제공되어 있으며, 그러한 세부 설명이 첨부된 청구의 범위에 기재되고 한정되는 바와 같은 본 발명의 진정한 범위를 제한하는 것으로서 해석되어서는 않된다는 점을 인식하여야 한다.

Claims (76)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 기판;
    상기 기판 상에 형성되어 있고, 측벽과 바닥면이 있는 개구부를 갖는 제1 유전체층;
    상기 개구부의 측벽면 상에 형성되어 있고, 상기 기판과 전기적으로 연결되어 있는 도전 층;
    상기 개구부 내에서 상기 도전 층 상에 형성되어 있는 제 2 유전체층; 및
    상기 도전 층의 상단면에 전기적으로 커플링되어 있는 프로그램가능한 저항 재료를 포함하는 것을 특징으로 하는 메모리 소자.
  65. 제64항에 있어서, 상기 도전 층은 상기 개구부의 상기 바닥면 상에도 형성되어 있는 것을 특징으로 하는 메모리 소자.
  66. 제64항에 있어서, 상기 상단면은 하나 이상의 돌출부를 포함하고, 상기 프로그램가능한 저항 재료는 상기 돌출부 중 적어도 하나에 전기적으로 커플링되어 있는 것을 특징으로 하는 메모리 소자.
  67. 제64항에 있어서, 상기 개구부는 구멍 또는 트렌치인 것으로 특징으로 하는 메모리 소자.
  68. 제64항에 있어서, 상기 프로그램가능한 저항 재료는 칼코겐 성분을 포함하는 것을 특징으로 하는 메모리 소자.
  69. 기판;
    상기 기판에 전기적으로 커플링되어 있고, 상기 기판으로부터 이격되어 있는 개방 단부를 갖는 컵 형상의 전기 접점;
    상기 컵 형상의 접점의 내면 상에 형성되어 있는 유전체 재료; 및
    상기 접점의 상단면에 전기적으로 커플링되어 있는 프로그램가능한 저항 재료를 포함하는 것을 특징으로 하는 메모리 소자.
  70. 제69항에 있어서, 상기 전기 접점은 도전 재료를 구비하는 것을 특징으로하는 메모리 소자.
  71. 제69항에 있어서, 상기 프로그램가능한 저항 재료는 칼코겐 성분을 포함하는 것을 특징으로 하는 메모리 소자.
  72. 기판;
    상기 기판에 전기적으로 커플링되어 있고, 상기 기판으로부터 이격되어 있는 개방 단부를 갖는 컵 형상의 도전 층;
    상기 컵 형상의 도전 층의 내면 상에 형성되어 있는 유전체 재료; 및
    상기 도전 층의 상단 에지에 전기적으로 커플링되어 있는 프로그램가능한 저항 재료를 포함하는 것을 특징으로 하는 메모리 소자.
  73. 제72항에 있어서, 상기 프로그램가능한 저항 재료와 상기 도전 층 간의 접촉 부위는 환형이거나 또는 그 환형의 일부인 것을 특징으로 하는 메모리 소자.
  74. 제72항에 있어서, 상기 도전 층은, 티타늄 질화물, 타타늄 알루미늄 질화물, 티타늄 카보니트라이드, 티타늄 실리콘 질화물, 카본, N-도핑 폴리실리콘, 티타늄 텅스텐, 텅스텐 실리사이드, 텅스텐, 몰리브덴, N+도핑 폴리실리콘으로 이루어진 군으로부터 선택된 적어도 하나의 재료를 포함하는 것을 특징으로 하는 메모리 소자.
  75. 제72항에 있어서, 상기 프로그램가능한 저항 재료는 칼코겐 성분을 포함하는 것을 특징으로 하는 메모리 소자.
  76. 제72항에 있어서, 상기 상단 에지는 하나 이상의 돌출부를 포함하는 것을 특징으로 하는 메모리 소자.
KR10-2001-7012157A 1999-03-25 2000-03-22 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자 KR100441692B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/276,273 1999-03-25
US09/276,273 US6969866B1 (en) 1997-10-01 1999-03-25 Electrically programmable memory element with improved contacts
PCT/US2000/007666 WO2000057498A1 (en) 1999-03-25 2000-03-22 Electrically programmable memory element with improved contacts

Publications (2)

Publication Number Publication Date
KR20020007341A KR20020007341A (ko) 2002-01-26
KR100441692B1 true KR100441692B1 (ko) 2004-07-27

Family

ID=23055972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7012157A KR100441692B1 (ko) 1999-03-25 2000-03-22 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자

Country Status (13)

Country Link
US (2) US6815705B2 (ko)
EP (2) EP1171920B1 (ko)
JP (1) JP4558950B2 (ko)
KR (1) KR100441692B1 (ko)
CN (1) CN1210819C (ko)
AU (1) AU3769900A (ko)
BR (1) BR0009308A (ko)
CA (1) CA2367365A1 (ko)
DE (1) DE60032129T2 (ko)
MX (1) MXPA01009609A (ko)
NO (1) NO20014633D0 (ko)
TW (1) TW475262B (ko)
WO (1) WO2000057498A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138490B2 (en) 2007-06-18 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance non-volatile memory cells and methods of fabricating same
US8237149B2 (en) 2007-06-18 2012-08-07 Samsung Electronics Co., Ltd. Non-volatile memory device having bottom electrode

Families Citing this family (177)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935951B2 (en) * 1996-10-28 2011-05-03 Ovonyx, Inc. Composite chalcogenide materials and devices
KR100441692B1 (ko) * 1999-03-25 2004-07-27 오보닉스, 아이엔씨. 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자
US7247876B2 (en) * 2000-06-30 2007-07-24 Intel Corporation Three dimensional programmable device and method for fabricating the same
US6563156B2 (en) 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6440837B1 (en) * 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
US6696355B2 (en) * 2000-12-14 2004-02-24 Ovonyx, Inc. Method to selectively increase the top resistance of the lower programming electrode in a phase-change memory
US6433310B1 (en) * 2001-01-31 2002-08-13 International Business Machines Corporation Assembly suitable for reading/writing/erasing information on a media based on thermal coupling
US6514788B2 (en) * 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
US7365354B2 (en) * 2001-06-26 2008-04-29 Ovonyx, Inc. Programmable resistance memory element and method for making same
US6764894B2 (en) 2001-08-31 2004-07-20 Ovonyx, Inc. Elevated pore phase-change memory
US6545287B2 (en) * 2001-09-07 2003-04-08 Intel Corporation Using selective deposition to form phase-change memory cells
US7319057B2 (en) * 2001-10-30 2008-01-15 Ovonyx, Inc. Phase change material memory device
EP1318552A1 (en) 2001-12-05 2003-06-11 STMicroelectronics S.r.l. Small area contact region, high efficiency phase change memory cell and fabrication method thereof
JP3603188B2 (ja) 2001-12-12 2004-12-22 松下電器産業株式会社 不揮発性メモリ及びその製造方法
US6512241B1 (en) * 2001-12-31 2003-01-28 Intel Corporation Phase change material memory device
JP4218527B2 (ja) * 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
EP1339110B1 (en) * 2002-02-20 2008-05-28 STMicroelectronics S.r.l. Phase change memory cell and manufacturing method thereof using minitrenches
DE60222373T2 (de) * 2002-02-20 2008-06-12 Stmicroelectronics S.R.L., Agrate Brianza Sublithographische Kontaktstruktur, Phasenwechsel-Speicherzelle mit optimierter Heizstruktur sowie deren Herstellungsverfahren
DE60220015T2 (de) * 2002-02-20 2008-01-10 Stmicroelectronics S.R.L., Agrate Brianza Kontaktstruktur, Phasenwechsel-Speicherzelle und deren Herstellungsverfahren mit Elimination von Doppelkontakten
US6930913B2 (en) 2002-02-20 2005-08-16 Stmicroelectronics S.R.L. Contact structure, phase change memory cell, and manufacturing method thereof with elimination of double contacts
US6972430B2 (en) 2002-02-20 2005-12-06 Stmicroelectronics S.R.L. Sublithographic contact structure, phase change memory cell with optimized heater shape, and manufacturing method thereof
US6891747B2 (en) 2002-02-20 2005-05-10 Stmicroelectronics S.R.L. Phase change memory cell and manufacturing method thereof using minitrenches
AU2003220785A1 (en) * 2002-04-10 2003-10-20 Matsushita Electric Industrial Co., Ltd. Non-volatile flip-flop
KR100437457B1 (ko) * 2002-04-11 2004-06-23 삼성전자주식회사 보이드를 갖는 상변환 기억 셀들 및 그 제조방법들
US6717234B2 (en) * 2002-05-01 2004-04-06 Hewlett-Packard Development Company, L.P. Resistive memory for data storage devices
US6846683B2 (en) * 2002-05-10 2005-01-25 Infineon Technologies Ag Method of forming surface-smoothing layer for semiconductor devices with magnetic material layers
DE10236439B3 (de) * 2002-08-08 2004-02-26 Infineon Technologies Ag Speicher-Anordnung, Verfahren zum Betreiben einer Speicher-Anordnung und Verfahren zum Herstellen einer Speicher-Anordnung
US6583003B1 (en) * 2002-09-26 2003-06-24 Sharp Laboratories Of America, Inc. Method of fabricating 1T1R resistive memory array
JP4928045B2 (ja) * 2002-10-31 2012-05-09 大日本印刷株式会社 相変化型メモリ素子およびその製造方法
JP4509467B2 (ja) * 2002-11-08 2010-07-21 シャープ株式会社 不揮発可変抵抗素子、及び記憶装置
DE10255117A1 (de) * 2002-11-26 2004-06-17 Infineon Technologies Ag Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung
US6867425B2 (en) * 2002-12-13 2005-03-15 Intel Corporation Lateral phase change memory and method therefor
CN100521277C (zh) * 2002-12-19 2009-07-29 Nxp股份有限公司 包含相变材料的电器件
WO2004057676A2 (en) * 2002-12-19 2004-07-08 Koninklijke Philips Electronics N.V. Electric device with phase change material and parallel heater
US7119353B2 (en) 2002-12-19 2006-10-10 Koninklijke Phillips Electronics N.V. Electric device with phase change material and method of manufacturing the same
WO2004057684A1 (en) * 2002-12-19 2004-07-08 Koninklijke Philips Electronics N.V. Electric device comprising phase change material
EP1439583B1 (en) 2003-01-15 2013-04-10 STMicroelectronics Srl Sublithographic contact structure, in particular for a phase change memory cell, and fabrication process thereof
US7129560B2 (en) * 2003-03-31 2006-10-31 International Business Machines Corporation Thermal memory cell and memory device including the thermal memory cell
DE60328960D1 (de) * 2003-04-16 2009-10-08 St Microelectronics Srl Selbstausrichtendes Verfahren zur Herstellung einer Phasenwechsel-Speicherzelle und dadurch hergestellte Phasenwechsel-Speicherzelle
EP1475840B1 (en) * 2003-05-07 2006-07-19 STMicroelectronics S.r.l. Process for manufacturing a memory device having selector transistors for storage elements and memory device fabricated thereby
JP4634014B2 (ja) 2003-05-22 2011-02-16 株式会社日立製作所 半導体記憶装置
KR100979710B1 (ko) * 2003-05-23 2010-09-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
TWI365914B (en) * 2003-07-03 2012-06-11 Mitsubishi Materials Corp Phase change recording film having high electrical resistance and sputtering target for forming phase change recording film
US20050032269A1 (en) * 2003-08-04 2005-02-10 Daniel Xu Forming planarized semiconductor structures
US7308067B2 (en) 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
DE60310915D1 (de) 2003-08-05 2007-02-15 St Microelectronics Srl Verfahren zur Herstellung einer Anordnung von Phasenwechselspeichern in Kupfer-Damaszenertechnologie sowie entsprechend hergestellte Anordnungen von Phasenwechselspeichern
DE10340405B3 (de) * 2003-09-02 2004-12-23 Infineon Technologies Ag Integrierter Halbleiterspeicher
US6906359B2 (en) * 2003-10-22 2005-06-14 Skyworks Solutions, Inc. BiFET including a FET having increased linearity and manufacturability
DE20321085U1 (de) * 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
JP2005183557A (ja) * 2003-12-18 2005-07-07 Canon Inc 半導体集積回路とその動作方法、該回路を備えたｉｃカード
DE102004011430B4 (de) * 2004-03-09 2008-06-19 Qimonda Ag Halbleiterspeichereinrichtung
DE102004015899B4 (de) * 2004-03-31 2009-01-02 Qimonda Ag Herstellungsverfahren für ein PCM-Speicherelement
KR101029339B1 (ko) * 2004-05-14 2011-04-13 르네사스 일렉트로닉스 가부시키가이샤 반도체 기억장치
KR100801345B1 (ko) 2004-05-25 2008-02-05 가부시끼가이샤 르네사스 테크놀로지 반도체장치
KR100668825B1 (ko) * 2004-06-30 2007-01-16 주식회사 하이닉스반도체 상변화 기억 소자 및 그 제조방법
KR100626381B1 (ko) * 2004-07-19 2006-09-20 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR100655796B1 (ko) * 2004-08-17 2006-12-11 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR100623181B1 (ko) * 2004-08-23 2006-09-19 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
KR100626388B1 (ko) * 2004-10-19 2006-09-20 삼성전자주식회사 상변환 메모리 소자 및 그 형성 방법
KR20070067150A (ko) 2004-10-21 2007-06-27 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 및 메모리 셀 어드레싱 방법
US7135727B2 (en) * 2004-11-10 2006-11-14 Macronix International Co., Ltd. I-shaped and L-shaped contact structures and their fabrication methods
KR100827653B1 (ko) * 2004-12-06 2008-05-07 삼성전자주식회사 상변화 기억 셀들 및 그 제조방법들
EP1677357A1 (en) * 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Phase change memory device having an adhesion layer and manufacturing process thereof
EP1677371A1 (en) * 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Dual resistance heater for phase change devices and manufacturing method thereof
JP2008529269A (ja) * 2005-01-25 2008-07-31 エヌエックスピー ビー ヴィ バックエンドプロセスを使用する相変化抵抗体の製造
US7214958B2 (en) * 2005-02-10 2007-05-08 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7361925B2 (en) * 2005-02-10 2008-04-22 Infineon Technologies Ag Integrated circuit having a memory including a low-k dielectric material for thermal isolation
US7348590B2 (en) * 2005-02-10 2008-03-25 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US8022382B2 (en) * 2005-03-11 2011-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change memory devices with reduced programming current
DE602005018744D1 (de) 2005-04-08 2010-02-25 St Microelectronics Srl Lateraler Phasenwechselspeicher
KR100645064B1 (ko) * 2005-05-23 2006-11-10 삼성전자주식회사 금속 산화물 저항 기억소자 및 그 제조방법
US7635855B2 (en) * 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7394088B2 (en) 2005-11-15 2008-07-01 Macronix International Co., Ltd. Thermally contained/insulated phase change memory device and method (combined)
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7449710B2 (en) 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
JP4860248B2 (ja) * 2005-11-26 2012-01-25 エルピーダメモリ株式会社 相変化メモリ装置および相変化メモリ装置の製造方法
JP4860249B2 (ja) * 2005-11-26 2012-01-25 エルピーダメモリ株式会社 相変化メモリ装置および相変化メモリ装置の製造方法
US7688619B2 (en) 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7459717B2 (en) 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
TWI291745B (en) * 2005-11-30 2007-12-21 Ind Tech Res Inst Lateral phase change memory with spacer electrodes and method of manufacturing the same
US7606056B2 (en) 2005-12-22 2009-10-20 Stmicroelectronics S.R.L. Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array thereby manufactured
US7531825B2 (en) 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US8062833B2 (en) 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7560337B2 (en) 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7714315B2 (en) * 2006-02-07 2010-05-11 Qimonda North America Corp. Thermal isolation of phase change memory cells
JP4691454B2 (ja) * 2006-02-25 2011-06-01 エルピーダメモリ株式会社 相変化メモリ装置およびその製造方法
US7910907B2 (en) * 2006-03-15 2011-03-22 Macronix International Co., Ltd. Manufacturing method for pipe-shaped electrode phase change memory
US20070252127A1 (en) * 2006-03-30 2007-11-01 Arnold John C Phase change memory element with a peripheral connection to a thin film electrode and method of manufacture thereof
JP4437297B2 (ja) 2006-06-22 2010-03-24 エルピーダメモリ株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US7785920B2 (en) 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
US20080019257A1 (en) * 2006-07-18 2008-01-24 Jan Boris Philipp Integrated circuit with resistivity changing material having a step-like programming characteristitic
EP2070088A4 (en) * 2006-08-08 2009-07-29 Nantero Inc NON-VOLATILE RESISTIVE MEMORY, CIRCUIT BREAKERS AND OPERATING CIRCUITS WITH SCALABLE NANOTUBE SWITCHES WITH TWO TERMINALS
JP4257352B2 (ja) * 2006-08-22 2009-04-22 エルピーダメモリ株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7863655B2 (en) 2006-10-24 2011-01-04 Macronix International Co., Ltd. Phase change memory cells with dual access devices
US7541609B2 (en) * 2006-11-17 2009-06-02 International Business Machines Corporation Phase change memory cell having a sidewall contact
US20080137400A1 (en) * 2006-12-06 2008-06-12 Macronix International Co., Ltd. Phase Change Memory Cell with Thermal Barrier and Method for Fabricating the Same
US7476587B2 (en) 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
US8188569B2 (en) * 2006-12-15 2012-05-29 Qimonda Ag Phase change random access memory device with transistor, and method for fabricating a memory device
US7718989B2 (en) * 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
TW200832771A (en) * 2007-01-25 2008-08-01 Ind Tech Res Inst Phase change memory device and method of fabricating the same
CN101257084B (zh) * 2007-02-26 2014-05-14 茂德科技股份有限公司 相变化存储器及其制造方法
US7956344B2 (en) 2007-02-27 2011-06-07 Macronix International Co., Ltd. Memory cell with memory element contacting ring-shaped upper end of bottom electrode
US7786461B2 (en) 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US7745231B2 (en) 2007-04-17 2010-06-29 Micron Technology, Inc. Resistive memory cell fabrication methods and devices
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US7906772B2 (en) * 2007-09-04 2011-03-15 Ovonyx, Inc. Memory device
US7919766B2 (en) 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
US7804083B2 (en) * 2007-11-14 2010-09-28 Macronix International Co., Ltd. Phase change memory cell including a thermal protect bottom electrode and manufacturing methods
US8426838B2 (en) 2008-01-25 2013-04-23 Higgs Opl. Capital Llc Phase-change memory
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8030634B2 (en) 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
US7791057B2 (en) 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US7701750B2 (en) 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
JP2008252112A (ja) * 2008-05-15 2008-10-16 Renesas Technology Corp 不揮発性半導体記憶装置および不揮発性メモリセル
US8415651B2 (en) 2008-06-12 2013-04-09 Macronix International Co., Ltd. Phase change memory cell having top and bottom sidewall contacts
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7932506B2 (en) 2008-07-22 2011-04-26 Macronix International Co., Ltd. Fully self-aligned pore-type memory cell having diode access device
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
US7903457B2 (en) 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
CN101661992B (zh) * 2008-08-29 2014-05-28 中国科学院上海微系统与信息技术研究所 相变存储单元器件的复合电极结构
US7719913B2 (en) 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
US8324605B2 (en) 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US7897954B2 (en) 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
US8036014B2 (en) * 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US8604457B2 (en) * 2008-11-12 2013-12-10 Higgs Opl. Capital Llc Phase-change memory element
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8064247B2 (en) * 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8933536B2 (en) 2009-01-22 2015-01-13 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
US8084760B2 (en) 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8097871B2 (en) 2009-04-30 2012-01-17 Macronix International Co., Ltd. Low operational current phase change memory structures
US7933139B2 (en) 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US7968876B2 (en) * 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8350316B2 (en) * 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US8809829B2 (en) * 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US8406033B2 (en) * 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US8238149B2 (en) * 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US8363463B2 (en) * 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US7894254B2 (en) * 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8110822B2 (en) * 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
US8198619B2 (en) 2009-07-15 2012-06-12 Macronix International Co., Ltd. Phase change memory cell structure
US20110049456A1 (en) * 2009-09-03 2011-03-03 Macronix International Co., Ltd. Phase change structure with composite doping for phase change memory
US8064248B2 (en) * 2009-09-17 2011-11-22 Macronix International Co., Ltd. 2T2R-1T1R mix mode phase change memory array
US8178387B2 (en) * 2009-10-23 2012-05-15 Macronix International Co., Ltd. Methods for reducing recrystallization time for a phase change material
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US10249379B2 (en) * 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8890105B2 (en) * 2012-08-29 2014-11-18 Kabushiki Kaisha Toshiba Nonvolatile memory
US20140117302A1 (en) * 2012-11-01 2014-05-01 Micron Technology, Inc. Phase Change Memory Cells, Methods Of Forming Phase Change Memory Cells, And Methods Of Forming Heater Material For Phase Change Memory Cells
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
CN103500795B (zh) * 2013-09-30 2015-07-22 上海新安纳电子科技有限公司 一种相变存储器电极结构的制备方法
US9336879B2 (en) 2014-01-24 2016-05-10 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
JP2015185792A (ja) * 2014-03-26 2015-10-22 セイコーエプソン株式会社 配線構造及びその製造方法
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching
US11711989B2 (en) * 2021-03-23 2023-07-25 International Business Machines Corporation Phase change memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414271A (en) * 1991-01-18 1995-05-09 Energy Conversion Devices, Inc. Electrically erasable memory elements having improved set resistance stability
US5714768A (en) * 1995-10-24 1998-02-03 Energy Conversion Devices, Inc. Second-layer phase change memory array on top of a logic device
US5683930A (en) * 1995-12-06 1997-11-04 Micron Technology Inc. SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making
US5814527A (en) * 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US5998244A (en) * 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
JPH10125865A (ja) * 1996-10-15 1998-05-15 Fujitsu Ltd 半導体装置、半導体記憶装置、およびその製造方法
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US5933365A (en) * 1997-06-19 1999-08-03 Energy Conversion Devices, Inc. Memory element with energy control mechanism
KR100441692B1 (ko) * 1999-03-25 2004-07-27 오보닉스, 아이엔씨. 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138490B2 (en) 2007-06-18 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance non-volatile memory cells and methods of fabricating same
US8237149B2 (en) 2007-06-18 2012-08-07 Samsung Electronics Co., Ltd. Non-volatile memory device having bottom electrode

Also Published As

Publication number Publication date
EP1171920A1 (en) 2002-01-16
US6815705B2 (en) 2004-11-09
AU3769900A (en) 2000-10-09
MXPA01009609A (es) 2002-07-02
US7253429B2 (en) 2007-08-07
EP1171920B1 (en) 2006-11-29
NO20014633D0 (no) 2001-09-24
CN1210819C (zh) 2005-07-13
CA2367365A1 (en) 2000-09-28
DE60032129T2 (de) 2007-09-27
US20020017701A1 (en) 2002-02-14
BR0009308A (pt) 2001-12-18
WO2000057498A1 (en) 2000-09-28
TW475262B (en) 2002-02-01
EP1760797A1 (en) 2007-03-07
DE60032129D1 (de) 2007-01-11
JP4558950B2 (ja) 2010-10-06
EP1171920A4 (en) 2005-10-19
CN1352808A (zh) 2002-06-05
JP2002540605A (ja) 2002-11-26
KR20020007341A (ko) 2002-01-26
US20050062132A1 (en) 2005-03-24

Similar Documents

Publication Publication Date Title
KR100441692B1 (ko) 개선된 접점을 갖는 전기적으로 프로그램가능한 메모리 소자
US7407829B2 (en) Electrically programmable memory element with improved contacts
US7023009B2 (en) Electrically programmable memory element with improved contacts
US6972428B2 (en) Programmable resistance memory element
TWI384664B (zh) 一種具有二極體驅動器之記憶陣列及其製造方法
CN101170120B (zh) 具双存取元件的相变化存储单元
US7993962B2 (en) I-shaped phase change memory cell
US6613604B2 (en) Method for making small pore for use in programmable resistance memory element
TWI387103B (zh) 具有二極體存取裝置之完全自我對準微孔型記憶胞
US7422926B2 (en) Self-aligned process for manufacturing phase change memory cells
US7755076B2 (en) 4F2 self align side wall active phase change memory
US8513637B2 (en) 4F2 self align fin bottom electrodes FET drive phase change memory
US7514704B2 (en) Phase-change memory device and method of manufacturing the same
US7365354B2 (en) Programmable resistance memory element and method for making same
US6733956B2 (en) Method for making programmable resistance memory element
US8981330B2 (en) Thermally-confined spacer PCM cells
US7579210B1 (en) Planar segmented contact

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130626

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140627

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150625

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170717

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 15