KR100801345B1 - 반도체장치 - Google Patents

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KR100801345B1
KR100801345B1 KR1020067024097A KR20067024097A KR100801345B1 KR 100801345 B1 KR100801345 B1 KR 100801345B1 KR 1020067024097 A KR1020067024097 A KR 1020067024097A KR 20067024097 A KR20067024097 A KR 20067024097A KR 100801345 B1 KR100801345 B1 KR 100801345B1
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리이치로 다케무라
켄조 구로츠치
타카유키 가와하라
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

예컨대, 비트선(BL)과 평행하게 복수의 확산층(L)을 배치하고, 확산층(L)의 사이에 비트선(BL)과 교차하도록 게이트(G)를 배치하고, 비트선(BL)방향으로 나란히 배열된 복수의 확산층(L)에 대하여, 확산층(L)마다 비트선 콘택트(BC)와 소스 노드 콘택트(SC)를 교대로 배치하며, 소스 노드 콘택트(SC)상에 상(相)변화 소자를 설치하는 것으로써 1개의 메모리 셀(MC)을 2개의 메모리 셀 트랜지스터(Q1, Q2)와 1개의 상(相)변화 소자로 구성한다. 또한, 상(相)변화 소자는, 소스 노드 콘택트(SC)상이 아니라 비트선 콘택트(BC)상에 설치할 수도 있다. 이것에 의해, 예컨대, 메모리 셀 트랜지스터의 구동 능력의 향상과, 소면적화 등이 실현 가능해진다.
소스 노드 콘택트, 메모리 셀 트랜지스터

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관하여, 특히 상(相)변화 재료를 이용해서 형성된, 고밀도 집적 메모리 회로, 혹은 메모리 회로와 논리회로가 동일 반도체기판에 설치된 로직 혼재형 메모리, 혹은 아날로그 회로를 갖는 반도체장치에 적용할 때 유효한 기술에 관한 것이다.
최근, 고속이며 고집적한 불휘발성 메모리를 목표로 하여, 상(相)변화 재료로 이루어지는 저항 소자를 이용한 메모리(상(相)변화 메모리)의 개발이 진척되고 있으며, 예컨대, 비특허문헌1에서 기술되어 있다. 상(相)변화 메모리는, 도 58에 나타낸 것과 같이, 상(相)변화 재료의 비정질상태(리셋)와 결정상태(세트)의 저항치의 차이를 정보로서 기억하는 불휘발성 메모리이다. 그리고, 이 비정질상태(리셋) 또는 결정상태(세트)를 기억하는 때에는, 전기펄스를 이용하며, 도 57과 같이 , 시간에 대한 온도변화를 일으키게 하는 것으로 비정질상태(리셋)와 결정상태(세트)간을 상전이(相轉移)시킨다.
또한, 상(相)변화 재료의 비정질상태의 고저항치 및 결정상태의 저저항치는, 각각, 완전한 비정질상태 및 완전한 결정상태일 필요는 없고, 기억 소자로서는, 고저항 상태와 저저항 상태에 충분한 저항 차이가 있는 것이 중요하다. 따라서, 완전 한 비정질상태인 고저항 상태와 완전한 결정상태인 저저항 상태의 중간의 임의의 값을 잡는 것도 가능하다.
상(相)변화 소자는, 상기와 같이 , 전기펄스에 의해 그 상(相)상태를 바꾼다. 도 57에 나타낸 바와 같이, 리셋하기 위해서는, 짧은 기간 큰 전류를 흘리고, 급속히 냉각하는 것이 필요하다. 반대로, 세트하기 위해서는, 리셋시보다 적은 전류를 비교적 장시간 흘리고, 냉각하는 것이 필요하다.
또한, 판독을 행하는 때에는, 판독전압을 이용해서 비트선의 전압강하의 속도를 센스함에 의해, 세트 및 리셋에 각각 대응한 상(相)변화 메모리의 '0'상태 및 '1'상태를 판독한다.
비특허문헌1:「2002년 IEEE 국제 고체소자 회로회의 기술자료 다이제스트(2002 IEEE lntemational Solid-State Circuits Conference Digest of Technical Papers)」, p.202 -203.
그런데, 상기와 같은 상(相)변화 메모리의 기술에 대해서, 본 발명자가 검토한 결과, 이하와 같은 것이 분명해졌다.
상(相)변화 소자를 결정상태로부터 비정질상태로 상(相)변화하기 위해서는, 소정의 열량을 발생시키는 것이 필요하다. 이 상(相)변화를 전기적으로 일으키기 위해서는, 도 57에 나타내듯이, 소정의 시간, 소정의 전류를 흘려 발생하는 쥴 열을 이용한다. 안정한 메모리 동작을 관점하면, 상(相)변화 소자에 대하여 직렬로 선택 스위치를 배치하는 것이 필요하다. 또한, 대용량화를 실현하기 위해서는, 메모리 셀 사이즈를 작게 하는 것이 중요하다.
그러나, 메모리 셀 사이즈를 작게 함으로써, 선택 스위치의 구동력이 저하하고, 충분한 열량을 얻기 위한 전류를 얻을 수 없게 될 우려가 있다. 그래서, 메모리 셀 사이즈를 크게 하면, 도 59에 나타내는 것과 같은 종래 기술의 메모리 셀 구조에서는 다음과 같은 문제가 생기게 된다.
도 59는, 본 발명의 전제로서 검토한 종래 기술의 반도체장치에 있어서, 상(相)변화 메모리의 메모리 셀 구조의 1예를 나타내는 단면도이다. 도 59에서는, p형의 웰(PWEL)상에서 소자분리영역(STI)에 끼워져 있었던 부분에, 2개의 메모리 셀 트랜지스터(선택 스위치)가 형성되어 있다. 그리고, 이 2개의 메모리 셀 트랜지스터에 있어서의 한쪽의 확산층(L)은, 공유해서 이용되고, 비트선 콘택트(BC)를 통해서 비트선(BL)에 접속되어 있다.
또한, 2개의 메모리 셀 트랜지스터에 있어서의 다른 쪽의 확산층(L)은, 각각 소스 노드 콘택트(SC)를 통해서 개별의 상(相)변화 소자(PCR)의 일단에 접속되어, 이 상(相)변화 소자(PCR)의 타단은, 소스 노드 배선층(SL)에 접속되어 있다. 그리고, 이러한 레이아웃에 있어서, 1개의 메모리 셀은, 1개의 메모리 셀 트랜지스터와 1개의 상(相)변화 소자(PCR)로 구성된다.
그런데, 이러한 종래 기술의 메모리 셀 구조에서는, 충분한 열량을 얻기 위해서 메모리 셀 트랜지스터의 게이트(G)의 폭(도 59의 지면(紙面)깊이 방향)을 넓히면, 게이트(G)(워드선)와 평행해서 배치되는 소자분리영역(STI)도, 이 게이트(G)의 폭방향으로 커지기 때문에, 메모리 셀의 면적이 급격하게 커져버린다.
또한, 일반적으로, 상(相)변화 메모리에서는, 판독 / 기록 동작시의 안정성이 걱정된다. 즉, 고저항의 리셋 상태(비정질상태)부터 저저항의 세트상태(결정상태)로 전기펄스로 재기록시에, 재기록 초기는 고저항에 의해 작은 전류가 되지만, 상(相)변화후, 저저항 상태가 되고, 전류가 급격하게 증가한다. 이것에 의해, 증가한 전류에 의한 발열에 기인하여, 상(相)변화 소자가 다시, 고저항화하는 우려가 있다. 또한, 상(相)변화 메모리에 있어서 고집적화를 진행시키면, 메모리 셀간의 거리가 짧아지고, 리셋/세트 동작을 행한 메모리 셀에서의 발열에 의해, 인접하는 메모리 셀이 데이터 파괴를 일으키는 가능성 등도 관점된다.
본 발명의 상기 및 그 밖의 목적으로 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
본 발명에 의한 반도체장치는, 비트선과, 비트선이 연신하는 방향으로 배치되는 제1의 트랜지스터 및 제2의 트랜지스터와, 전기저항에 의해 정보를 유지하는 메모리 소자를 갖고, 제1의 트랜지스터의 제1노드와 제2의 트랜지스터의 제1노드와 메모리 소자의 일단이 공통으로 접속되어, 제1의 트랜지스터의 제2노드와 제2의 트랜지스터의 제2노드가 각각 독립으로 동일한 비트선에 대하여 접속되는 것이다. 즉, 이 구성은, 메모리 소자와 비트선과의 사이에, 2개의 메모리 셀 트랜지스터가 병렬에 접속된 것으로 되어 있다. 또한, 메모리 소자로서는, 예컨대, 칼코게나이드 재료 등을 포함하는 것을 들 수 있다.
또한, 본 발명에 의한 반도체장치는, 비트선과, 비트선이 연신하는 방향으로 배치되는 제1의 트랜지스터 및 제2의 트랜지스터와, 전기저항에 의해 정보를 유지하는 메모리 소자와, 소스 전극을 갖고, 제1의 트랜지스터의 제2노드와 제2의 트랜지스터의 제2노드와 메모리 소자의 일단이 공통으로 접속되며, 이 메모리 소자의 타단은, 비트선에 접속되고, 제1의 트랜지스터의 제1노드와 제2의 트랜지스터의 제1노드는, 각각 독립으로 소스 전극에 접속되는 것이다. 즉, 이 구성은, 비트선에 접속된 메모리 소자와 소스 전극과의 사이에, 2개의 메모리 셀 트랜지스터가 병렬로 접속된 것이 되어 있다.
이러한 구성과 같이 , 2개의 메모리 셀 트랜지스터를 이용하는 것으로써 메모리 셀 트랜지스터의 구동 능력을 크게 할 수 있게 된다.
또한, 이러한 2개의 메모리 셀 트랜지스터를 이용하는 것으로써 메모리 소자에 대한 기록동작 및 판독동작시의 구동 전류를 필요에 따라서 변경할 수 있게 된다. 즉, 예컨대, 2개의 메모리 셀 트랜지스터를 이용해서 판독동작 및 기록동작을 행하거나, 어느 1개의 메모리 셀 트랜지스터를 이용해서 판독동작 혹은 기록동작을 행하거나 하는 것 등으로, 구동 전류를 조정할 수가 있다.
이러한 동작의 일례로서, 예컨대, 상(相)변화 메모리에 있어서, 판독동작 및 세트 기록 동작시에 1개의 메모리 셀 트랜지스터를 구동시켜서, 리셋 기록동작시에 2개의 메모리 셀 트랜지스터를 구동시킨 경우에는 세트 기록동작의 안정화와 판독 동작시의 데이터 파괴의 방지 등을 실현할 수 있게 된다.
또한, 본 발명에 의한 반도체장치는, 비트선과, 저항치에 의하여 정보를 유지하는 복수의 메모리 소자와, 비트선과 평행하는 방향으로 배치되어, 각각, 제1확산층과 제2확산층을 구비한 복수의 트랜지스터와, 제1확산층과 복수의 메모리 소자의 각각을 접속하는 제1콘택트와, 제2확산층과 비트선을 접속하는 제2콘택트와, 복수의 트랜지스터의 각각의 게이트에 접속되는 복수의 워드선과, 비트선과 복수의 워드선과의 소정의 교점에 배치되는 복수의 메모리 셀을 갖고, 제1콘택트와 제2콘택트는, 비트선과 평행하는 방향에 교대로 배치되어, 복수의 메모리 셀의 각각은, 1개의 메모리 소자와, 2개의 트랜지스터를 갖는 것으로되어 있다.
즉, 하나의 메모리 셀은, 2개의 트랜지스터에 접속되는 2개의 워드선과, 이 2개의 워드선의 사이에 위치하며, 메모리 소자가 접속되는 제1확산층 및 제1콘택트와, 이 2개의 워드선의 양편에 위치하고, 비트선이 접속되는 제2확산층 및 제2콘택트를 갖고 있다. 그리고, 더욱이, 이 제2확산층 및 제2콘택트는, 비트선방향에 인접하는 메모리 셀의 사이에서 공유되어 있다.
이러한 구성에 의하면, 비트선방향에 인접하는 트랜지스터간 및 메모리 셀간에 소자분리영역을 이용하지 않기 때문에, 상기한 바와 같은 메모리 셀 트랜지스터의 구동 능력의 향상에 더하여, 회로면적을 저감하는 것이 가능해진다.
그런데, 상기 제1콘택트는, 제1확산층에 접촉하는 제3콘택트와, 제3콘택트에 접속되어, 메모리 소자에 접촉하는 제4콘택트로 나눌 수 있다. 이 경우에, 제4콘택트와 메모리 소자의 접촉 면적을, 제3콘택트와 제1확산층의 접촉 면적에 비교해서 작게 하면 좋다. 이것에 의해, 기록전류를 저감하는 것 등이 가능해진다.
또한, 본 발명에 의한 반도체장치는, 제1비트선을 포함하는 제1메모리 셀 어레이와, 제2비트선과 제3비트선을 포함하는 제2메모리 셀 어레이와, 제1메모리 셀 어레이와 제2메모리 셀 어레이의 사이에 배치되는 감지 증폭기 블록과, 감지 증폭기 블록에 포함되는 판독비트선 및 참조 비트선을 갖고, 판독동작시에, 제1비트선과 판독 비트선이 접속되어, 제2비트선과 제3비트선이 공통으로 참조 비트선에 접속되는 것이다. 이것에 의해, 판독시의 전위 레벨을 설정하는 회로를 간략화 할 수가 있고, 회로면적을 저감할 수 있다.
도 1은 본 발명의 실시형태1에 의한 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이의 구성의 1예를 나타내는 레이아웃도이다.
도 2는 도 1의 변형예를 나타내는 레이아웃도이다.
도 3은 본 발명의 실시형태1의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이 구성의 1예를 나타내는 회로도이다.
도 4는 본 발명의 실시형태1의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 도 3과는 다른 메모리 셀 어레이 구성의 1예를 나타내는 회로도이다.
도 5는 도 1의 다른 변형예를 나타내는 레이아웃도이다.
도 6은 도 1의 다른 변형예를 나타내는 레이아웃도이다.
도 7은 도 1의 다른 변형예를 나타내는 레이아웃도이다.
도 8은 도 1의 다른 변형예를 나타내는 레이아웃도이다.
도 9는 본 발명의 실시형태2에 의한 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이의 구성의 1예를 나타내는 레이아웃도이다.
도 10은 도 9의 변형예를 나타내는 레이아웃도이다.
도 11은 본 발명의 실시형태2의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이 구성의 1예를 나타내는 회로도이다.
도 12는 본 발명의 실시형태2의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 도 11과는 다른 메모리 셀 어레이 구성의 1예를 나타내는 회로도이다.
도 13은 도 9의 다른 변형예를 나타내는 레이아웃도이다.
도 14는 도 9의 다른 변형예를 나타내는 레이아웃도이다.
도 15는 도 9의 다른 변형예를 나타내는 레이아웃도이다.
도 16은 본 발명의 실시형태3에 의한 반도체장치에 있어서, 실시형태1, 2의 메모리 셀 어레이를 구비한 상(相)변화 메모리의 전체 블록 구성중에서, 그 일부의 블록의 구성예를 나타내는 도면이다.
도 17은 도 16의 상(相)변화 메모리에 있어서, 메모리 셀 어레이와 서브 워드드라이버 블록의 접속방법의 1예를 나타내는 개략도이며, (a)∼ (c)은, 각각 다른 접속방법을 나타내는 것이다.
도 18은 도 16의 상(相)변화 메모리에 있어서, 메모리 셀 어레이와 감지 증폭기 블록의 접속방법의 1예를 나타내는 개략도이며, (a)∼ (c)은, 각각 다른 접속방법을 나타내는 것이다.
도 19는 도 16의 상(相)변화 메모리에 있어서, 감지 증폭기 블록의 구성의 1예를 나타내는 회로 블록도이다.
도 20은 도 19의 감지 증폭기 블록에 있어서, 그 각 회로 블록의 상세한 구 성의 1예를 나타내는 회로도이며, (a)은 비트선 선택회로를 구성예, (b)은 프리챠지회로의 구성예, (c)은 입출력 회로의 구성예, (d)은 크로스커플형 앰프의 구성예를 나타내는 것이다.
도 21은 도 19의 감지 증폭기 블록에 있어서, 라이트 드라이버의 상세한 구성의 1예를 나타내는 회로도이며, (a)∼ (d)는, 각각 다른 구성예를 나타내는 것이다.
도 22는 도 19∼도 21의 감지 증폭기 블록을 이용하여, 대기 상태로부터 판독을 했을 경우의 동작의 1예를 나타내는 파형도이다.
도 23은 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 1예를 나타내는 파형도이다.
도 24는 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 다른 1예를 나타내는 파형도이다.
도 25는 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 또 다른 1예를 나타내는 파형도이다.
도 26은 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 또 다른 1예를 나타내는 파형도이다.
도 27은 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 또 다른 1예를 나타내는 파형도이다.
도 28은 본 발명의 실시형태1에 의한 반도체장치에 있어서, 그 제조방법의 일례를 단계적으로 설명하기 위한 평면도이다.
도 29는 본 발명의 실시형태1에 의한 반도체장치에 있어서, 그 제조방법의 일례를 단계적으로 설명하기 위한, 도 28에서 계속되는 평면도이다.
도 30은 본 발명의 실시형태1에 의한 반도체장치에 있어서, 그 제조방법의 일례를 단계적으로 설명하기 위한, 도 29에서 계속되는 평면도이다.
도 31은 본 발명의 실시형태1에 의한 반도체장치에 있어서, 그 제조방법의 일례를 단계적으로 설명하기 위한, 도 30에서 계속되는 평면도이다.
도 32는 본 발명의 실시형태1에 의한 반도체장치에 있어서, 그 제조방법의 일례를 단계적으로 설명하기 위한, 도 31에서 계속되는 평면도이다.
도 33은 도 2의 A-A'사이의 단면구성의 1예를 나타내는 요부 단면도이다.
도 34는 도 2의 B-B'사이의 단면구성의 1예를 나타내는 요부 단면도이다.
도 35는 도 2의 C-C'사이의 단면구성의 1예를 나타내는 요부 단면도이다.
도 36은 도 10의 D-D'사이의 단면구성의 1예를 나타내는 요부 단면도이다.
도 37은 도 2의 A-A'사이의 단면구성의 다른 1예를 나타내는 요부 단면도이다.
도 38은 도 2의 B-B'사이의 단면구성의 다른 1예를 나타내는 요부 단면도이다.
도 39는 도 2의 C-C'사이의 단면구성의 다른 1예를 나타내는 요부 단면도이다.
도 40은 도 10의 D-D'사이의 단면구성의 다른 1예를 나타내는 요부 단면도이다.
도 41은 도 2의 A-A'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 42는 도 2의 B-B'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 43은 도 2의 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 44는 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 45는 도 2의 A-A'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 46은 도 2의 B-B'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 47은 도 2의 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 48은 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 49는 도 2의 A-A'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 50은 도 2의 B-B'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 51은 도 2의 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 52는 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 53은 도 2의 A-A'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 54는 도 2의 B-B'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 55는 도 2의 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 56은 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
도 57은 상(相)변화 소자의 재기록 동작 펄스의 설명도이다.
도 58은 상(相)변화 소자의 전류전압특성을 나타내는 도면이다.
도 59는 본 발명의 전제로서 검토한 종래 기술의 반도체장치에 있어서, 상(相)변화 메모리의 메모리 셀 구조의 1예를 나타내는 단면도이다.
도 60은 도 1과 같은 레이아웃에서, 메모리 셀의 관점을 바꾼 1예를 나타내는 레이아웃도이다.
(발명을 실시하기 위한 최선의 형태)
이하에서, 본 발명의 실시형태를 도면에 근거해서 상세에 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
또한, 실시형태의 각 블록을 구성하는 회로소자는, 공지의 CMOS 트랜지스터(상보형 MOS 트랜지스터)등의 집적회로기술에 의해, 단결정 실리콘과 같은 1개의 반도체기판상에 형성된다. 또한, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 회로기호는 화살표를 붙이지 않는 것은 n형의 MOSFET(NMOS 트랜지스터)을 나타내고, 화살표를 붙인 것은 p형의 MOSFET(PMOS 트랜지스터)과 구별된다. 이하, 본원 명세서에서는 MOSFET를 이용해서 설명하지만, MOSFET 의 게이트 산화막은, 절연막이면 좋고, 특히 고유전율 절연막을 이용한 FET를 이용하는 것도 가능하다. 이것들은 총칭하여, MISFET(Metal Insulator Semiconductor Field Effect Transistor)로불린다. 이하, MOSFET를 MOS 트랜지스터라고 부르기로 한다.
(실시형태1)
도 1은, 본 발명의 실시형태1에 의한 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이의 구성의 1예를 나타내는 레이아웃도이다. 도 1에 나타내는 메모리 셀 어레이(MCA)의 레이아웃은, 1개의 메모리 셀(MC)이, 2개의 메모리 셀 트랜지스터(Q1, Q2)와 1개의 상(相)변화 소자(PCR)(도시하지 않음)로 구성되어 있는 것이 특징이다.
도 1의 메모리 셀(MC)에 있어서의 메모리 셀 트랜지스터(Q1, Q2)는, 워드 선(WL)에 접속되는 게이트(G)를 갖고, 소스 노드 콘택트(SC)를 갖는 한쪽의 확산층(L)(제1노드)이 서로 공유되고, 다른 쪽의 확산층(L)(제2노드)이 각각 다른 비트선 콘택트(BC)를 통해서 비트선(BL)에 접속되어 있다. 소스 노드 콘택트(SC)는, 상(相)변화 소자(PCR)(도시하지 않음)의 일단에 접속되어, 이 상(相)변화 소자(PCR)의 타단은, 도시하지 않는 소스 노드 배선층 (소스 전극)(SL)에 접속된다. 또한, 비트선(BL)에 접속되는 확산층(L)은, 동일 비트선(BL)상에서 인접하는 메모리 셀(MC)과의 사이에서 공유되어 있다.
또한, 이러한 확산층(L)을 포함하고, 각각의 비트선(BL)에 대응해서 설치되며, 비트선(BL)과 평행하는 방향으로 연신하는 메모리 셀 트랜지스터의 영역을 소자활성영역(AA)이라 부른다. 그리고, 워드선(WL)이 연신하는 방향에 인접하는 소자활성영역(AA)의 사이는, 절연막인 소자분리영역(STI)이 되어 있다.
또한, 도 60은, 도 1과 같은 레이아웃으로, 메모리 셀(MC)의 관점(觀點)을 바꾼 1예를 나타내는 레이아웃도이다. 도 60에 나타내는 메모리 셀(MC)은, 도 1과 달리, 비트선 콘택트(BC)측에 상(相)변화 소자(PCR)를 접속했을 경우의 보기를 나타내고 있다.
도 60의 메모리 셀(MC)에 있어서의 메모리 셀 트랜지스터(Q1, Q2)는, 워드선(WL)에 접속되는 게이트(G)를 갖고, 비트선 콘택트(BC)를 갖는 한쪽의 확산층(L)(제2노드)을 서로 공유하고, 다른 쪽의 확산층(L)(제1노드)이 각각 다른 소스 노드 콘택트(SC)를 통해서 소스 노드 배선층 (소스 전극)(SL)(도시하지 않음) 것에 접속되어 있다. 비트선 콘택트(BC)상에는, 상(相)변화 소자(PCR)(도시하지 않음)의 일단이 접속되며, 더욱이, 이 상(相)변화 소자(PCR)의 타단에 비트선(BL)이 접속된다. 또한, 이 소스전극(SL)에 접속되는 확산층(L)은, 동일 비트선(BL)상에서 인접하는 메모리 셀(MC)과의 사이에서 공유되어 있다.
이와 같이, 동일한 레이아웃에 의해, 2종류의 보기(見方)가 가능하고, 도 1에 나타내는 메모리 셀(MC)의 보기는, 후술하는 도 3의 회로도에 대응하고, 도 60에 나타내는 메모리 셀(MC)의 보기는, 후술하는 도 4의 회로도에 대응한다. 다만, 레이아웃도는 동일하기 때문에, 이하, 도 1에 나타내는 레이아웃도가, 이 양쪽의 보기에 대응하는 것으로서 설명한다.
도 1에 있어서는, 소자활성영역(AA)(확산층(L))의 폭(=게이트 폭)을 2.5F, 소자분리영역(STI)의 폭을 F, 게이트(G)의 배선 피치를 2F, 소자활성영역(AA) 및 비트선(BL)의 배치 피치를 3.5F로 하고 있다. 여기에서, 최소가공치수 F는, 게이트(G)의 배선 피치와 비트선(BL)의 배선 피치 중 작은 쪽의 1/2로 한다. 본 구성에서는, 게이트(G)의 배선 피치의 1/2에 해당한다.
따라서, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은, 2개의 메모리 셀 트랜지스터(Q1, Q2)를 갖는 것으로 5F(2.5F+2.5F)가되고, 메모리 셀(MC)의 면적은, 14F2가 된다. 이렇게 2개의 메모리 셀 트랜지스터를 이용해서 게이트 폭을 크게 하는 것으로써 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 구동 능력을 향상시킬 수 있다.
메모리 셀 트랜지스터의 게이트(G)는, 각각, 비트선과 교차하도록 설치된 워 드선(WL)에 접속되어 있다. 여기에서, 메모리 셀 트랜지스터는, NMOS 트랜지스터를 전제로서 기술하지만, PMOS 트랜지스터라도 괜찮다. 다만, NMOS 트랜지스터를 이용한 쪽이, 전류구동력의 측면에서 우수하며, 같은 전류구동력을 실현하기 위해서 필요한 메모리 셀 면적을 작게 할 수가 있다는 이점이 있다. 소자활성영역(AA)상, 말하자면, 직렬로 배치되는 복수의 메모리 셀 트랜지스터의 소스 및 드레인 영역에는, 확산층(L)마다 교대로 비트선 콘택트(BC)(제2콘택트)와 소스 노드 콘택트(SC)(제1콘택트)가 배치된다. 또한, 게이트(G)의 연신하는 방향과 인접하는 소자활성영역(AA)도, 같은 콘택트 배치가 되어 있다.
이 경우에, 메모리 셀 어레이(MCA)내에서 인접하는 2개의 게이트(G)사이에 배치되는 콘택트는, 전부 비트선 콘택트(BC)이거나, 전부 소스 노드 콘택트(SC)이다. 또한, 1개의 워드선(WL)(게이트(G))에 대해서 보면, 그 한 쪽(제1측)에 비트선 콘택트(BC)가 나란히 배열되고, 반대측(제2측)에는, 소스 노드 콘택트(메모리 셀 콘택트)(SC)가 나란히 배열된다. 동일 비트선(BL)상의 비트선 콘택트(BC)의 중심선과 소스 노드 콘택트(SC)의 중심선은, 워드선(WL)방향에 중심이 1.5F 어긋나서 배치되어 있다. 비트선 콘택트(BC)상에는, 소자활성영역(AA)과 평행하게 비트선(BL)이 배치된다.
본 레이아웃에서는, 소스 노드 콘택트(SC)상에 배치되는 소스 노드 배선층(SL)이 비트선(BL)으로부터 상층, 하층의 어떤 쪽에 배치한 경우에도 적용할 수 있다. 본 레이아웃에서 소스 노드 배선층(SL)을 비트선(BL)보다 상층으로 배치할 경우에, 소스 노드 콘택트(SC)와 비트선(BL)의 사이에 여유가 생기기 때문에, 비트 선(BL)과 소스 노드 콘택트(SC)의 사이의 단락을 억제할 수 있다.
도 2는, 도 1의 변형예를 나타내는 레이아웃도이다. 본 레이아웃에 있어서는, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 4F이며, 메모리 셀 면적은, 12F2이다. 도 2에 대응하는 회로도는, 도 1과 같이, 나중에 나타내는 도 3 및 도 4에서 나타난다.
본 구성은, 도 1의 구성과 비교하여, 비트선(BL) 및 소자활성영역(AA)의 배치 피치가 3F이며, 소자활성영역(AA)의 폭은 2F, 소자분리영역(STI)의 폭은 F로 되어 있다. 이 때문에, 동일 비트선(BL)상의 비트선 콘택트(BC)의 중심선과 소스 노드 콘택트(SC)의 중심선은, 워드선(WL)방향에 중심이 F만큼 어긋나서 배치되어 있다. 본 레이아웃에서는, 비트선(BL)에 있어서의 긴쪽방향의 2변의 형상중에서, 소스 노드 콘택트(SC)가 위치하는 쪽의 변의 형상을 구(矩)형으로 함으로써, 소스 노드 콘택트(SC)와 비트선(BL)의 사이에 항상 0.5F이상의 스페이스가 확보되어 있다.
본 레이아웃은, 소스 노드 배선층(SL)이 비트선(BL)보다 상층으로 배치될경우에 최적이다. 이 경우에는, 비트선(BL)과 소스 노드 콘택트(SC)사이의 용량을 저감할 수 있기 때문에, 고속동작, 저소비 전력화를 실현할 수 있다. 또한, 소스 노드 콘택트(SC)와 비트선(BL)의 사이에 0.5F이상의 스페이스가 있기 위해서, 단락을 억제할 수 있는 이점이 있다. 또한, 소스 노드 배선층(SL)을 비트선(BL)보다 하층에 배치한 구성에 적용하는 것도 가능하다. 그 밖의 구성은 도 1과 같다.
도 33, 도 34 및 도 35는, 각각 도 2의 A-A'사이, B-B'사이 및 C-C'사이의 단면구성의 1예를 나타내는 요부 단면도이다. 도 33에서는, A-A'사이의 단면도에 더하여, 메모리 셀 어레이(MCA)에 인접하는 주변회로영역의 감지 증폭기 블록(SAB)의 일부(PMOS 트랜지스터와 NMOS 트랜지스터)의 단면도도 나타내고 있다. 또한, 도 33에서는, 설명의 편의상, 확산층(L)상의 콘택트의 단면이 보이도록 도 2의 A-A'사이를 구(矩)형으로 맺는 선에서의 단면을 나타내고 있다. 또한, 간소화하기 위해서, 어느쪽의 도면에 있어서도 층간 절연막은 나타내지 않고 있다.
도 33에 있어서, 메모리 셀 어레이(MCA)는, 주변회로의 NMOS 트랜지스터 공통의 p형 웰(PWEL) 중에 배치된다. 또한, 주변회로의 PMOS 트랜지스터는, n형 웰(NWEL) 중에 배치된다. 본 구성은, 소스 노드 콘택트(SC)와 소스 노드 배선층(SL)의 사이에 상(相)변화 소자(PCR)가 배치되어, 상(相)변화 소자(PCR)는, 메모리 소자마다 분리되어 있는 구조예이다.
더욱이, 본 구성은, 메모리 셀 트랜지스터의 확산층(L)에의 콘택트인 비트선 콘택트(BC) 및 소스 노드 콘택트(SC)는, 게이트(G)에 대하여 자기정합형(自己整合型)으로 형성되어 있는 예이다. 이것들의 콘택트는, 통상의 CMOS 프로세스에 의한 콘택트 형성이라도 무방하다.CMOS 프로세스에 의한 콘택트 형성의 경우에는, 특별한 프로세스를 추가할 필요가 없고, 프로세스 코스트를 저감할 수 있는 이점이 있다. 한편, 자기정합 프로세스에 의해 형성하면, 게이트(G)와 콘택트(BC 및 SC)사이의 거리를 단축해도, 콘택트(BC 및 SC)와 게이트(G)와의 사이의 단락을 방지할 수 있고, 미세한 메모리 셀을 실현될 수 있는 이점이 있다.
또한, 도 33, 도 34에 나타내듯이, 비트선 콘택트(BC)상에는, 제2비트선 콘 택트(BC2)가 배치되며, 그 상층에, 비트선(BL)이 배치된다. 비트선 콘택트(BC)와 제2비트선 콘택트(BC2)는 동시에 형성해도 좋다. 그 경우에는, 프로세스 코스트를 저감할 수 있는 이점이 있다. 비트선 콘택트(BC)와 확산층(L)과의 접촉부분의 형상은 게이트(G)와 수직한 방향(도 33에서의 폭방향)이 가늘고, 게이트(G)와 평행한 방향(도 34에서의 폭방향)이 길다. 이것에 의해 콘택트 면적을 크게 할 수 있고 저저항화를 실현할 수 있다. 그리고, 비트선 콘택트(BC)는, 도 34에 나타낸 것과 같이, 확산층(L)상에서 B'측으로 배치된다.
한편, 도 33, 도 35에 있는 것과 같이, 소스 노드 콘택트(SC)도 비트선 콘택트(BC)와 동일하게, 확산층(L)과의 접촉부분의 형상은 게이트(G)와 수직한 방향이 가늘고, 게이트(G)와 평행한 방향이 길다. 그리고, 소스 노드 콘택트(SC)는, 도 35에 나타난 것과 같이, 확산층(L)상에서 도 2의 C측에 배치된다.
또한, 소스 노드 콘택트(SC)상에는, 텅스텐(W) 혹은, W/질화 티탄(TiN)의 적층구조, 혹은 폴리실리콘 등으로 이루어진 상(相)변화소자(PCR)로의 하부전극(PLUG)이 배치된다. 이 하부전극(PLUG)(제4콘택트)은, 상(相)변화소자(PCR)로의 접촉면적을 저감할 필요성 때문에 소스 노드 콘택트(SC)(제3컨택트)에 비해서 단면적이 적게 가공되는 것이 바람직하다.
하부전극(PLUG)상에는, 상(相)변화소자(PCR) 및 상부전극(PL)이 배치된다. 상(相)변화소자(PCR) 및 상부전극(PL)은, 인접하는 메모리 셀(MC)과 층간절연막에 의해 분리되어 있다. 더욱이, 상부전극(PL)상에는, 제 2 소스 노드 콘택트(SC2)가 배치되어,그에 소스 노드 배선층(SL)이 접속된다. 소스 노드 배선층(SL)은,메모리 셀 어레이(MCA)상에서 공통으로 접속되어 있다. 본 구성의 외에도,소스 노드 배선층(SL)을 비트선(BL)방향 혹은 게이트(G)(워드선WL)방향으로 나란히 배열된 메모리셀(MC)로 공통으로 접속하는 구성도 가능하다.
그리고, 도 33에 나타낸 메모리 셀 어레이(MCA)에서는, 비트선 콘택트(BC) 및 그것이 접속된 확산층(L)이, 어느 쪽에도 인접한 메모리 셀 트랜지스터 간 및 접속하는 메모리 셀(MC)간에서 공유하는 구성으로 되어 있다. 이 때문에, 종래 기술로써 도 59에서 기술한 구성에 비해서, 메모리 셀 어레이(MCA)내의 각소(各所)에 소자분리영역(STI)을 사용할 필요가 없고, 회로면적을 저감하는 것이 가능하다.
이상으로, 도 33~도 35에 나타낸 구성에 의하면, 지금까지 기술한 것과 같은 2개의 메모리 셀 트랜지스터에 의한 구동능력의 확보에 더하여, 회로면적을 저감하는 것이 가능해진다. 또한, 층간 절연막에 의해 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리셀로의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)측에 메모리 셀 트랜지스터를 접속하고, 소스전극(SL)측에 상(相)변화 소자(PCR)를 접속하는 것으로써 비트선(BL)을 구동했을 때에 비선택 메모리 셀에 디스터브 전압이 인가되는 것을 억제할 수 있는 이점이 있다.
도 37, 도 38 및 도 39는, 각각 도 2의 A-A'사이, B-B'사이 및 C-C'사이의 단면구성의 다른 1예를 나타내는 요부 단면도이다. 본 구조에서는, 상(相)변화 소자(PCR) 및 상부전극(PL)을, 비트선(BL)보다 상층으로 배치하고, 또한 , 상기의 도 33∼도 35의 구조와 비교하여, 메모리 셀 어레이(MCA)상에서 공통으로 접속하여, 상부전극(PL)을 소스 노드 배선층 (소스 전극)(SL)으로서 이용하고 있는 것이 특징이다.
상(相)변화 소자(PCR)를 메모리 셀 어레이(MCA)상에서 공통으로 접속했을 경우라도, 실제의 사용상에는, 상(相)변화 소자(PCR)의 영역내에서 각 메모리 셀(MC)에 각각 대응한 국소적인 부분에만 기록이 행하여진다. 이 때문에, 그 밖의 부분은 항상 비정질상태의 고저항이 되고, 실질적으로, 상(相)변화 소자(PCR)는 메모리 셀(MC)마다 분리되어 있다고 간주할 수 있다.
이와 같이, 상(相)변화 소자(PCR)를 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 것에 의해, 메모리 셀 어레이(MCA)상에서 상(相)변화 소자(PCR)와 상부전극(PL)의 메모리 셀(MC)단위에서의 미세한 가공이 불필요하게 되어 프로세스가 용이해지는 이점이 있다. 또한, 본 구성은, 소스전극(SL)을 상부전극(PL)과 공용하고 있기 때문에, 상부전극(PL)은, 메모리 어레이(MCA)상에서 공통되게 하는 구성이 최적이다. 그 밖의 구성은, 상기의 도 33∼도 35와 같다.
도 41, 도 42 및 도 43은, 각각 도 2의 A-A'사이, B-B'사이 및 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다. 본 구성은, 상기의 도 33∼도 35의 구성과 비교하여, 상(相)변화 소자(PCR) 및 상부전극(PL), 소스 노드 배선층(SL)이 비트선(BL)보다 하층에 배치한 경우를 나타내고 있다.
본 구성에서는, 도 33∼도 35의 구성과 같이, 층간 절연막에 의해 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리셀로의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)을 소스 노드 배선층(SL)보다 상층에서 배선하는 것으로써 도 35의 비트선(BL)과 같이 인접하는 콘택트가 없기 때문에, 비트선(BL)용량을 저감할 수 있고, 고속동작, 저전력화가 실현될 수 있는 이점이 있다.
또한, 도 41∼도 43에서는, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)상에서 게이트(G)(워드선(WL))방향으로 나란히 배열된 메모리 셀로 공통으로 접속하는 방식을 나타내고 있지만, 소스 노드 배선층(SL)을 비트선(BL)방향으로 나란히 배열된 메모리 셀에서 공통으로 접속하는 방식이나, 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식의 어떤 것에도 적용할 수 있다. 또한, 비트선 콘택트(BC)와 제2비트선 콘택트(BC2)를 동시에 형성해도 좋다. 이 경우에, 프로세스 공정의 간소화가 가능해진다. 그 밖의 구성은, 상기의 도 33∼도 35와 같다.
도 45, 도 46 및 도 47은, 각각 도 2의 A-A'사이, B-B'사이 및 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다. 본 구성은, 비트선 콘택트(BC)와 비트선(BL)의 사이에 상(相)변화 소자(PCR)가 접속되며, 더욱이, 비트선(BL)보다 하층에 소스 노드 배선층(SL)이 배치되어 있는 것이 특징이다.
이들의 도면이 나타낸 바와 같이, 비트선 콘택트(BC)상에는, 상(相)변화 소자(PCR)에의 하부전극(PLUG)이 배치된다. 하부전극(PLUG)(제4콘택트)은, 상(相)변화 소자(PCR)에의 접촉 면적을 저감할 필요성때문에 비트선 콘택트(BC)(제3콘택트)에 비교해서 단면적이 작게 가공되는 것이 바람직하다. 더욱이 하부전극(PLUG)상에는, 메모리 셀(MC)마다 분리된 상(相)변화 소자(PCR)와 상부전극(PL)이 배치된다. 그리고, 상부전극(PL)상에는, 제2비트선 콘택트(BC2)가 배치되어, 이 제2비트선 콘 택트(BC2)위로 비트선(BL)이 접속되어 있다. 한편, 소스 노드 콘택트(SC)상에는, 제2 소스 노드 콘택트(SC2)가 배치되어, 이 제2 소스 노드 콘택트(SC2)위로 소스 노드 배선층(SL)이 접속되어 있다.
본 구성에서는, 층간 절연막에 의해 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리셀로의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)을 소스 노드 배선층(SL)보다 상층에서 배선하는 것으로써 도 35의 비트선과 같이 인접하는 콘택트가 없기 때문에, 비트선(BL)용량을 저감할 수 있고, 고속동작, 저전력화가 실현될 수 있는 이점이 있다.
또한, 도 45∼도 47에서는, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식을 나타내고 있지만, 소스 노드 배선층(SL)을 워드선(WL)방향 혹은, 비트선(BL)방향으로 나란히 배열된 메모리 셀로 공통으로 접속하는 방식의 어떤 것에도 적용할 수 있다. 그 밖의 구성은, 상기의 도 33∼도 35와 같다.
도 49, 도 50 및 도 51은, 각각 도 2의 A-A'사이, B-B'사이 및 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다. 본 구성은, 비트선 콘택트(BC)와 비트선(BL)의 사이에 상(相)변화 소자(PCR)가 접속되어, 이 상(相)변화 소자(PCR)가 비트선(BL)의 하층에 연속해서 배치되어, 비트선(BL)보다 하층에 소스 노드 배선층(SL)이 배치되어 있는 것이 특징이다.
이들의 도면이 나타낸 바와 같이, 비트선 콘택트(BC)상에는, 상(相)변화 소자(PCR)에의 하부전극(PLUG)이 배치된다. 이 하부전극(PLUG)은, 상(相)변화 소 자(PCR)로의 접촉 면적을 저감할 필요성때문에 비트선 콘택트(BC)에 비교해서 단면적이 작게 가공되는 것이 바람직하다. 또한, 하부전극(PLUG)상에는, 상(相)변화 소자(PCR)와 상부전극(PL)과 비트선(BL)이 적층되어, 이것들의 적층막이 비트선(BL)로 같은 형상에 가공되어 있다. 한편, 소스 노드 콘택트(SC)상에는, 제2 소스 노드 콘택트(SC2)가 배치되고, 제2 소스 노드 콘택트(SC2)상에는, 소스 노드 배선층(SL)이 배치된다.
본 구성에서는, 상(相)변화 소자(PCR)의 배치 패턴이 비트선(BL)과 같아지기 때문에, 프로세스 공정이 간소화할 수 있다. 또한, 인접하는 비트선(BL)간에서는, 상(相)변화 소자(PCR)가 층간 절연막에 의해 전기적·열적으로 분리되어 있기 때문에, 동일 워드선(WL)상의 인접 메모리 셀(MC)에의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)을 소스 노드(SL)보다 상층에서 배선하는 것으로써 도 35의 비트선(BL)과 같이 인접하는 콘택트가 없기 때문에, 비트선(BL)용량을 저감할 수 있고, 고속동작, 저전력화가 실현될 수 있는 이점이 있다.
또한, 도 49∼도 51에서는, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식을 나타내고 있지만, 소스 노드 배선층(SL)을, 워드선(WL)방향 혹은, 비트선(BL)방향으로 나란히 배열된 메모리 셀(MC)로 공통으로 접속하는 방식의 어떤 것에도 적용할 수 있다. 또한, 이것들의 도면에서는, 확산층(L)과 소스 노드 배선층(SL)의 사이에 소스 노드 콘택트(SC)와 제2 소스 노드 콘택트(SC2)를 구성하고 있지만, 소스 노드 배선층(SL)으로부터 확산층(L)까지를 1회의 공정으로 형성해도 괜찮다. 그 경우에, 프로세스 공정을 간소화할 수 있는 이점 이 있다. 그 밖의 구성은, 상기의 도 33∼도 35와 같다.
도 53, 도 54 및 도 55은, 각각 도 2의 A-A'사이, B-B'사이 및 C-C'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다. 본 구성은, 비트선 콘택트(BC)와 비트선(BL)의 사이에 상(相)변화 소자(PCR)가 접속되어, 비트선(BL)보다 상층에 소스 노드 배선층(SL)이 배치되어 있는 것이 특징이다.
이들의 도면이 나타낸 바와 같이, 비트선 콘택트(BC)상에는, 상(相)변화 소자(PCR)에의 하부전극(PLUG)이 배치된다. 이 하부전극(PLUG)은, 상(相)변화 소자(PCR)에의 접촉 면적을 저감할 필요성 때문에 비트선 콘택트(BC)에 비교해서 단면적이 작게 가공되는 것이 바람직하다. 더욱이 하부전극(PLUG)상에는, 상(相)변화 소자(PCR)와 상부전극(PL)이 배치된다. 이 상부전극(PL)은, 제2비트선 콘택트(BC2)를 통해서 비트선(BL)에 접속된다. 한편, 소스 노드 콘택트(SC)에는, 제2 소스 노드 콘택트(SC2)의 일단이 접속된다. 그리고, 이 제2 소스 노드 콘택트(SC2)의 타단은, 비트선(BL)보다 상층에 위치하고, 이 타단에 메모리 셀 어레이(MCA)상에서 공통으로 배선된 소스 노드 배선층(SL)이 접속된다.
본 구성에서는, 층간 절연막과, 제2 소스 노드 콘택트(SC2)등에 의해 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리 셀(MC)에의 디스터브가 작게 될 수 있는 이점이 있다.
또한, 이것들의 도면에서는, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식을 나타내고 있지만, 워드선(WL)방향 혹은, 비트선(BL)방향으로 나란히 배열된 메모리 셀로 공통으로 접속하는 방식에도 적용할 수 있다. 특히, 소스 노드 배선층(SL)을 동일한 워드선(WL) 혹은, 동일한 비트선(BL)상의 메모리 셀로 공통으로 접속했을 경우에, 소스 노드 배선층(SL)의 용량을 저감할 수 있기 때문에, 소스 노드 배선층(SL)을 구동하는 동작 방식에의 적용이 용이해진다. 그 밖의 구성은, 상기의 도 33∼도 35와 같다.
다음으로, 지금까지 말한 메모리 셀 어레이(MCA)의 제조방법의 일례에 대해서 설명한다. 여기에서는, 도 2의 레이아웃 구조로, 그 단면구조가 상기한 도 33∼도 35이 될 경우를 예로서, 도 28∼도 32를 이용해서 설명을 한다. 도 28∼도 32의 각각은, 본 발명의 실시형태1에 의한 반도체장치에 있어서, 그 제조방법의 일례를 단계적으로 설명하기 위한 평면도이다.
우선, 반도체기판에 대하여, 도 28에 나타내는 것 같은 얕은 홈 소자분리영역(STI)을 형성한다. 그리고, 소자분리영역(STI)에 끼워져 있었던 영역이 소자활성영역(AA)이 된다. 계속해서, 웰을 형성하기 위해서, 소자활성영역(AA)내에 불순물 이온을 박아넣는다. 이어서, 게이트 산화막을 형성한 후에, 게이트 전극으로서 폴리 실리콘(poly-Si)을 공지의 CVD(Chemical Vapor Deposition)법을 이용해서 퇴적한다. 게이트 전극의 폴리 실리콘에 원하는 극성의 불순물을 주입하고, 워드선저항을 저감하기 위해서 TiN과 w를 스퍼터한다. TiN 은, 폴리 실리콘과 w의 사이의 실리사이드화 반응을 누르기 위해서이며, 질화 텅스텐(WN)을 대신에 이용할 수도 있다.
다음으로, 자기정합 콘택트용으로서, CVD법을 이용해서 질화 실리콘(SiN)을 게이트 전극위로 퇴적한다. 계속하여, 공지의 드라이 에치법을 이용하고, SiN/W/TiN/poly-Si의 적층막을 가공하는 것으로써 게이트(G)를 형성한다. 이것에 의해, 평면도는 도 29와 같아진다. 또한, 여기에서는, 게이트(G)의 배선 피치를 2F로 하고 있다.
다음으로, 메모리 셀 트랜지스터의 확산층(L)의 형성을 위하여, 레지스트 마스크를 이용하고, 소자활성영역(AA)상에 n형의 불순물을 주입한다. 이어서, 절연막을 CVD법에 의해 퇴적해 평탄화를 한다. 그리고, 레지스트를 마스크로, 비트선 콘택트(BC) 및 소스 노드 콘택트(SC)용의 지름이 최소가공치수 정도의 플러그 구멍을 개구하고, 반도체기판에 형성된 확산층(L)의 표면을 노출시킨다. 계속해서, 비트선 콘택트(BC) 및 소스 노드 콘택트(SC)의 플러그를 형성한다. 플러그는, poly-Si에서도 W, TiN 등도 괜찮다. 플러그 재료를 퇴적하고, CMP에 의해 평탄화한 후, 평면도는 도 30과 같아진다.
다음으로, CVD법에 의해 실리콘 산화막을 퇴적한 후에, 비트선 콘택트(BC)상에 제2비트선 콘택트(BC2)의 개구부를 형성한다. 계속해서, 제2비트선 콘택트(BC2)를 전극재료에서 매립하고, 플러그의 형성을 행한다. 플러그 재료로서는, TiN플러그외에, W/TiN적층막을 이용해도 상관없다. 다음으로, 비트선(BL)에 이용하는 W를 스퍼터하고, 리소그래피, 드라이 에칭에 의해 비트선(BL)을 형성한다. 이 때, 뒤에 소스 노드 콘택트(SC)상에 형성하는 하부전극(PLUG)의 콘택트를 개구할 때에, 비트선(BL)과의 단락을 막기 위해서, 비트선(BL)을 최소가공치수 이하로 세선화해도 좋다. 이것에 의해, 평면도는 도 31과 같아진다. 또한, 도 31에 있어서는, 설명을 위해, 비트선(BL)의 하층이 되는 비트선 콘택트(BC)를 파선으로 나타내고 있다.
다음으로, 상(相)변화 소자(PCR)의 하부전극(PLUG)을 형성한다. 우선, 층간 절연막으로서 산화막을 퇴적하고, CMP 공정에 의해 평탄화하고, 통상의 리소그래피에 의해 하부전극(PLUG)용의 플러그 구멍을 형성한다. 그 후, 개구부에 W 혹은, W/TiN적층막등을 퇴적해서 하부전극(PLUG)을 형성한다. 도 32에는, 소스 노드 콘택트(SC)상에 하부전극(PLUG)을 구성한 예를 나타내고 있다. 이 하부전극(PLUG)(제4콘택트)은, 재기록 전류의 저감을 목적으로서, 뒤에 형성하는 상(相)변화 소자(PCR)에의 콘택트 면적을 저감하기 위해서, 소스 노드 콘택트(SC)(제3콘택트)에 비교해서 콘택트의 직경을 작게 하고 있다.
그 후에, 상(相)변화 소자(PCR)의 재료로서, 칼코게나이드 재료를 퇴적한다. 여기에서, 칼코게나이드 재료로서는, 게르마늄·안티몬·텔루르(GeSbTe)등 Te를 포함하는 재료가 이용된다. 더욱이, 상부전극(PL)을 형성하고, 메모리 셀(MC)마다 소자분리를 한다. 더욱이, 상부전극(PL)에 대하여, 제2 소스 노드 콘택트(SC2)를 개구하고, 플러그를 형성한다. 더욱이, 그 상층에, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)의 상부에 플레이트 위로 배치해서 원하는 구조를 얻는다.
또한, 상기와 같이 비트선 콘택트(BC)와 소스 노드 콘택트(SC)에 자기정합 콘택트를 이용하지 않고, 통상의 CMOS 프로세스에 의한 콘택트 형성이라도 무방하다. 더욱이, 게이트(G)에 대하여, 저저항화에 효과가 있는 실리사이드화를 행해도 좋고, 그 위에, 확산층(L)의 저저항화 및, 콘택트의 저저항화를 위해 확산층(L)에 대하여 실리사이드화를 행해도 좋다.
다음으로, 상기한 도 1 및 도 2의 레이아웃에 대응한 회로도의 일례를, 도 3, 도 4에 나타낸다. 도 3은, 본 발명의 실시형태1의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이의 회로의 1예를 나타내는 회로도이다. 도 4는, 본 발명의 실시형태1의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 도 3과는 다른 메모리 셀 어레이의 회로의 1예를 나타내는 회로도이다.
도 3에 나타낸 바와 같이, 메모리 셀(MC)은, 직렬로 접속된 메모리 셀 트랜지스터(Q1과 Q2)와, 이 메모리 셀 트랜지스터(Q1과 Q2)의 중간 노드에 일단이 접속된 상(相)변화 소자(PCR)를 갖고 있다. 메모리 셀 트랜지스터(Q1, Q2)는, NMOS 트랜지스터, PMOS 트랜지스터의 어떤 것이라도 괜찮다. 본 구성은, 상기한 것과 같이 도 1 및 도 2에 있어서, 소스 노드 콘택트(SC)상에 상(相)변화 소자(PCR)가 배치된 구성이다. 단면구조는, 상기한 것 같이 도 33∼35 또는 도 37∼39 혹은 도 41∼43등에서 나타난다.
메모리 셀 트랜지스터(Q1, Q2)의 게이트는, 각각 이웃이 되는 워드선(WL3, WL4)에 접속되어 있다. 메모리 셀 트랜지스터(Q1)의 상(相)변화 소자(PCR)가 접속되지 않고 있는 소스 혹은 드레인은, 비트선 콘택트(BC)를 통해서 비트선(BL1)에 접속된다.
이 비트선 콘택트(BC)는, 도 1, 도 2 및 도 3로부터 알 수 있는 것처럼 인접하는 메모리 셀 트랜지스터와의 사이에서 공유되어 있다.
동일하게 메모리 셀 트랜지스터(Q2)의 상(相)변화 소자(PCR)가 접속되지 않고 있는 소스 혹은 드레인은, 메모리 셀 트랜지스터(Q1)와는 다른 비트선 콘택트(BC)에서 비트선(BL1)에 접속되며, 이 비트선 콘택트(BC)는, 인접하는 메모리 셀 트랜지스터와의 사이에서 공유되어 있다. 상(相)변화 소자(PCR)에 있어서의 메모리 셀 트랜지스터(Q1, Q2)가 접속되지 않고 있는 쪽은, 소스전극(SL)에 접속된다.
이 소스전극(SL)의 배선 구성은, 상기한 단면도 33∼도 35 및 도 37∼도 39등에 나타낸 바와 같이, 메모리 셀 어레이(MCA)상에 배치되는 플레이트로 구성해도, 비트선(BL)방향 혹은, 도 41∼도 43과 같이 워드선(WL)방향에 나란히 배열된 메모리 셀(MC)이 접속되는 공유선으로서 구성해도 괜찮다. 소스전극(SL)을 메모리 셀 어레이(MCA)상에서 공통인 플레이트로 구성했을 경우에, 메모리 셀 어레이(MCA)상에서 미세한 가공을 할 필요가 없기 때문에 프로세스가 용이해진다. 또한, 기생 용량이 크기 때문에, 소스 전극의 전원변동을 억제할 수 있고, 동작시에 문제가 되는 전원 노이즈를 저감할 수 있는 이점이 있다
한편, 소스전극(SL)을 비트선(BL)방향 혹은 워드선(WL)방향으로 나란히 배열된 메모리 셀(MC)이 공통으로 접속되는 배선으로 구성하면, 플레이트 구성에 비해서 각각의 소스전극(SL)의 배선 용량이 작아지기 때문에, 소스전극(SL)을 구동할 경우에, 고속으로 구동하는 것이 용이해지고, 고속동작, 저소비 전력화가 실현될 수 있다. 또한, 특히 비트선(BL)마다 소스전극(SL)을 공통으로 접속했을 경우에는, 판독, 기록동작에서, 특정한 메모리 셀(MC)만을 선택할 수가 있고, 여분인 메모리 셀(MC)에서의 동작 전류를 저감할 수 있는 이점이 있다. 또한, 워드선(WL)과 평행하게 소스전극(SL)을 공통으로 접속했을 경우에는, 동시에 다수의 메모리 셀(MC)을 재기록하는 동작에 최적이다.
도 4에서는, 상기한 것 같이, 도 1 및 도 2의 비트선 콘택트(BC)상에 상(相) 변화 소자(PCR)가 배치되어, 소스 노드 콘택트(SC)상에 소스전극(SL)이 배치되는 구성을 나타내고 있다. 단면구조는, 상기한 것 같이 도 45∼도 47, 도 49∼도 51, 도 53∼도 55등으로 나타난다.
본 구성에 있어서도, 메모리 셀(MC)은, 2개의 메모리 셀 트랜지스터(Q1, Q2)와 상(相)변화 소자(PCR)로 이루어진다. 도 3의 경우와 같이, 트랜지스터(Q1, Q2)는, NMOS 트랜지스터, PMOS 트랜지스터의 어떤 것이라도 괜찮다. 도 4에서는, 직렬로 접속된 메모리 셀 트랜지스터(Q1, Q2)의 사이에 상(相)변화 소자(PCR)의 일단이 접속되어, 그 상(相)변화 소자(PCR)의 다른 일단이 비트선(BL1)에 접속되어 있다. 메모리 셀 트랜지스터(Q1, Q2)에 있어서의 상(相)변화 소자(PCR)가 접속되지 않고 있는 측의 소스 혹은 드레인은, 각각 별도의 콘택트에 의해, 소스전극(SL)에 접속된다. 소스전극(SL)의 구성은, 상기의 도 3과 같다.
다음으로, 상기한 도 1 및 도 2에 나타낸 레이아웃을, 더욱 변형한 일례에 대해서 설명한다. 도 5, 도 6, 도 7 및 도 8의 각각은, 도 1의 다른 변형예를 나타내는 레이아웃도이다.
도 5에 나타내는 레이아웃에서는, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 4F이며, 메모리 셀 면적은, 12F2이 되어 있다.회로도는, 도 1과 같이, 도 3 또는 도 4로 나타낸다. 본 구성은, 도 4와 같이, 소자활성영역(AA)의 배치 피치가 3F이며, 소자활성영역(AA)의 폭이 2F, 소자분리영역(STI)의 폭이 F가 되어 있다. 이 때문에, 동일 비트선(BL)상의 비트선 콘택 트(BC)의 중심선과 소스 노드 콘택트(SC)의 중심선은, 워드선(WL)방향에 중심이 F 어긋나서 배치되어 있다.
본 레이아웃에서는, 도 2와 비교하여, 비트선(BL)을 직선으로 배선하고 있어, 리소그래피에 의한 해상, 패터닝이 용이해지는 이점이 있다. 또한, 본 레이아웃에 있어서, 소스 노드 배선층(SL)을 비트선(BL)보다 상층으로 배치할 경우에는, 비트선(BL)에 대하여 자기정합형이 되는 콘택트 형성 방식을 이용하는 것으로써 소스 노드 콘택트(SC)로부터 소스 노드 배선층(SL)에 접속하는 콘택트를 형성하는 것이 바람직하다. 또한, 소스 노드 배선층(SL)을 비트선(BL)보다 하층에 배치한 구성에 적용하는 것도 가능하다. 그 밖의 구성은 도 1과 같다.
도 6에 나타내는 레이아웃에서는, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 3F이며, 메모리 셀 면적은, 10F2이 되어 있다.회로도는, 도 1과 같이, 도 3 또는 도 4로 나타난다. 본 구성은, 비트선(BL) 및 소자활성영역(AA)의 배치 피치가 2.5F이며, 소자활성영역(AA)의 폭이 1.5F, 소자분리영역(STI)의 폭이 F가 되어 있다. 이 때문에, 동일 비트선(BL)상의 비트선 콘택트(BC)의 중심선과 소스 노드 콘택트(SC)의 중심선은, 워드선(WL)방향에 중심이 0.5F만큼 어긋나서 배치된다. 또한, 비트선(BL)의 한 쪽의 형상을 구형으로 하는 것으로써 비트선 콘택트(BC)와 접속하면서, 소스 노드 콘택트(SC)를 피하는 것이 가능해지고 있다.
본 레이아웃에 있어서, 도 5와 같이, 소스 노드 배선층(SL)을 비트선(BL)보 다 상층으로 배치할 경우에는, 비트선(BL)에 대하여 자기정합형이 되는 콘택트 형성 방식을 이용하는 것으로써 소스 노드 콘택트(SC)로부터 소스 노드 배선층(SL)에 접속하는 콘택트를 형성하는 것이 바람직하다. 또한, 소스 노드 배선층(SL)을 비트선(BL)보다 하층에 배치한 구성에 적용하는 것도 가능하다. 그 밖의 구성은 도 1과 같다.
도 7에 나타내는 레이아웃에서는, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 2F이며, 메모리 셀 면적은, 8F2가 되어 있다.회로도는, 도 1과 같이, 도 3 또는 도 4로 나타난다. 본 구성은, 비트선(BL) 및 소자활성영역(AA)의 배치 피치가 2F이며, 소자활성영역(AA)의 폭이 F, 소자분리영역(STI)의 폭이 F로 되어 있다. 소자활성영역(AA)은, 워드선(WL)과의 교차 영역에서, 0.5F상하로 어긋나고 있어, 주기가 4F의 파형으로 되어 있다. 이것에 의해, 동일 비트선(BL)상의 비트선 콘택트(BC)의 중심선과 소스 노드 콘택트(SC)의 중심선은, 워드선방향에 중심이 0.5F만큼 어긋나서 배치된다.
더욱이, 비트선(BL)도 소자활성영역(AA)과 같이, 워드선(WL)과의 교차 영역에서 0.5F상하에 비껴 놓아서 배선되어, 주기가 4F의 파형으로 되어 있다. 여기에서, 비트선(BL)을 소자활성영역(AA)과 역위상으로 배치함으로써, 비트선 콘택트(BC)와 접속하면서, 소스 노드 콘택트(SC)를 피하는 것이 가능해지고 있다.
본 레이아웃은, 도 5 및 도 6 와 같이, 소스 노드 배선층(SL)을 비트선(BL)보다 상층으로 배치할 경우에는, 비트선(BL)에 대하여 자기정합형이 되는 콘택트 형성 방식을 이용하는 것으로써 소스 노드 콘택트(SC)로부터 소스 노드 배선층(SL)에 접속하는 콘택트를 형성하는 것이 바람직하다. 또한, 소스 노드 배선층(SL)을 비트선(BL)보다 하층에 배치한 구성에 적용하는 것도 가능하다. 그 밖의 구성은 도 1과 같다.
도 8에 나타내는 레이아웃에서는, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 2F이며, 메모리 셀 면적은, 8F2이 되어 있다.회로도는, 도 1과 같이, 도 3 또는 도 4로 나타난다. 본 구성은, 도 7과 같이, 소자활성영역(AA)의 배치 피치가 2F이며, 소자활성영역(AA)의 폭이 F, 소자분리영역(STI)의 폭이 F가 된다. 도 7과 비교하여, 소자활성영역(AA) 및 비트선(BL) 함께, 직선에서 배치되며, 더욱이, 비트선(BL)은 소자활성영역(AA)상에 배선된다. 동일 비트선(BL)상의 비트선 콘택트(BC)의 중심선과 소스 노드 콘택트(SC)의 중심선은, 워드선(WL)방향에 중심이 일치해서 배치된다. 본 레이아웃은, 소스 노드 배선층(SL)이 비트선(BL)보다 하층에 배치할 경우에 적합하다. 그 밖의 구성은 도 1과 같다.
(실시형태2)
도 9는, 본 발명의 실시형태2에 의한 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이의 구성의 1예를 나타내는 레이아웃도이다. 도 9에 나타내는 메모리 셀 어레이(MCA)의 레이아웃도, 도 1 등과 같이, 1개의 메모리 셀(MC)이, 2개의 메모리 셀 트랜지스터와 1개의 상(相)변화 소자(PCR)(도시하지 않음)로 구성되어 있다. 또한, 도 1과 같이, 1개의 상(相)변화 소자(PCR)에 대한 메 모리 셀 트랜지스터의 게이트 폭은 5F이며, 메모리 셀 면적은, 14F2가 되어 있다.
단, 본 구성에서는, 도 1과 달리, 워드선(WL)방향에 인접하는 소자활성영역(AA)사이에서, 비트선 콘택트(BC)와 소스 노드 콘택트(SC)의 배열하는 방법이, 비트선(BL)방향에 확산층(L)의 1개분만 시프트하고 있다. 그 때문에, 본 레이아웃에서는, 도 1과 비교해서 워드선(WL)방향에 가장 가까운 메모리 셀(MC)과의 거리가 길어지기 때문에, 선택한 메모리 셀(MC)이 출발하는 열에 의해 인접하는 메모리 셀(MC)이 디스터브되는 것을 저감할 수 있는 이점이 있다. 또한, 본 레이아웃에 대응하는 회로도는, 도 1등과 같이 상(相)변화 소자(PCR)가 소스 노드 콘택트(SC)측에 있을 경우와 비트선 콘택트(BC)측인 경우에서, 각각 후술하는 도 11과 도 12에서 나타난다.
도 9에 있어서는, 소자활성영역(AA)(확산층(L))의 폭(=게이트 폭)을 2.5F, 소자분리영역(STI)의 폭을 F, 게이트(G)의 배선 피치를 2F, 비트선(BL)의 배선 피치를 3.5F로 하고 있다. 메모리 셀(MC)은, 인접하는 2개의 게이트(G)와, 그 2개의 게이트(G)의 사이에 위치하는 확산층(L)과, 그 2개의 게이트(G)의 양편에 위치하는 2개의 확산층(L)에 의해 구성되는 2개의 메모리 셀 트랜지스터를 포함하는 것으로 되어 있다.
그리고, 이 2개의 게이트(G)의 사이에 위치하는 확산층(L)에는, 소스 노드 콘택트(SC) 또는 비트선 콘택트(BC)가 설치되며, 이 어떤쪽의 콘택트를 통해서 상(相)변화 소자(PCR)가 접속된다. 한편, 이 2개의 게이트(G)의 양편에 위치하는 2개 의 확산층(L)에는, 상기 게이트(G)의 사이에 위치하는 확산층(L)이 소스 노드 콘택트의 경우에는 비트선 콘택트(BC)가 설치되며, 비트선 콘택트(BC)의 경우에는 소스 노드 콘택트(SC)가 설치된다. 또한, 이 2개의 게이트(G)는, 각각 워드선에 접속되어 있다.
또한, 도 9에 나타낸 메모리 셀(MC)의 배치는, 상(相)변화 소자(PCR)를 소스 노드 콘택트(SC)상에 접속할 경우를 나타내고 있지만, 비트선 콘택트(BC)상에 접속할 경우는, 상기한 도 60과 같은 메모리 셀(MC)의 배치가 된다. 또한, 2개의 메모리 셀 트랜지스터는, NMOS 트랜지스터를 전제로서 기술하지만, PMOS 트랜지스터라도 무방하다. 다만, NMOS 트랜지스터를 이용하는 쪽이, 전류구동력의 측면에서 우수해서, 보다 작은 메모리 셀 면적을 실현할 수 있는 이점이 있다.
소자활성영역(AA)에 있어서, 게이트(G)로 구분된 확산층(L)상에는, 비트선(BL)방향에 대하여 교대로 비트선 콘택트(BC)와 소스 노드 콘택트(메모리 셀 콘택트)(SC)가 배치된다. 또한, 워드선(WL)방향에 대하여, 2개의 게이트(G)의 사이에 배치되는 콘택트도, 비트선 콘택트(BC)와 소스 노드 콘택트(메모리 셀 콘택트)(SC)가 교대로 배치되어 있다. 동일 비트선(BL)상의 비트선 콘택트(BC)의 중심선과 소스 노드 콘택트(SC)의 중심선은, 워드선(WL)방향에 중심이 1.5F 어긋나서 배치되어 있다. 또한, 비트선 콘택트(BC)상에는, 소자활성영역(AA)과 평행하게 비트선(BL)이 배치된다.
본 레이아웃에서는, 소스 노드 배선층(SL)이 비트선(BL)보다 상층, 하층의 어떤 쪽에 배치한 경우에도 적용할 수 있다. 본 레이아웃에서 소스 노드 배선 층(SL)을 비트선(BL)보다 상층으로 배치할 경우에, 소스 노드 콘택트(SC)와 비트선(BL)의 사이에 여유가 생기기 때문에 비트선(BL)과 소스 노드의 사이의 단락을 억제할 수 있다. 본 레이아웃에 있어서, 상(相)변화 소자(PCR)는, 비트선 콘택트(BC)상에서 비트선(BL)과의 사이의 층 또는, 소스 노드 콘택트(SC)상에서 소스 노드 배선층(SL)과의 사이의 층에 배치된다.
도 10은, 도 9의 변형예를 나타내는 레이아웃도이다. 본 구성에서는, 도 2와 같이 비트선(BL) 및 소자활성영역(AA)의 배치 피치가 3F이며, 소자활성영역(AA)의 폭이 2F, 소자분리영역(STI)의 폭이 F로 되어 있다. 또한, 도 2와 같이, 비트선(BL)의 한 쪽의 형상이, 소스 노드 콘택트(SC)에 대하여 스페이스0.5F를 확보할 수 있게 구(矩)형으로 되어 있는 것이 특징이다.
본 레이아웃은, 소스 노드 배선층(SL)이 비트선(BL)보다 상층, 하층의 어떤 쪽에 배치할 경우에도 적용할 수 있다. 소스 노드의 배선층(SL)을 비트선(BL)보다 상층으로 배치할 경우에, 소스 노드 콘택트(SC)와 비트선(BL)의 사이에 여유가 생기기 때문에 비트선(BL)과 소스 노드의 사이의 단락을 억제할 수 있다. 또한, 본 레이아웃에 있어서, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 4F이며, 메모리 셀 면적은, 12F2이다. 그 밖의 구성은, 도 9와 같고, 회로도는, 후술하는 도 11 혹은 도 12에서 나타낸다.
다음으로, 도 10의 레이아웃을 예로서, 그 단면구성의 일례를 설명한다.
도 36은, 도 10의 D-D'사이의 단면구성의 1예를 나타내는 요부 단면도이다. 이 경우에, 도 10의 A-A'사이의 단면구성은, 실시형태1에 있어서 설명한 도 33과 같아진다. 도 36에 있어서는, A-A'사이와 교차하는 방향의 단면D-D'사이에 있어서, 비트선 콘택트(BC)와 소스 노드 콘택트(SC)가 교대로 한 줄로 배열되어 있다. 또한, 본 구성은, 소스 노드 콘택트(SC)와 소스 노드 배선층(SL)의 사이에 상(相)변화 소자(PCR)가 배치되어, 상(相)변화 소자(PCR)는, 메모리 소자마다 분리되어 있는 구조예이다.
더욱이, 본 구성은, 메모리 셀 트랜지스터의 소스/드레인 영역(확산층(L))에의 콘택트인 비트선 콘택트(BC), 소스 노드 콘택트(SC)는, 게이트(G)에 대하여 자기정합형으로 형성되어 있는 예이다. 이들의 콘택트는, 통상의 CMOS 프로세스에 의한 콘택트 형성이라도, 게이트(G)에 대한 자기정합 프로세스를 이용한 콘택트 형성이라도 무방하다. 특히, 자기정합 프로세스에 의해 형성하면, 게이트(G)사이의 거리를 단축해도, 콘택트와 게이트(G)와의 사이의 단락을 방지할 수 있다. 또한, 간소화를 위하여, 어느쪽의 도면에 있어서도 층간 절연막은 나타내지 않고 있다.
도 36에 나타내듯이, 비트선 콘택트(BC)상에는, 제2비트선 콘택트(BC2)가 배치되어, 그 상층에, 비트선(BL)이 배치된다. 비트선 콘택트(BC)와 확산층(L)과의 접촉 부분의 형상은, 게이트(G)으로 수직한 방향이 가늘고, 게이트(G)와 평행한 방향으로 길다. 이것에 의해, 콘택트 면적을 크게 할 수가 있어 저저항화가 실현할 수 있다. 또한, 비트선 콘택트(BC)는, 도 36에 나타낸 바와 같이, 확산층(L)상에서 D'측에 배치된다.
한편, 소스 노드 콘택트(SC)상에는, 텅스텐(W) 혹은, W/질화 티타늄(TiN)의 적층구조, 폴리 실리콘 등으로 이루어지는 상(相)변화 소자(PCR)로의 하부전극(PLUG)이 배치된다. 하부전극(PLUG)상에는, 상(相)변화 소자(PCR) 및 상부전극(PL)이 배치된다. 상(相)변화 소자(PCR), 상부전극(PL)은, 인접하는 메모리 셀(MC)과 층간 절연막에 의해 분리되고, 상부전극(PL)은, 각각 제2 소스 노드 콘택트(SC2)를 통해서 소스 노드 배선층(SL)에 접속된다.
이것에 의해, 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리 셀(MC)에의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)측에 메모리 셀 트랜지스터를 접속하고, 소스전극(SL)측에 상(相)변화 소자(PCR)를 접속하는 것으로써 비트선(BL)을 구동했을 때에 비선택 메모리 셀(MC)에 디스터브 전압이 인가되는 것을 억제할 수 있는 이점이 있다.
도 40은, 도 10의 D-D'사이의 단면구성의 다른 1예를 나타내는 요부 단면도이다. 이 경우에, 도 10의 A-A'사이의 단면구성은, 실시형태1에 있어서 설명한 도 37과 같아진다. 본 구성에서는, 상(相)변화 소자(PCR) 및 상부전극(PL)을 비트선(BL)보다 상층으로 배치하고, 더욱이 메모리 셀 어레이(MCA)상에서 공통으로 접속하고, 더욱이 상부전극(PL)을 소스전극(SL)로서 이용하고 있는 것이 특징이다.
이것에 의해, 메모리 셀 어레이(MCA)상에서 상(相)변화 소자(PCR)와 상부전극(PL)의 메모리 셀 단위에서의 미세한 가공이 불필요하여 프로세스가 용이해지는 이점이 있다. 또한, 본 구성은, 소스전극(SL)을 상부전극(PL)과 공용하고 있기 때문에 메모리 어레이(MCA)상에서 공통적으로 가지는 구성이 최적이다. 그 밖의 구성은, 상기의 도 36 및 도 37등과 마찬가지다.
도 44는, 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
이 경우에, 도 10의 A-A'사이의 단면구성은, 실시형태1에 있어서 설명한 도 41과 같아진다. 본 구성에서는, 상기의 도 36, 도 40의 구성과 비교하여, 상(相)변화 소자(PCR) 및 상부전극(PL)과 제2 소스 노드 콘택트(SC2) 및 소스 노드 배선층(SL)을 비트선(BL)보다 하층에 배치한 경우를 나타내고 있다.
본 구성에서는, 도 36의 구성과 동일하게, 층간 절연막에 의해 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리 셀(MC)에의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)을 소스 노드 배선층(SL)보다 상층에서 배선하는 것으로써 도 36의 비트선(BL)과 같이 인접하는 콘택트가 없기 때문에, 비트선(BL)용량을 저감할 수 있고, 고속동작, 저전력화가 실현될 수 있는 이점이 있다.
또한, 도 36에서는, 소스 노드 배선층(SL)을, 메모리 셀 어레이(MCA)상에서 게이트(G)(워드선(WL))방향으로 나란히 배열된 메모리 셀(MC)에서 공통으로 접속하는 방식을 나타내고 있지만, 소스 노드 배선층(SL)을 비트선(BL)방향으로 나란히 배열된 메모리 셀(MC)로 공통으로 접속하는 방식이나, 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식의 어떤 것에도 적용할 수 있다. 또한, 비트선 콘택트(BC)와 제2비트선 콘택트(BC2)를 동시에 형성해도 좋다. 이 경우에, 프로세스 공정의 간소화가 가능해진다. 그 밖의 구성은, 상기의 도 36 및 도 41등과 마찬가지이다.
도 48은, 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
이 경우에, 도 10의 A-A'사이의 단면구성은, 실시형태1에 있어서 설명한 도 45와 같아진다. 본 구성은, 비트선 콘택트(BC)와 비트선(BL)의 사이에 상(相)변화 소자(PCR) 접속되어, 더욱이, 비트선(BL)보다 하층에 소스 노드 배선층(SL)이 배치되어 있는 것이 특징이다.
비트선 콘택트(BC)상에는, 상(相)변화 소자(PCR)에의 하부전극(PLUG)이 배치된다.
하부전극(PLUG)은, 상(相)변화 소자(PCR)에의 접촉 면적을 저감할 필요성 때문에 비트선 콘택트(BC)과 비교해서 단면적이 작게 가공되는 것이 바람직하다. 더욱이, 하부전극(PLUG)상에 상(相)변화 소자(PCR)와 상부전극(PL)이 배치된다. 상부전극(PL)상에는, 제2비트선 콘택트(BC2)가 배치되고, 제2비트선 콘택트(BC2)에 비트선(BL)이 접속되어 있다. 한편, 소스 노드 콘택트(SC)상에는, 제2 소스 노드 콘택트(SC2)가 배치되며, 이 제2 소스 노드 콘택트(SC2)에 소스 노드 배선층(SL)이 접속되어 있다.
본 구성에서는, 층간 절연막에 의해 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리 셀(MC)에의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)을 소스 노드 배선층(SL)보다 상층에서 배선하는 것으로써 도 36의 비트선과 같이 인접하는 콘택트가 없기 때문에, 비트선(BL)용량을 저감할 수 있고, 고속동작, 저전력화가 실현될 수 있는 이점이 있다. 도 48에서는, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식을 나타내고 있지만, 소스 노드 배선층(SL)을 워드선(WL)방향 혹은, 비트선(BL)방향으로 나란히 배열된 메모리 셀(MC)에서 공통으로 접속하는 방식의 어떤 것에도 적용할 수 있다. 그 밖의 구성은, 상기의 도 36과 같다.
도 52는, 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
이 경우에, 도 10의 A-A'사이의 단면구성은, 실시형태1에 있어서 설명한 도 49와 같아진다. 본 구성에 있어서는, 비트선 콘택트(BC)와 비트선(BL)의 사이에 상(相)변화 소자(PCR)가 접속되고, 이 상(相)변화 소자(PCR)가, 비트선(BL)방향에 연속해서 배치되어 있다. 더욱이, 비트선(BL)의 배선층보다 하층에 소스 노드 배선층(SL)이 배치되어 있는 것이 특징이다.
비트선 콘택트(BC)상에는, 상(相)변화 소자(PCR)에의 하부전극(PLUG)이 배치된다.
이 하부전극(PLUG)은, 상(相)변화 소자(PCR)에의 접촉 면적을 저감할 필요성 때문에 비트선 콘택트(BC)에 비교해서 단면적이 작게 가공되는 것이 바람직하다. 더욱이 하부전극(PLUG)상에는, 상(相)변화 소자(PCR)와 상부전극(PL)과 비트선(BL)이 배치된다. 한편, 소스 노드 콘택트(SC)상에는, 제2 소스 노드 콘택트(SC2)가 배치된다. 제2 소스 노드 콘택트(SC2)상에는, 소스 노드 배선층(SL)이 배치된다.
본 구성에서는, 상(相)변화 소자(PCR) 및 상부전극(PL)의 배치 패턴이 비트선(BL)과 같아지기 때문에, 프로세스 공정을 간소화할 수 있다. 또한, 인접하는 비 트선(BL)사이에서는, 상(相)변화 소자(PCR)가 층간 절연막에 의해 전기적·열적으로 분리되어 있기 때문에, 동일 워드선상의 인접 메모리 셀(MC)에의 디스터브가 작게 될 수 있는 이점이 있다. 또한, 비트선(BL)을 소스 노드 배선층(SL)보다 상층에서 배선하는 것으로써 도 36의 비트선과 같이 인접하는 콘택트가 없기 때문에, 비트선(BL)용량을 저감할 수 있고, 고속동작, 저전력화가 실현될 수 있는 이점이 있다.
또한 도 52에서는, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식을 나타내고 있지만, 소스 노드 배선층(SL)을 워드선(WL)방향 혹은, 비트선(BL)방향으로 나란히 배열된 메모리 셀(MC)에서 공통으로 접속하는 방식의 어떤 것에도 적용할 수 있다. 또한, 도 52에서는, 확산층(L)과 소스 노드 배선층(SL)의 접속에, 소스 노드 콘택트(SC)와 제2 소스 노드 콘택트(SC2)를 이용하고 있지만, 소스 노드 배선층(SL)으로부터 확산층(L)까지를 1회의 공정에서 형성해도 괜찮다. 그 경우에, 프로세스 공정의 간소화를 할 수 있는 이점이 있다. 그 밖의 구성은, 상기의 도 36 및 도 49등과 마찬가지다.
도 56은, 도 10의 D-D'사이의 단면구성의 또 다른 1예를 나타내는 요부 단면도이다.
이 경우에, 도 10의 A-A'사이의 단면구성은, 실시형태1에 있어서 설명한 도 53과 같아진다. 본 구성은, 비트선 콘택트(BC)와 비트선(BL)의 사이에 상(相)변화 소자(PCR)가 접속되어, 비트선(BL)보다 상층에 소스 노드 배선층(SL)이 배치되어 있는 것이 특징이다.
비트선 콘택트(BC)상에는, 상(相)변화 소자(PCR)로의 하부전극(PLUG)이 배치된다.
이 하부전극(PLUG)은, 상(相)변화 소자(PCR)로의 접촉 면적을 저감할 필요성 때문에 비트선 콘택트(BC)에 비교해서 단면적이 작게 가공되는 것이 바람직하다. 더욱이 하부전극(PLUG)상에 상(相)변화 소자(PCR)와 상부전극(PL)이 배치된다. 비트선(BL)과 상부전극(PL)은, 제2비트선 콘택트(BC2)에 의해 접속된다. 본 구성에서는, 층간 절연막과, 제2 소스 노드 콘택트(SC2)등에 의해 메모리 셀(MC)의 상(相)변화 소자(PCR)가 전기적·열적으로 분리되어 있기 때문에, 인접 메모리 셀(MC)에의 디스터브가 작게 될 수 있는 이점이 있다.
또한, 도 56에서는, 소스 노드 배선층(SL)을 메모리 셀 어레이(MCA)상에서 공통으로 접속하는 방식을 나타내고 있지만, 워드선(WL)방향 혹은, 비트선(BL)방향으로 나란히 배열된 메모리 셀(MC)로 공통으로 접속하는 방식에도 적용할 수 있다. 특히, 소스 노드 배선층(SL)을 동일한 워드선(WL) 혹은, 동일한 비트선(BL)상의 메모리 셀(MC)로 공통으로 접속했을 경우에, 소스 노드 배선층(SL)의 용량을 저감할 수 있기 때문에, 소스 노드 배선층(SL)을 구동하는 동작 방식에의 적용이 용이해진다. 그 밖의 구성은, 상기의 도 36과 같다.
다음으로, 상기한 도 9 및 도 10의 레이아웃에 대응한 회로도의 일례를, 도 11, 도 12에 나타낸다. 도 11은, 본 발명의 실시형태2의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 메모리 셀 어레이의 회로의 1예를 나타내는 회로도이다. 도 12은, 본 발명의 실시형태2의 반도체장치에 있어서, 상(相)변화 메모리에 있어서의 도 11과는 다른 메모리 셀 어레이의 회로의 1예를 나타내는 회로도이다.
우선, 도 11에 있어서, 하나의 메모리 셀(MC)의 구성은, 상기한 도 3과같은 구성이 되어 있다. 즉, 메모리 셀 어레이(MCA)내의 각각의 메모리 셀(MC)은, 인접하는 2개의 워드선을 각각의 게이트로 해서 소스/드레인의 일단이 공통으로 접속되고, 소스/드레인의 타단이 각각 개별로 동일한 비트선(BL)에 접속된 2개의 메모리 셀 트랜지스터(Q1, Q2)와, 이 공통으로 접속되는 일단과 소스전극(SL)과의 사이에 설치된 상(相)변화 소자(PCR)를 갖고 있다. 또한, 비트선(BL)에 접속되는 타단은, 더욱이, 동일 비트선상에서 인접하는 메모리 셀(MC)에 있어서의 메모리 셀 트랜지스터의 타단과 공유하는 구성이 되어 있다.
단, 도 11에 나타내는 회로는, 도 3의 회로와 비교하여, 인접하는 비트선(BL)사이에 있어서의 메모리 셀(MC)의 배치가 워드선(WL)을 1개분 시프트 한 상태가 되어 있다. 즉, 비트선(BL1)에 있어서는, 워드선(WL2과 WL3)이 한 개의 메모리 셀(MC)에 접속되지만, 비트선(BL2)에서는, 워드선(WL3과 WL4)이 동일한 메모리 셀(MC)에 접속된다.
또한, 본 구성은, 도 9, 도 10에 있어서, 소스 노드 콘택트(SC)상에 상(相)변화 소자(PCR)가 배치된 구성이다. 또한, 도 3과 같이, 소스전극(SL)의 배선 구성을 나타내지 않고 있지만, 메모리 셀 어레이(MCA)상에 배치되는 플레이트로 구성해도, 비트선(BL)방향 혹은, 워드선(WL)방향에 나란히 배열된 메모리 셀(MC)이 접속되는 공유선(共有線)으로서 구성해도 괜찮다. 각각의 이점은, 상기의 도 3의 경우와 같다.
다음으로, 도 12에 있어서, 한 개의 메모리 셀(MC)의 구성은, 상기한 도 4와 같은 구성이 되어 있다. 즉, 메모리 셀 어레이(MCA)내의 각각의 메모리 셀(MC)은, 인접하는 2개의 워드선을 각각의 게이트로 해서 소스/드레인의 일단이 공통으로 접속되고, 소스/드레인의 타단이 각각 개별로 소스전극(SL)에 접속되는 2개의 메모리 셀 트랜지스터(Q1, Q2)와, 이 공통으로 접속되는 일단과 비트선(BL)과의 사이에 설치된 상(相)변화 소자(PCR)를 갖고 있다. 또한, 소스전극(SL)에 접속되는 타단은, 더욱이, 동일 비트선상에서 인접하는 메모리 셀(MC)에 있어서의 메모리 트랜지스터의 타단과 공유하는 구성이 되어 있다.
본 구성에 있어서도, 도 11과 같이, 인접하는 비트선(BL)사이에 있어서의 메모리 셀(MC)의 배치가, 워드선(WL)을 1개분 시프트 한 상태가 되어 있다. 또한, 소스전극(SL)의 구성도, 상기의 도 11과 같다.
또한, 본 구성은, 도 9, 도 10에 있어서, 비트선 콘택트(BC)상에 상(相)변화 소자(PCR)가 배치된 구성이다. 또한, 도 11, 도 12에 있어서, 메모리 셀 트랜지스터(Q1, Q2)는, NMOS 트랜지스터로 구성했지만, PMOS 트랜지스터로 구성하는 것도 가능하다.
다음으로, 상기한 도 9 및 도 10에 나타낸 레이아웃을, 더욱 변형한 일례에 대해서 설명한다. 도 13, 도 14 및 도 15의 각각은, 도 9의 다른 변형예를 나타내는 레이아웃도이다.
도 13에 나타내는 레이아웃은, 상기의 도 10과 같이, 비트선(BL) 및 소자활성영역(AA)의 배치 피치가 3F이며, 소자활성영역(AA)의 폭이 2F, 소자분리영 역(STI)의 폭이 F가 되어 있다. 다만, 도 10과 달리, 비트선(BL)의 변(邊)의 형상이 직선이 되어 있는 것이 특징이다.
본 레이아웃은, 소스 노드 배선층(SL)이 비트선(BL)보다 상층, 하층의 어떤 쪽에 배치한 경우에도 적용할 수 있다. 상층으로 배치한 경우에는, 비트선(BL)에 대하여 자기정합형이 되는 콘택트 형성 방식을 이용하는 것으로써 소스 노드 콘택트(SC)로부터 소스 노드 배선층(SL)에 접속하는 콘택트를 형성하는 것이 바람직하다. 소스 노드 배선층(SL)을 비트선(BL)보다 하층에 배치할 경우에는 이에 해당하지 않는다. 본 구성에 있어서도, 상기의 도 10과 같이 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 4F이며, 메모리 셀 면적은, 12F2이다. 그 밖의 구성은, 도 9와 같으며, 회로도는, 도 11 혹은 도 12로 나타난다.
도 14에 나타내는 레이아웃은, 비트선(BL) 및 소자활성영역(AA)의 배치 피치가 2.5F이며, 소자활성영역(AA)의 폭이 1.5F, 소자분리영역(STI)의 폭이 F로 되어 있다.
비트선(BL)은, 소스 노드 콘택트(SC)를 회피하는 것 같이, 한 쪽의 변(邊)의 형상이 구(矩)형으로 되어 있는 것이 특징이다.
본 레이아웃은, 소스 노드 배선층(SL)이 비트선(BL)보다 상층, 하층의 어떤 쪽에 배치한 경우에도 적용할 수 있다. 상층으로 배치한 경우에는, 비트선(BL)에 대하여 자기정합형이 되는 콘택트 형성 방식을 이용하는 것으로써 소스 노드 콘택트(SC)로부터 소스 노드 배선층(SL)에 접속하는 콘택트를 형성하는 것이 바람직하 다. 소스 노드 배선층(SL)을 비트선(BL)보다 하층에 배합할 경우에는 이에 해당하지 않는다. 본 구성에서는, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 3F이며, 메모리 셀 면적은, 10F2이다. 그 밖의 구성은, 도 9와 같아서, 회로도는, 도 11 혹은 도 12로 나타난다.
도 15에 나타내는 레이아웃은, 비트선(BL) 및 소자활성영역(AA)의 배치 피치가 2F이며, 소자활성영역(AA)의 폭이 F, 소자분리영역(STI)의 폭이 F가 되어 있다. 본 레이아웃에서는, 소자활성영역(AA) 및 비트선(BL) 모두, 직선으로 배치되어 있으므로, 리소그래피 등의 프로세스가 용이해지는 이점이 있다. 또한, 게이트(G)와 소자분리영역(STI)에서 둘러싸인 면적 F2이 되는 모든 확산층(L)에, 소스 노드 콘택트(SC)와 비트선 콘택트(BC)의 어떤 쪽이 배치되기 때문에, 메모리 셀(MC)부분에서는, 콘택트를 형성할 때의 마스크 패턴과 확산층(L)을 형성할 때의 마스크 패턴을 공유할 수가 있다.
본 구성은, 소스 노드 배선층(SL)이 비트선(BL)보다 하층으로 구성될 경우에 적용할 수 있다. 또한, 본 구성에서는, 1개의 상(相)변화 소자(PCR)에 대한 메모리 셀 트랜지스터의 게이트 폭은 2F이며, 메모리 셀 면적은, 8F2이다. 그 밖의 구성은, 도 9와 같아서, 회로도는, 도 11 혹은 도 12로 나타난다.
(실시형태3)
본 실시형태3에 있어서는, 실시형태1, 2에서 나타낸 메모리 셀 어레이를 구비한 반도체장치의 전체 구성 및 동작 등에 대해서 설명한다. 또한, 여기에서는, 상(相)변화 메모리를 예로서 설명을 한다.
도 16은, 본 발명의 실시형태3에 의한 반도체장치에 있어서, 실시형태1, 2의 메모리 셀 어레이를 구비한 상(相)변화 메모리의 전체 블록 구성의 안에서 그 일부의 블록의 구성예를 나타내는 도면이다. 도 16에 나타내는 반도체장치는, 예컨대, 메모리부(MA)와, 메인 워드드라이버 블록(MWDB)과, 로우 디코더(X-DEC)와, 칼럼 디코더(Y-DEC)등으로 구성된다.
메모리부(MA)는, 주로 감지 증폭기 블록(SAB)과 서브 워드드라이버 블록(SWDB)에 의해 복수의 메모리 셀 어레이(MCA)로 분할된다. 그리고, 이 메모리 셀 어레이(MCA)가, 실시형태1, 2에서 말한 것과 같은 구성을 구비하고 있다.
감지 증폭기 블록(SAB)은, 메모리 셀 어레이(MCA)내의 메모리 셀(MC)로부터 비트선(BL)에 판독된 데이터를 감지, 증폭하고, 또한 외부에 출력하고, 외부로부터 입력된 데이터를 따라, 메모리 셀(MC)에 원하는 기록동작을 하는 감지 증폭기 회로를 복수 포함하는 회로 블록이다. 서브 워드드라이버 블록(SWDB)은, 메모리 셀(MC)이 포함하는 메모리 셀 트랜지스터의 각각의 게이트(G)에 접속되는 워드선(WL)을 선택하고, 구동하는 회로 블록이다. 서브 워드드라이버 블록(SWDB)과 감지 증폭기 블록(SAB)의 교차 영역(XA)은, 서브 워드드라이버 블록(SWDB)및, 감지 증폭기 블록(SAB)의 제어 회로, 데이터 입출력 회로 등이 배치된다.
이러한 메모리부(MA)에 인접하는 변(邊)에는, 메인 워드드라이버 블록(MWDB) 및 로우 디코더(X-DEC)가 배치되고, 다른 변에는, 칼럼 디코더(Y-DEC)가 배치된다. 메인 워드드라이버 블록(MWDB)은, 입력된 어드레스를 따라서, 소위 계층 워드선구 성에 있어서의 메인 워드선을 구동하기 위한 메인 워드드라이버(MWD)가 배치된다. 또한, 비계층형 워드선구성에 있어서, 메인 워드드라이버 블록(MWDB)을 워드 드라이버로 하여 서브 워드드라이버 블록(SWDB)을 워드선(WL) 배접배선과의 콘택트 영역으로 볼 수도 있다.
칼럼 디코더(Y-DEC)는, 입력된 어드레스를 따라서, 감지 증폭기 블록(SAB)에의 입출력을 하기 위한 선택 신호(YS)나, 기록시에, 기록이네이블 신호(WR/WS)를 출력하는 드라이버 등이 배치되어 있다.
이러한 구성에 있어서, 메모리 셀 어레이(MCA)와 서브 워드드라이버 블록(SWDB)의 접속방법의 일례를 도 17(a)∼ (c)에 나타낸다. 도 17은, 도 16의 상(相)변화 메모리에 있어서, 메모리 셀 어레이와 서브 워드드라이버 블록의 접속방법의 1예를 나타내는 개략도이며, (a)∼ (c)에는 각각 다른 접속방법을 나타내고 있다.
도 17(a)은, 워드선(WLO, WL1, WL2, …)이 1개 걸러서 상하의 서브 워드드라이버 블록(SWDB-U, SWDB-D)에 접속되는 구성이다. 이 도면에서는, 짝수번의 워드선(WLO, WL2, WL4, …)이 아래쪽의 서브 워드드라이버 블록(SWDB-D)에 접속되어, 홀수번의 워드선(WL1, WL3, WL5, …)이 위쪽의 서브 워드드라이버 블록(SWDB-U)에 접속된다.
이 경우에, 실시형태1, 2의 어느 쪽의 메모리 셀 어레이(MCA)를 이용해도, 하나의 메모리 셀(MC)이 포함하는 2개의 메모리 셀 트랜지스터의 게이트(G)에 접속되는 2개의 워드선(WL)은, 각각, 상하의 서브 워드드라이버 블록(SWDB-U, SWDB-D) 으로 구동된다. 이 때문에, 판독동작에 있어서, 서브 워드드라이버 블록으로부터의 원근단차이를 작게 할 수가 있는 이점이 있다.
또한, 뒤에서 동작 방식의 설명에 대해서 기술하지만, 판독 및 기록동작에서 워드선을 나누어 사용하는 동작 방식의 경우에, 상측의 서브 워드드라이버 블록(SWDB-U)을 판독 ·기록시의 워드 드라이버, 하측의 서브 워드드라이버 블록(SWDB-D)을 기록시의 워드 드라이버에 할당하는 것이 가능해지고, 제어선의 배선이 용이해지는 이점이 있다.
도 17(b)는, 워드선(WLO, WL1, WL2…)이 2개 걸러서 상하의 서브 워드드라이버 블록(SWDB-U, SWDB-D)에 접속되는 구성이다. 이 도면에서는, 워드선(WLO, WL1, WL4, WL5…)이 아래쪽의 서브 워드드라이버 블록(SWDB-D)에 접속되어, 워드선(WL2, WL3, WL6, WL7…)이 위쪽의 서브 워드드라이버 블록(SWDB-U)에 접속된다.
본 구성과 같이 , 메모리 셀 어레이(MCA)로부터 워드 드라이버에 2개마다 인출하면, 배선 패턴을 형성할 때에 위상 시프트법을 이용하는 것이 용이해진다. 이 경우에, 인출되는 워드선(WL)을 패터닝하는 마스크상의 광학적위상이 역위상이 되기 때문에, 미세한 배선 피치에 있어서도 인출 부분에서의 단선, 단락을 방지할 수 있는 이점이 있다
또한, 실시형태1에 나타낸 것 같은 메모리 셀 어레이(MCA)를 이용했을 경우에, 한 개의 메모리 셀(MC)에 있어서의 2개의 메모리 셀 트랜지스터의 게이트(G)를, 같은 측의 서브 워드드라이버 블록(SWDB)에 의해 구동하는 것이 가능해진다. 후에 동작 방식의 설명에 있어서 기술하지만, 판독 ·기록동작에서 항상 2개의 트 랜지스터를 이용하는 동작 방식의 경우에는, 상기의 도 17(a)에 비교하여, 서브 워드드라이버 블록(SWDB-U, SWDB-D)의 회로구성이 간단해지기 때문에, 서브 워드드라이버 블록의 면적을 저감할 수 있는 이점이 있다.
또한, 도 17(b)에 있어서, 워드선의 접속방법을 1개 시프트 시켜, 예컨대 서브 워드드라이버 블록(SWDB-U)이 워드선(WL1, WL2, WL5, WL6, …), 서브 워드드라이버 블록(SWDB-D)이 워드선(WLO, WL3, WL4, WL7, WL8, …)이 되는 것과 같은 구성으로 하면, 도 17(a)과 같이 , 1개의 메모리 셀(MC)에 있어서의 2개의 메모리 셀 트랜지스터의 게이트(G)를, 상하의 서브 워드 드라이버(SWDB-U, SWDB-D)로부터 구동하는 것도 실현된다. 이 경우의 이점은, 상기의 도 17(a)와 같다.
또한, 도 17(b)의 구성에, 실시형태2에서 나타낸 것 같은 메모리 셀 어레이(MCA)를 이용했을 경우에, 메모리 셀(MC)에 접속되는 워드선(WL)의 조합이 인접 비트선(BL)에서 다르고, 1개 낀 이웃의 비트선(BL)과 같아진다. 그 때문에, 2개를 동시에 이용한 판독에서는, 메모리 셀 어레이(MCA)내에서 동작하는 비트선수가 반이 되고, 동작 셀수가 저감하고, 디스터브가 되는 열이 집중하기 어려워지는 이점이 있다.
도 17(c)은, 모든 워드선(WL)이, 메모리 셀 어레이(MCA)의 일단에 배치된 서브 워드드라이버 블록(SWDB)으로 구동되는 구성이다. 본 구성에서는, 서브 워드드라이버 블록(SWDB)내의 각 워드 드라이버의 레이아웃 피치가 작아지지만, 어느 쪽의 워드선(WL)을 선택했을 때라도 동작 타이밍이 같아지기 때문에, 타이밍 마진을 작게 할 수가 있고, 고속동작에 적합하다.
다음으로, 메모리 셀 어레이(MCA)와 감지 증폭기 블록(SAB)의 접속방법의 일례를 도 18(a)∼ (c)에 나타낸다. 도 18은, 도 16의 상(相)변화 메모리에 있어서, 메모리 셀 어레이와 감지 증폭기 블록의 접속방법의 1예를 나타내는 개략도이며, (a)∼ (c)에는 각각 다른 접속방법을 나타내고 있다.
도 18(a)는, 메모리 셀 어레이(MCA)의 비트선(BL0, BL1, BL2, …)이, 1개마다 좌우의 감지 증폭기 블록(SAB)에 인출되는 구성이다. 본 구성에서는, 비트선(BL)의 최하위 어드레스와 감지 증폭기 블록(SAB)이 일치하기 때문에, 논리 어드레스와 물리 어드레스의 상관이 간단해지는 이점이 있다.
또한, 실시형태1에서 나타낸 것과 같은 메모리 셀 어레이(MCA)를 이용했을 경우에는, 양측의 감지 증폭기 블록(SAB)에 데이터가 판독되어, 다수 비트를 출력하는데도 적합하다. 한편, 실시형태2에서 나타낸 것과 같은 메모리 셀 어레이(MCA)를 이용했을 경우에는, 한 쪽의 감지 증폭기 블록(SAB)에만 데이터가 판독되기 때문에, 소수 데이터밖에 출력할 수 없지만, 동작하는 회로수를 저감할 수 있어 저소비 전력화가 실현된다.
도 18(b)는, 메모리 셀 어레이(MCA)의 비트선(BL0, BL1, BL2, …)이, 2개마다 좌우의 감지 증폭기 블록(SAB)에 인출되는 구성이다. 본 구성에서는, 실시형태1, 2에서 나타낸 어느쪽의 메모리 셀 어레이(MCA)를 이용해도 좋다. 또한, 메모리 셀 어레이(MCA)로부터 감지 증폭기 블록(SAB)에 2개마다에 인출은 것에 의해, 배선 패턴을 형성할 때에 위상 시프트법을 이용하는 것이 용이해진다. 이 경우에, 인출되는 비트선(BL)을 패터닝하는 마스크상의 광학적위상이 역위상이 되기 때문에, 미 세한 배선 피치에 있어서도 인출 부분에서의 단선, 단락을 방지할 수 있는 이점이 있다.
도 18(c)는, 모든 비트선(BL0, BL1, BL2, …)이, 메모리 셀 어레이(MCA)의 일단에 배치되는 감지 증폭기 블록에 접속되는 구성이다. 본 구성에서는, 각 비트선마다 감지 증폭기(SA)를 배치할 경우에, 감지 증폭기(SA)의 레이아웃 피치가 비트선의 피치와 같아지기 때문에, 비교적 비트선의 배선 피치가 넓은 메모리 셀 어레이(MCA)의 레이아웃에 적용하는 것이 바람직하다. 또한, 본 구성은, 감지 증폭기 블록(SAB)에 있어서, 하나의 감지 증폭기(SA)에 대하여 선택 수단을 통해서 복수개의 비트선(BL)을 대응시켜서, 이것에 의해 감지 증폭기(SA)의 수를 줄이는 것으로 감지 증폭기(SA)의 레이아웃 피치를 완화하는 방식에 적용하는 것이 바람직하다.
다음으로, 감지 증폭기 블록(SAB)의 구성예에 대해서 설명한다. 도 19는, 도 16의 상(相)변화 메모리에 있어서, 감지 증폭기 블록의 구성의 1예를 나타내는 회로 블록도이다. 도 19에 나타내는 감지 증폭기 블록(SAB)은, 도 16과 같이 메모리 셀 어레이(MCA)에 의해 끼워져 있고, 양측의 메모리 셀 어레이(MCA)에 의해 공유되고 있을 경우의 구성이다. 이러한 구성에 의해, 감지 증폭기 블록(SAB)의 수를 약 반으로 할 수가 있고, 칩 면적의 저감이 실현된다.
또한, 본 구성은, 감지 증폭기 블록(SAB)의 한 쪽에 배치된 메모리 셀 어레이(MCA)로부터 인출된 비트선(BL)에 대하여, 2개마다 감지 증폭기(SA)를 배치하는 구성으로 되어 있다. 이 경우에, 메모리 셀 어레이(MCA)로부터 한 쪽의 감지 증폭기 블록(SAB)에 인출된 비트선(BL) 중 반의 비트선(BL)을 동시에 판독하는 것이 가 능하다.
이러한 감지 증폭기 블록(SAB)은, 복수의 감지 증폭기(SA)로 구성되어 있다. 각 감지 증폭기(SA)는, 비트선 선택회로(BLSEL)와, 프리챠지회로(PC)와, 라이트 드라이버(WD)와, 크로스커플형 앰프(CC)와, 입출력 회로(10G)등을 갖고 있다. 비트선 선택회로(BLSEL)는, 감지 증폭기(SA)를 좌우의 메모리 셀 어레이(MCA)에서 공유하기 위해서, 하나의 감지 증폭기(SA)내의 좌우로 각각 배치된다. 그리고, 이 2개의 비트선 선택회로(BLSEL)의 사이에, 라이트 드라이버(WD), 크로스커플형 앰프(CC), 입출력 회로(10G), 프리챠지회로(PC)등이 배치된다. 이 각 회로 블록의 구성은, 예컨대 도 20, 도 21과 같이 되어 있다.
도 20은, 도 19의 감지 증폭기 블록에 있어서, 그 각 회로 블록의 상세한 구성의 1예를 나타내는 회로도이며, (a)는 비트선 선택회로를 구성예, (b)는 프리챠지 회로의 구성예, (c)는 입출력 회로의 구성예, (d)은 크로스커플형 앰프의 구성예를 나타내는 것이다. 도 21은, 도 19의 감지 증폭기 블록에 있어서, 라이트 드라이버의 상세한 구성의 1예를 나타내는 회로도이며, (a)∼ (d)는, 각각 다른 구성예를 나타내는 것이다.
도 20(a)에 나타내는 비트선 선택회로(BLSEL)는, 2개의 비트선(BL)으로부터 1개를 선택하고, 라이트 드라이버(WD), 크로스커플형 앰프(CC), 입출력 회로(10G)에 접속하기 위한 회로 블록이다.
도 20(a)에 있어서, 프리챠지신호(PCN)는, 메모리 셀 어레이(MCA)의 비트선(BL0, BL1)을 대기시에 소정의 전압에 설정하기 위한 제어 신호이다. 본 구성에 서는, 메모리 셀(MC)의 소스전극(SL)과 등전위인 그라운드 전위(VSS)에 설정하고 있다. 이렇게 하는 것으로써 대기시에 메모리 셀 트랜지스터 및, 상(相)변화 소자(PCR)에 전압이 인가되지 않기 때문에 , 디스터브 전류가 흐르는 것을 방지할 수 있는 이점이 있다.
비트선 선택 신호(BLSe, BLSo)(BLSe/o)는, 메모리 셀 어레이(MCA)로부터 인출된 비트선(BL0, BL1)으로부터, 감지 증폭기(SA)내의 판독비트선(BLSA)에 접속하는 비트선을 선택하기 위한 제어선이다. 본 구성에서는, 비트선 선택신호(BLSe/o)를 감지 증폭기 블록(SAB)내의 각 감지 증폭기(SA)에서 공유하고 있다. 즉, 메모리 셀 어레이(MCA)로부터 감지 증폭기 블록(SAB)에 인출된 비트선(BL) 중, 짝수 혹은 홀수번의 비트선(BL)을 선택할 수 있는 것과 같은 구성으로 되어 있다.
또한, 본 구성은, 판독시의 프리챠지레벨을, 감지 증폭기(SA)내의 판독비트선(BLSA)과 판독측 (선택측)의 메모리 셀 어레이(MCA)(제1메모리 셀 어레이)의 비트선(BL0 혹은 BL1(제1비트선))과의 챠지 세어에 의해 출력하는 방식에 적용할 수 있다. 이렇게 하는 것으로써 판독레벨에 설정하기 위한 스위치가 불필요가 되고, 칩 면적을 저감할 수 있는 이점이 있다. 또한, 이 상세한 사항에 관해서는, 후술하는 도 22 등에서 설명한다.
레퍼런스 선택 신호(REFS)는, 감지 증폭기 블록(SAB)을 공유하는 메모리 셀 어레이(MCA)에 대하여 액세스를 할 때에, 감지 증폭기(SA)의 참조 전위신호가 되는 레퍼런스 비트선(BLREF)에 대하여, 원하는 레퍼런스 레벨을 입력하고, 설정하기 위한 선택 신호이다. 본 구성에서는, 레퍼런스 레벨에 설정하는데도, 비선택측의 메 모리 셀 어레이(MCA)(제2메모리 셀 어레이)의 비트선(BL)을 이용하는 구성이 되어 있다.
즉, 감지 증폭기(SA)내의 레퍼런스 비트선(BLREF)과 비선택측의 메모리 셀 어레이(MCA)내에 있어서의 2개의 비트선(BL)(제2비트선 및 제3비트선)의 사이에서 챠지 세어를 하는 것으로써 레퍼런스 레벨을 설정하고 있다. 이렇게 함에 따라, 레퍼런스용으로 중간 레벨의 전원을 필요로 하지 않고 판독시의 비트선프리챠지레벨의 약1/2의 레벨로 레퍼런스 레벨을 설정할 수 있는 이점이 있다. 또한, 이 상세한 사항에 관해서는, 후술하는 도 22 등에서 설명한다.
트랜스퍼 게이트 제어 신호(TGe, TGo)(TGe/o)는, 감지 증폭기(SA)내의 라이트 비트선(WBL)과 메모리 셀(MC)측의 비트선(BL0, 혹은 BL1)을 접속하기 위한 제어선이다. 트랜스퍼 게이트 제어 신호(TGe, TGo)는, 각각, 비트선 선택신호(BLSe, BLSo)에 대응해서 동작한다. 즉, 판독에 이용한 비트선(BL0, 혹은 BL1)(제1비트선)에 라이트 비트선(WBL)(제4비트선)이 접속되도록 동작한다.
본 구성에서는, 트랜스퍼 게이트 제어 신호(TGe/o)가 접속되는 트랜지스터(제1스위치)를 NMOS 트랜지스터만으로 구성하고 있다. 따라서, 기록동작에 있어서 충분한 전류를 확보하기 위해서는, 트랜스퍼 게이트 신호(TGe/o)에 대하여, 라이트 비트선(WBL)의 진폭 전압보다 충분히 큰 전압진폭을 이용하는 것이 바람직하다. 그렇게 하는 것으로써 라이트 비트선(WBL)과 메모리 셀 어레이(MCA)내의 비트선(BL)을 접속할 때에, 트랜스퍼 게이트의 트랜지스터의 문턱치전압의 영향을 제거할 수 있는 이점이 있다. 또한, 제어 신호를 각각 상보(相補)의 신호로 구성하고, 트랜스 퍼 게이트를 CMOS 트랜지스터 스위치에서 구성하면, 제어 신호의 전압진폭으로서 라이트 비트선(WBL)의 전압진폭과 같은 전압을 이용할 수 있는 이점이 있다. 또한, PMOS 트랜지스터로 구성하면, 라이트 비트선(WBL)으로부터 메모리 셀 어레이(MCA)의 비트선(BL0, BL1)에 대하여 고전위에 전달하는데도 적합하며, 기록시에 큰 전류를 얻을 수 있다.
도 20(b)에 나타내는 프리챠지회로(PC)는, 감지 증폭기(SA)내의 판독비트선(BLSA)과 레퍼런스 비트선(BLREF)을 대기시에 원하는 전압에 프리챠지하기 위한 회로이다. 본 구성에서는, 비트선프리챠지신호(PCP)에 의해 제어되는 2개의PMOS 트랜지스터에 의해, 판독비트선(BLSA) 및 레퍼런스 비트선(BLREF)을 대기시에 비트선진폭 전압(VBL)으로 프리챠지한다. 또한, 판독비트선(BLSA)과 레퍼런스 비트선(BLREF)사이를 쇼트하는 MOS 트랜지스터를 추가해도 괜찮다. 다만, 본 구성과 같이 하면, 쇼트MOS 트랜지스터의 분(分)면적을 저감할 수 있는 이점이 있다.
도 20(c)에 나타내는 입출력 회로(10G)는, 판독시에는, 감지 증폭기(SA)내의 각 비트선(BLSA와 BLREF)에 유지된 데이터를 입출력선(IOt/b)으로 출력하고, 기록시에는, 입출력선(IOt/b)을 통해서 전송되어 온 기록데이터를 감지 증폭기(SA)내의 각 비트선(BLSA와 BLREF)에 기록하는 회로이다. 본 구성은, 비트선(BL)과 입출력선(IOt/b)의 사이에 배치되어, 게이트가 칼럼 선택 신호(YS)에서 제어되는 2개의 NMOS 트랜지스터를 갖고 있다. 칼럼 선택 신호(YS)는, 판독, 기록동작의 양쪽에서 활성화하고, 판독비트선(BLSA) 및 레퍼런스 비트선(BLREF)와 입출력선(IOt/b)을 접속하고, 데이터의 입출력을 제어한다.
도 20(d)에 나타내는 크로스커플형 앰프(CC)는, 일반적인 크로스커플형의 감지 증폭기 회로이며, 판독비트선(BLSA)과 레퍼런스 비트선(BLREF)의 사이의 미소신호를, 정(正)귀환에 의해 비트선진폭 전압(VBL)까지 증폭하는 회로이다. 감지 증폭기 활성화 신호(SAN과 SAP)에 의해 크로스커플 앰프는 활성화된다.
도 21(a)에 나타내는 라이트 드라이버(WD)는, 판독비트선(BLSA)과 레퍼런스 비트선(BLREF)에 유지된 데이터를 따라서, 라이트 이네이블 신호(WR 혹은 WS)에서 결정되는 타이밍에서 라이트 비트선(WBL)을 구동하고, 메모리 셀 어레이(MCA)내의 비트선(BL)을 통해서 상(相)변화 소자(PCR)에 전류를 공급하기 위한 회로이다.
그 구성은, 예컨대, 리셋용의 기록전압을 발생하는 전원단자(VWR)와 라이트 비트선(WBL)(제4비트선)과의 사이에 설치된 리셋용의 구동 회로(제2라이트 드라이버)와, 세트용의 기록전압을 발생하는 전원단자(VWS)와 라이트 비트선(WBL)의 사이에 설치된 세트용의 구동 회로(제1라이트 드라이버)와, 라이트 비트선(WBL)과 기준전위단자(그라운드 전위)(VSS)와의 사이에 설치된 스위치 회로 등을 갖고 있다.
리셋용의 구동 회로는, 전원단자(VWR)로부터 직렬로 접속된 2개의PMOS 트랜지스터를 포함하고, 이 중의 전원단자(VWR)측의 PMOS 트랜지스터의 게이트에는, 감지 증폭기(SA)내의 레퍼런스 비트선(BLREF)이 접속되며, 다른 쪽의 PMOS 트랜지스터의 게이트에는, 리셋용의 라이트 이네이블 신호(WR)가 접속된다. 동일하게, 세트용의 구동 회로도, 예컨대, 직렬로 접속된 2개의PMOS 트랜지스터를 포함하고, 전원단자(VWS)측의 PMOS 트랜지스터의 게이트에는, 감지 증폭기(SA)내의 판독비트선(BLSA)이 접속되고, 다른 쪽의 PMOS 트랜지스터의 게이트에는, 세트용의 라이트 이네이블 신호(WS)가 접속된다. 스위치 회로는, 예컨대, NMOS 트랜지스터에 의해 구성되고, 그 게이트에는 세트용의 라이트 이네이블 신호(WS)가 접속된다.
라이트 이네이블 신호(WR)는, 상(相)변화 소자(PCR)의 리셋 동작에서의 기록시간을 정한다. 동일하게, 라이트 이네이블 신호(WS)는 상(相)변화 소자(PCR)의 세트 동작에서의 기록시간을 정한다. 더욱이, 라이트 이네이블 신호(WS)는, 기록후, 스위치 회로를 구동하고, 라이트 비트선(WBL)을 대기시의 전압상태(도 21에서는, 그라운드 전위(VSS))로 설정한다.
세트 동작에서는, 기록전압(VWS)을, 라이트 비트선(WBL) 및 메모리 셀 어레이(MCA)의 비트선(BL)을 통해서 메모리 셀(MC)에 인가하고, 원하는 전류를 흘린다. 상(相)변화 소자(PCR)의 상상태를 바꾸기 위해서는, 기록전류를 제어하면 좋다. 그 때문에, 세트용의 구동 회로내의 라이트 이네이블 신호(WS)가 입력되는 트랜지스터의 구동력을 제한하는 것으로써 메모리 셀(MC)에의 기록 전류를 제어할 수 있기 때문에, 라이트 드라이버(WD)중의 전압(VWS와 VWR)은 동일한 전원을 이용해도 좋다.
도 21(b)에 나타내는 라이트 드라이버(WD)는, 커런트 미러 방식을 이용한 라이트 드라이버로 되어 있다. 본 구성은, 상기한 도 21(a)의 구성에 있어서, 리셋용의 전원단자(VWR)와 세트용의 전원단자(VWS)를 공통인 전원단자(VBL)로 해서 리셋용의 구동 회로, 세트용의 구동 회로에, 각각, 전류제한용의 PMOS 트랜지스터(MP), MPS)를 가한 구성이 되어 있다. 전류제한용의 PMOS 트랜지스터(MPR)는, 상기한 리셋용의 구동 회로에 있어서의 2개의PMOS 트랜지스터에 대하여 직렬로 접속된다. 동일하게, 전류제한용의 PMOS 트랜지스터(MPS)는, 상기한 세트용의 구동 회로에 있어 서의 2개의 PMOS 트랜지스터에 대하여 직렬로 접속된다.
전류제한용의 PMOS 트랜지스터(MPR, MPS)는, 각각, 라이트 전류생성 회로(WCG)내의 PMOS 트랜지스터(MP)과의 사이에서 커런트 미러 회로를 구성한다. 라이트 전류생성 회로(WCG)내의 PMOS 트랜지스터(MP)에는, 기록전류의 레퍼런스 전류(Iwref)가 공급된다. PMOS 트랜지스터(MP)는, 이렇게 관통 전류가 흐르는 구성 때문에, 작은 게이트 사이즈로 하는 것이 바람직하다. 또한, 라이트 전류생성 회로(WCG)는, 라이트 드라이버(WD)마다 혹은, 감지 증폭기 블록(SAB)마다 1개 배치된다.
PMOS 트랜지스터(MPR)는, 리셋에 필요한 기록전류를 공급하기 위해서, 라이트 전류생성 회로(WCG)내의 PMOS 트랜지스터(MP)의 정수배, 예컨대 5∼40배정도의 게이트 사이즈로 되어 있다. 동일하게, PMOS 트랜지스터(MPS)는, 세트에 필요한 기록전류를 공급하기 위해서, 라이트 전류생성 회로(WCG)내의 PMOS 트랜지스터(MP)의 정수배, 예컨대, 상기의 PMOS 트랜지스터(MPR)보다 작은 2∼20배정도의 게이트 사이즈로 되어 있다. 라이트 이네이블 신호(WS 및 WR)와 비트선(BLSA, BLREF)및, 라이트 비트선(WBL)의 관계는, 상기의 도 21(b)와 같다.
도 21(c)에 나타내는 라이트 드라이버(WD)는, 도 21(a)을 변형한 구성예이며, 리셋 ,세트에 대응한 라이트 이네이블 신호(WR, WS)의 이외에, 라이트 이네이블 신호(WE)가 부가되어 있는 구성이다. 이 라이트 이네이블 신호(WE)는, 상기한 스위치 회로내의 NMOS 트랜지스터의 게이트에 대하여, 도 21(a)에서의 세트용의 라이트 이네이블 신호(WS)의 대신에 접속된다.
이 라이트 이네이블 신호(WE)는, 칼럼 선택 신호(YS)와 평행해서 배선되어도 좋고, 워드선(WL)과 평행해서 배선되어도 좋다. 특히, 워드선(WL)과 평행해서 배선될 경우에는, 동시에 다수의 셀에 기록할 수 있고, 다(多)비트 기록 동작에 적합하다. 한편, 칼럼 선택 신호(YS)와 평행해서 배선될 경우에는, 특정한 비트의 재기록 동작에 적합하기 때문에, 랜덤 액세스 메모리에 적용하는 것이 바람직하다. 그 밖의 구성은, 상기의 도 21(a)와 같다.
도 21(d)에 나타내는 라이트 드라이버(WD)는, 도 21(b)을 변형한 구성예이며, 상기의 도 21(c) 와 같이, 기록동작을 하기 위해서, 리셋 ,세트에 대응한 라이트 이네이블 신호(WR, WS)의 외에, 라이트 이네이블 신호(WE)를 이용하고 있는 것이 특징이다. 라이트 네이블 신호(WE)에 대해서는, 상기의 도 21(c)와 같다. 그 밖의 구성은, 도 21(b)와 같다.
이상으로, 도 19에 있어서의 각 회로 블록에 대해서 설명했지만, 물론, 이것들의 회로방식은 도 20 및 도 21에 한정되는 것은 아니게 같은 기능을 가지는 것이면 무방하다.
다음으로, 도 19∼도 21의 감지 증폭기 블록(SAB)을 이용했을 경우의 판독동작에 대해서 설명한다. 도 22는, 도 19∼도 21의 감지 증폭기 블록을 이용하고, 대기 상태로부터 판독을 행했을 경우의 동작의 1예를 나타내는 파형도이다.
도 22에 있어서, 우선, 프리챠지동작을 행하고 있던 프리챠지신호(PCN)가 고전위(VDD)상태로부터 그라운드 전위(VSS)로 변이하고, 프리챠지신호(PCP)가 그라운드 전위(VSS)로부터 고전위(VDD)로 변이해서 각각 비활성화 상태가 된다. 이것에 의해, 감지 증폭기(SA)내의 판독비트선(BLSA01, BLSA23, …)과, 레퍼런스 비트선(BLREF01, BLREF23, …)과, 메모리 어레이(MCA)내의 비트선(BL0(L)), BL0/1(R), BL2(L), BL2/3(R), …)이 플로팅 상태가 된다.
여기서, 도 19에 나타낸 바와 같이, 비트선(BL0(L), BL2(L))은 감지 증폭기 블록(SAB)에 대하여 좌측에 배치된 메모리 셀 어레이(MCA)로부터 인출된 비트선을 나타내고, 비트선(BL0/1(R), BL2/3(R))은, 감지 증폭기 블록(SAB)에 대하여 오른쪽에 배치된 메모리 셀 어레이(MCA)로부터 인출된 비트선을 나타낸다.
감지 증폭기(SA)내의 판독비트선(BLSA01, BLSA23, …)과, 레퍼런스 비트선(BLREF01, BLREF23, …)은, 비트선진폭 전압(VBL)등 고전위로 프리챠지되어 있다. 반대로, 메모리 어레이내의 비트선(BL0(L), BL2(L), BL0/1R, BL2/3R)은, 소스전극(SL)과 같은 그라운드 전위(VSS)로 설정되어 있다.
그 후에, 감지 증폭기 블록(SAB)내의 선택 메모리 셀 어레이(판독을 행하는 메모리 어레이)(MCA)측의 비트선 선택회로(BLSEL)에 있어서, 비트선 선택신호(BLS(L)e)가 그라운드 전위(VSS)로부터 고전위(VDD) 혹은 트랜스퍼 게이트용 전위(VTG)로 변이하고, 활성화 상태가 된다. 이것에 의해, 선택 메모리 셀 어레이(MCA)로부터 감지 증폭기 블록(SAB)으로 인출되는 비트선(BL) 중, 짝수번의 것, 예컨대, 비트선(BL0(L))이 감지 증폭기(SA)내의 판독비트선(BLSA01)에 접속된다. 그리고, 비트선(BL0(L)) 및 판독비트선(BLSA01)은, 챠지 세어에 의해 전압(VPR)이 된다.
그것과 동시에, 비선택 메모리 셀 어레이(MCA)내의 2개의 비트선, 예컨대, BL0(R), BL1(R)은, 감지 증폭기 블록(SAB)내의 비선택 메모리 셀 어레이측의 비트선 선택회로(BLSEL)에 있어서, REFSR신호의 활성화에 의해, 모두, 레퍼런스 비트선, 예컨대 BLREF01에 접속된다. 메모리 셀 어레이(MCA)내의 비트선 용량은, 감지 증폭기(SA)내의 비트선 용량과 비교해서 크기 때문에, 상기와 같은 동작에 의해, 레퍼런스 비트선(BLREF01, BLREF23, …)의 전압은, 감지 증폭기(SA)내의 비트선(BLSA01, BLSA23, …)의 전압(VPR)의 약 반정도로 설정할 수가 있다.
선택 메모리 셀 어레이(MCA)의 비트선(BL)이 판독시의 비트선 레벨(VPR)이 된 후, 입력 어드레스를 따라서, 워드선(WL)이 대기시 전압(VWL)으로부터 활성화시 전압(VWH)으로 변이해 활성화된다. 도 22에서는, 2개의 워드선(WL3/4)이 동시에 구동되어 있지만, 1개의 메모리 셀 트랜지스터로 판독 동작에 필요한 전류를 흘릴 수 있을 경우에는, 1개의 워드선만을 활성화해도 좋다.
그리고, 워드선(WL)의 활성화에 의해, 비트선(BL)과 상(相)변화 소자(PCR)가 접속된다. 도 22에 있어서는, 메모리 셀(MC)내의 상(相)변화 소자(PCR)가 아모르포스, 즉 고저항 상태의 경우의 동작 파형도를 비트선(BL0(L), BLSA01)으로 나타내고, 비트선(BL2(L), BLSA23)에는, 결정상태, 즉 저저항 상태의 동작 파형도를 나타낸다. 이 도면과 같이 , 고저항 상태의 메모리 셀(MC)을 판독한 비트선은, 프리챠지전압(VPR)으로부터 거의 변화되지 않는다, 한편, 저저항 상태의 메모리 셀(MC)을 판독한 비트선에서는, 비트선의 전하가 메모리 셀 트랜지스터를 통해서 소스전극(SL)에 방전되어, 비트선의 전위가 소스전극(SL)의 레벨인 그라운드 전위(VSS)가 된다.
워드선(WL)이 활성화되고 나서, 일정시간 경과후, 감지 증폭기(SA)내의 판독비트선(BLSA01, BLSA23)에 신호가 전달된 후, 비트선 선택신호(BLSe)가 그라운드 전위(VSS)로 변이해서 비선택 상태가 된다. 그 후, 감지 증폭기 활성화 신호(SAN, SAP)가 각각 그라운드 전위(VSS), 고전위(VDD)로부터 고전위(VDD), 그라운드 전위(VSS)로 변이해서 활성화되어, 감지 증폭기(SA)내의 판독비트선(BLSA)과 레퍼런스 비트선(BLREF)의 사이의 미소신호를 비트선진폭 전압(VBL)까지 증폭하도록 감지 증폭기(SA)가 동작한다.
감지 증폭기(SA)가 동작하는 것과 동시이거나, 그 후에, 트랜스퍼 게이트 신호(TGLe)가 그라운드 전위(VSS)로부터 트랜스퍼 게이트용 전압(VTG)으로 변이해서 활성화되어서, 감지 증폭기(SA)내의 라이트 비트선(WBL)과 선택 메모리 셀 어레이(MCA)의 비트선(BL0(L), BL1L, …)이 접속된다. 이것에 의해, 고저항을 판독하고 있었던 비트선도 소스전극(SL)과 같은 전위(VSS)로 설정되어, 메모리 셀(MC)내의 상(相)변화 소자(PCR)에 전압이 인가되지 않게 되고, 디스터브가 억제된다.
이상에 의해, 칼럼 액세스의 준비가 완료한다. 이다음으로, 칼럼 선택 신호(YS)에 의해 감지 증폭기(SA)내에 유지되어 있는 데이터를 입출력선(IOt/b)을 통해서 외부에 출력한다.
다음으로, 이러한 판독동작을 포함시킨 메모리 어레이(MA)의 구동 방법에 대해서 설명한다. 도 23은, 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 1예를 나타내는 파형도이다.
도 23에서 나타내는 동작은, 판독동작 및, 기록동작(세트·리셋 동작)의 어 느 쪽의 경우라도, 메모리 셀(MC)내의 2개의 메모리 셀 트랜지스터를 이용하도록 2개의 워드선(WL)을 활성화하는 것이 특징이다. 더욱이, 범용의 DRAM(Dynamic random access memory)과 같은 페이지모드 동작과 메모리 셀(MC)로의 기록 동작을 실현하고 있다. 또한, 칼럼 사이클을 고속화하기 위해서, 세트와 리셋을 동시에 행하고 있다.
본 동작방식을 적용할 경우에, 감지 증폭기 블록(SAB)에 있어서의 라이트 드라이버(WD)의 회로구성으로서는, 도 21(a), (b)이 바람직하다. 다만, 도 21의 (c), (d)과 같은 회로구성도 적용할 수 있다. 이 경우에는, 칼럼 기록용의 라이트 이네이블 신호(WE)를 추가할 필요가 있다. 칼럼 기록용의 라이트 이네이블 신호(WE)는, 도 21의 (c), (d)에 있어서는 세트·리셋 동작의 사이 ‘L’상태를 유지하는 신호가 된다.
도 23에 있어서, 메모리 셀(MC)의 데이터를 판독하여 감지 증폭기(SA)에 유지할 때까지의 동작은, 상기의 도 22와 동일하며, 이 판독동작에 있어서, 메모리 셀(MC)내의 2개의 메모리 셀 트랜지스터를 이용하도록 2개의 워드선(WL)이 활성화 상태가 된다. 도 23에 있어서, 비트선(BL0(L))에 대해서는, 고저항 상태（‘1'）를 판독하고, 그 데이터를 외부에 출력한 후, 페이지액세스에 의해 동일 워드선(WL)상의 칼럼 액세스 동작을 행하고, 외부로부터의 기록데이터에 의해 저저항 상태（‘0'）로 재기록하는 동작을 상정하고 있다. 또한, 비트선(BL2(L))에 대해서는, 비트선(BL0(L))과 반대로, 판독데이터가 '0'으로, 그 후의 반전 기록에 의해 '1'로 재기록하는 동작을 상정하고 있다.
우선, 감지 증폭기(SA)까지 데이터를 판독한 후, 트랜스퍼 게이트 신호(TG)가 활성화된다. 그 후, 예컨대, 판독동작이 행하여질 경우에는, 외부에 데이터를 출력하기 위해서 칼럼 선택 신호(YS)가 활성화되어, 데이터가 출력된다.
다음으로, 칼럼 액세스 동작에 있어서, 기록동작이 행하여질 경우에 대해서 설명한다.
기록동작에서는, 칼럼 선택 신호(YS)가 활성화됨과 동시에, 기록데이터가 입출력선(IO0t/b, IO1t/b)을 통해서 칼럼 선택 신호(YS)에 의해 선택된 감지 증폭기(SA)에 기록되고, 크로스커플형 앰프(CC)에 유지된다. 칼럼 선택 신호(YS)가 비선택 상태가 되면, 칼럼 선택 신호(YS)와 평행하게 배선되는 세트 기록용의 라이트 이네이블 신호(WS)가 고전위상태(VDD)로부터 그라운드 전위(VSS)로 변이해서 활성화된다. 이것에 의해, 세트 동작이 시작된다.
이 도면에서는, 비트선(BL0(L))상의 메모리 셀(MC)이 세트 동작을 행하고 있다. 감지 증폭기(SA)내의 라이트 드라이버(WD)에서는, 도 21(a)등에 나타낸 바와 같이, 감지 증폭기내의 비트선(BLSA01)이 'L'상태시에 세트용의 라이트 이네이블 신호(WS)가 활성화 상태 ‘L'이 되는 것으로써 라이트 비트선(WBL01)을 통해서 비트선(BL0(L))에 원하는 전압(VWS)이 인가되어, 메모리 셀(MC)의 상(相)변화 소자(PCR)에 세트 동작에 필요한 전류가 공급된다. 기록전류는, 세트에 필요한 기간, 예컨대, 고속동작을 실현할 경우에는, 15ns로부터 확실한 기록동작을 할 경우에는, 1us정도 흐른다.
세트 동작에 잇따라서, 칼럼 선택 신호(YS)와 평행하게 배선되는 리셋 기록 용의 라이트 이네이블 신호(WR)가 고전위상태(VDD)로부터 그라운드 전위(VSS)로 변이해서 활성화된다. 이것에 의해, 리셋 동작이 시작된다.
도 23에서는, 비트선(BL2)상의 메모리 셀(MC)에 대하여 리셋 동작을 행하고 있다. 감지 증폭기(SA)내의 라이트 드라이버(WD)에서는, 감지 증폭기(SA)내의 레퍼런스 비트선(BLREF23)이 'L'상태이며, 리셋용의 라이트 이네이블 신호(WR)가 선택 상태 ‘L'가 되는 것으로써 라이트 비트선(WBL23)을 통해서 비트선(BL2(L))에 원하는 전압(VWR)이 인가되어, 메모리 셀(MC)의 상(相)변화 소자(PCR)에 리셋 동작에 필요한 전류가 공급된다.
기록전류는, 리셋에 필요한 기간, 예컨대, 5ns∼50ns정도 흐른다.
이 결과, 상(相)변화 소자(PCR)는, 발열하고, 융해한다. 그 후, 각각의 라이트 이네이블 신호가 각각 고전위상태(VDD)로 변이해서 비선택 상태가 되고, 기록동작이 종료하고, 기록전류가 차단되어, 상(相)변화 소자(PCR)는, 냉각되어, 상(相)상태가 변화된다.
다음으로 프리챠지동작에 대해서 설명한다.
프리챠지커멘드가 입력되거나, 판독, 기록커맨드가 입력되고 나서 일정시간 경과후, 우선, 워드선(WL)이 선택 상태의 전압(VWH)으로부터 비선택 상태의 전압(VWL)으로 변이해서 비선택 상태가 된다. 그 후, 트랜스퍼 게이트 신호(TG)가 활성화 전압(VTG)으로부터 그라운드 전위(VSS)로 변이해서 비선택 상태가 되고, 메모리 셀 어레이(MCA)의 비트선(BL)과 감지 증폭기(SA)내의 라이트 비트선(WBL)이 분리된다.
그 후에, 감지 증폭기 활성화 신호(SAN, SAP)에 의해 감지 증폭기(SA)가 비선택 상태가 된다. 그에 계속하여, 메모리 셀 어레이(MCA)의 비트선(BL0(L)/R, BL1L/R, …)과, 감지 증폭기내의 판독비트선(BLSA01, BLSA23, …)및 레퍼런스 비트선(BLREF01, BLREF23, …)이, 프리챠지신호(PCN/PCP)에 의해, 각각 원하는 프리챠지 레벨인 그라운드 전위(VSS)와 비트선 진폭전압(VBL)에 프리챠지된다.
이상과 같이 , 도 23에 나타내는 동작에서는, 판독동작, 기록동작의 어떤 것이라도 2개의 워드선을 이용하는 것으로써 큰 판독·기록 전류구동력을 실현할 수 있는 이점이 있다. 기록시에 2개의 워드선을 이용하는 방식은, 연속한 칼럼 동작에 있어서 연속한 기록동작을 실현가능하기 때문에, 페이지모드에 적합하지만, 비(非)페이지 모드동작에도 적용할 수 있다.
또한, 이상의 동작 설명에서 나타낸 각 동작 전압은, 예컨대 다음과 같은 값이 바람직하다. 즉, 워드선 선택전압(VWH)은 1.8V, 비트선진폭 전압(VBL)=1.2V, 워드선 비선택 전압(VWL)은 0V, 그라운드 전위(VSS)는 0V, 트랜스퍼 게이트 전압(VTG)=1.5∼1.8V, 세트 기록 전압(VWS)은 1.0V, 리셋 기록 전압은 1.2V정도로 하는 것이 바람직하다.
도 24는, 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 다른 1예를 나타내는 파형도이다. 도 24에 나타내는 동작은, 판독 및 리셋(제1정보)기록시에는, 메모리 셀(MC)내의 2개의 메모리 셀 트랜지스터를 이용하지만, 세트(제2정보)기록시에는, 메모리 셀(MC)내의 1개의 메모리 셀 트랜지스터만을 이용하는 것이 특징이다. 본 동작방식을 적용할 경우에, 도 23과 달리 세트와 리셋을 개별로 행하기 때문에, 감지 증폭기 블록(SAB)에 있어서의 라이트 드라이버(WD)의 회로구성으로서는, 도 21(c), (d)이 바람직하다.
도 24에 있어서, 커맨드 입력으로부터 2개의 워드선(WL3, WL4)을 이용해서 판독동작을 행하고, 판독한 데이터를 감지 증폭기(SA)에서 증폭할 때까지는, 상기의 설명과 동일하다. 또한, 도 24에는 나타내지 않고 있지만, 그 후에, 칼럼 선택 신호(YS)에 의해 외부로 데이터들을 출력할 경우는, 상기의 도 23과 동일하다. 이하에서, 기록동작에 대하여 설명한다.
외부로부터 입출력선(IO0t/b, IO1t/b)을 통해서 보내져 온 데이터가, 칼럼 선택 신호(YS)를 활성화하는 것으로써 기록선택된 감지 증폭기(SA)의 크로스커플형 앰프(CC)에 기록된다. 칼럼 선택 신호(YS)가 비선택 상태가 되는 동시에, 리셋 기록용의 라이트 이네이블 신호(WR)와 라이트 이네이블 신호(WE)가 활성화（‘L'상태) 된다. 이것에 의해, 라이트 비트선(WBL23), 비트선(BL2(L))을 통해서 메모리 셀(MC)에 리셋에 필요한 전류가 공급된다. 소정의 기간 활성화된 후, 이 라이트 이네이블 신호(WR, WE)는 비선택 상태가 된다.
이것에 계속되어, 2개의 워드선(WL3, WL4)중의 1 개(여기에서는, 워드선(WL3))이 비선택 상태가 된다. 그 후, 세트 기록용의 라이트 이네이블 신호(WS)와 라이트 이네이블 신호(WE)가 활성화 상태가 되고, 라이트 비트선(WBL01), 비트선(BL0(L))을 통해서 기록선택 메모리 셀(MC)에 세트에 필요한 전류가 공급된다. 소정의 기간, 활성화된 후, 라이트 이네이블 신호(WS, WE)는 비선택 상태가 된다. 기록동작이 종료하면, 상기의 도 23과 같이 프리챠지동작이 행하여진다.
본 방식에서는, 판독, 리셋 기록동작에서는, 2개의 메모리셀 트랜지스터를 이용하는 것으로써 전류구동력을 확보하는 동시에, 세트 기록에 있어서, 메모리 셀 트랜지스터를 1개로 한정하는 것으로써 기록전류가 제한되어, 세트후의 이상발열에 의한 재(再)리셋화의 발생을 억제할 수 있고, 안정한 세트 동작을 실현할 수 있는 이점이 있다.
도 25는, 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 또 다른 1예를 나타내는 파형도이다. 도 25에 나타내는 동작은, 판독 시에는, 메모리 셀(MC)내의 1개의 메모리 셀 트랜지스터만을 이용하지만, 기록시(세트·리셋 때)에는, 메모리 셀(MC)내의 2개의 메모리 셀 트랜지스터를 이용하는 것이 특징이다. 즉, 본 동작방식은, 상기의 도 23의 방식에 비교하여, 판독시의 활성화 워드선의 개수를 1개로 한정하고 있는 것이 특징이다.
또한, 세트·리셋을 동시에 행하기 위해서, 도 23과 같이, 감지 증폭기 블록(SAB)에 있어서의 라이트 드라이버(WD)의 회로구성으로서는, 도 21(a), (b)이 바람직하다. 다만, 도 21의 (c), (d)과 같은 회로구성도 적용할 수 있다. 이 경우에는, 라이트 이네이블 신호(WE)를 추가할 필요가 있다. 그리고, 이 라이트 이네이블 신호(WE)는, 세트·리셋 동작의 사이‘L'상태를 유지하는 신호로 한다.
도 25에 있어서, 커맨드 입력으로부터 워드선을 활성화하기 전까지의 동작 방식은, 상기의 각 방식과 같다. 계속해서, 어드레스에 대응한 워드선을 활성화할 때에, 상기의 방식과 달리, 메모리 셀(MC)이 접속되어 있는 2개의 워드선 (여기서는 워드선(WL3, WL4)) 중 1개만을 활성화한다. 도면에서는, 워드선(WL3)만을 활성 화하고 있다. 그 후, 감지 증폭기(SA)가 데이터를 증폭하는 그런데, 워드선(WL3)과 쌍을 이루는 워드선(WL4)이 활성화되어, 칼럼 동작을 한다. 그 밖의 동작은 도 23과 같다.
본 방식에서는, 판독시의 워드선개수를 1개로 하는 것으로써 판독시의 전류구동력을 제한하고, 판독동작에 의한 메모리 셀 데이터의 파괴를 억제할 수 있는 이점이 있다. 또한, 본 방식도 도 23과 같이, 기록 시에는 2개의 워드선을 이용하고 있기 때문에, 연속한 칼럼 동작에 있어서 연속한 기록동작을 실현할 수 있고, 페이지모드에 적합하지만, 비(非)페이지 모드동작에도 적용할 수 있다.
도 26은, 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 또 다른 1예를 나타내는 파형도이다. 도 26에 나타내는 동작은, 판독 및 세트 시에는, 메모리 셀(MC)내의 1개의 메모리 셀 트랜지스터만을 이용하지만, 리셋 시에는, 메모리 셀(MC)내의 2개의 메모리 셀 트랜지스터를 이용해서 기록하는 것이 특징이다.
본 동작방식은, 상기의 도 24의 방식과 동일하게 세트·리셋 동작으로 활성화하는 워드선의 개수가 다르기 때문에, 비페이지 모드에 적용하는 것이 바람직하다. 또한, 감지 증폭기 블록(SAB)에 있어서의 라이트 드라이버(WD)의 회로구성으로서는, 도 21(c), (d)이 바람직하다.
도 26에 있어서, 커맨드 입력으로부터 워드선(WL3)을 활성화하고, 판독한 데이터를 감지 증폭기(SA)로 증폭하는 것까지는, 상기의 도 25와 같다. 그 후, 도 26에는 나타내지 않고 있지만, 상기의 도 23등과 같이 , 칼럼 선택 신호(YS)에 의해 외부로 데이터들을 출력할 수도 있다. 이하, 기록동작에 대해서 설명한다.
외부로부터 입출력선(IO0t/b, IO1t/b)을 통해서 보내져 온 데이터가, 칼럼 선택 신호(YS)를 활성화하는 것으로써 기록선택된 감지 증폭기(SA)의 크로스커플형 앰프(CC)에 기록된다. 칼럼 선택 신호(YS)가 비선택 상태가 되는 동시에, 세트 기록용의 라이트 이네이블 신호(WS)와 라이트 이네이블 신호(WE)가 활성화（‘L'상태) 된다. 이것에 의해, 라이트 비트선(WBL01), 비트선(BL0(L))을 통해서 메모리 셀(MC)에 세트에 필요한 전류가 공급된다. 소정의 기간활성화된 후, 이 라이트 이네이블 신호(WS, WE)는 비선택 상태가 된다.
이에 계속되어, 워드선(WL3)과 쌍을 이루는 워드선(WL4)이 선택 상태가 된다. 그 후, 리셋 기록용의 라이트 이네이블 신호(WR)와 라이트 이네이블 신호(WE)가 활성화 상태가 되고, 라이트 비트선(WBL23), 비트선(BL2(L))을 통해서 기록선택 메모리 셀(MC)에 리셋에 필요한 전류가 공급된다. 소정의 기간, 활성화된 후, 이 라이트 이네이블 신호(WR, WE)는 비선택 상태가 된다.
기록동작이 종료하면, 상기의 도 23과 같이 프리챠지동작이 행하여진다. 본 방식에서는, 판독, 세트 기록 동작에서는, 1개의 메모리셀 트랜지스터를 이용하는 것으로써 전류구동력을 제한하고, 판독시의 파괴, 및 세트시의 이상과열에 의한 재리셋화를 방지하는 동시에, 리셋 기록에 있어서, 메모리 셀 트랜지스터를 2개 이용함으로써 전류구동력을 확보해서 안정한 리셋 동작을 실현할 수 있는 이점이 있다.
도 27은, 도 16의 상(相)변화 메모리에 있어서, 메모리 어레이의 판독 및 기록동작의 또 다른 1예를 나타내는 파형도이다. 도 27에 나타내는 동작은, 도 26과 같이, 판독 및 세트 시에는, 메모리 셀(MC)내의 1개의 메모리 셀 트랜지스터만을 이용하고, 리셋 시에는, 메모리 셀내의 2개의 트랜지스터를 이용해서 기록한다.
단, 도 26에서는, 판독과 세트시에 같은 워드선을 활성화해서 같은 메모리 셀 트랜지스터를 이용하고 있었던 것에 대해서, 본 동작에서는, 판독동작용의 메모리 셀 트랜지스터와 세트용의 메모리 셀 트랜지스터를 별도로 하고 있는 것이 특징이다. 또한, 도 26과 같이, 감지 증폭기 블록(SAB)에 있어서의 라이트 드라이버(WD)의 회로구성으로서는, 도 21(c), (d)이 바람직하다.
도 27에 있어서, 커맨드 입력으로부터 1개의 워드선을 활성화하고, 감지 증폭기(SA)에서 데이터를 유지할 때까지는, 상기의 도 26과 같다. 여기에서, 판독동작으로서, 도 23등에 나타낸 바와 같이, 칼럼 선택 신호(YS)를 이용해서 외부로 데이터를 출력할 수도 있다. 이하에서, 기록동작에 대해서 설명한다.
기록동작의 경우에는, 외부로부터 입출력선(IO0t/b, IO1t/b)을 통해서 보내져 온 데이터가, 칼럼 선택 신호(YS)를 활성화하는 것으로써 기록선택된 감지 증폭기(SA)의 크로스커플형 앰프(CC)에 기록된다. 이것과 거의 동시에, 활성화되어 있는 워드선(WL3)과 쌍을 이루는 워드선(WL4)이 활성화된다. 이것 이후의 동작은 도 24에 있어서의 기록동작과 같다.
본 방식에서는, 상기의 도 26의 이점에 더하여, 판독과 세트 동작에서, 이용하는 메모리 셀 트랜지스터를 바꾸는 것으로써 각각의 동작에 알맞은 메모리 셀 트랜지스터를 이용하는 것이 가능해지고, 판독동작의 안정화와 안정한 기록동작을 실현할 수 있는 이점이 있다.
이상으로, 본 발명자에 의해 이루어진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것은 말할 필요도 없다.
예컨대, 본 발명은, 상(相)변화 소자의 재기록 전류를 저감할 수 있는 130nm 이하의 가공 기술을 이용한 반도체장치에 적용하는 것이 바람직하다. 또한, 보다 큰 프로세스 세대에 있어서도, 상(相)변화 소자에의 콘택트 면적을 저감하는 것으로써 같은 효과를 얻을 수 있다. 또한, 보다 미세화가 진행한 세대에 적용할 수 있는 것은 말할 필요도 없다. 더욱이, 본 발명은, 단품의 메모리 칩에 적용해도 좋고, 또한, 논리혼재(論理混載) 메모리에 적용해도 좋다.
또한, 본 발명에서는 결정상태의 저저항치를 '0'상태로 하고,또 비정질상태의 고저항치를 '1'상태로 했지만, 비정질상태의 고저항치를 '0'상태로 하여 결정상태의 저저항치를 '1'상태로 해도 좋다.
이상과 같이 , 본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
2개의 메모리 셀 트랜지스터의 각각의 일단과 1개의 메모리 소자의 일단이 공통으로 접속된 메모리 셀을 이용하는 것에 따라, 1개의 메모리 소자에 대한 메모리 셀 트랜지스터의 구동 능력을 크게 할 수 있게 된다.
또한, 2개의 메모리 셀 트랜지스터의 각각의 타단을 인접하는 메모리 셀과 공유함으로써, 메모리 셀 트랜지스터의 구동 능력의 향상에 가하여, 소면적을 실현할 수 있게 된다.
또한, 메모리 소자에 대하여 판독동작 및 기록동작을 행할 때에, 그 동작 내용에 따라 2개의 메모리 셀 트랜지스터 또는 어느 1개의 메모리 셀 트랜지스터를 구동시키는 것으로써 안정한 판독동작 및 기록동작이 가능해진다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면, 반도체장치의 고속동작 또는 고집적화가 실현된다. 또한,
본 발명의 반도체장치는, 특히 상(相)변화 재료를 이용한 예컨대, 고밀도집적 메모리 회로,및 메모리 회로와 논리회로가 동일 반도체기판에 설치된 로직 혼재형 메모리,및 아날로그 회로를 갖는 반도체장치에 적용할 때 유익한 기술이다.

Claims (21)

  1. 비트선과,
    상기 비트선이 연신하는 방향으로 배치되는 제1의 트랜지스터 및 제2의 트랜지스터와,
    전기저항에 의해 정보를 유지하는 메모리 소자를 갖는 반도체장치이며,
    상기 제1의 트랜지스터의 제1노드와 상기 제2의 트랜지스터의 제1노드와 상기 메모리 소자의 일단이 공통으로 접속되며,
    상기 제1의 트랜지스터의 제2노드와 상기 제2의 트랜지스터의 제2노드가 각각 독립으로 상기 비트선에 접속되는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1의 트랜지스터의 게이트에 접속되는 제1의 워드선과,
    상기 제1의 워드선과 평행하게 배치되며, 상기 제2의 트랜지스터의 게이트에 접속되는 제2의 워드선을 갖는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 메모리 소자에 대하여 상기 정보의 기록 및 판독을 행할 때에, 상기 제1의 트랜지스터와 상기 제2의 트랜지스터가 도통함을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 메모리 소자의 상기 정보를 판독할 때에, 상기 제1의 트랜지스터 또는 상기 제2의 트랜지스터가 도통함을 특징으로 하는 반도체장치.
  5. 제 1항 또는 제 4항에 있어서,
    상기 메모리 소자에는, 제1정보 또는 제2정보가 유지되고 있으며,
    상기 제1정보를 상기 메모리 소자에 기록할 때에는, 상기 제1의 트랜지스터와 상기 제2의 트랜지스터가 도통하고,
    상기 제2정보를 상기 메모리 소자에 기록할 때에는, 상기 제1의 트랜지스터 또는 상기 제2의 트랜지스터가 도통함을 특징으로 하는 반도체장치.
  6. 비트선과,
    저항치에 의해 정보를 유지하는 복수의 메모리 소자와,
    상기 비트선과 평행하는 방향으로 배치되어, 각각, 제1확산층과 제2확산층을 구비한 복수의 트랜지스터와,
    상기 제1확산층과 상기 복수의 메모리 소자의 각각을 접속하는 제1콘택트와, 상기 제2확산층과 상기 비트선을 접속하는 제2콘택트와,
    상기 복수의 트랜지스터의 각각의 게이트에 접속되는 복수의 워드선과,
    상기 비트선과 상기 복수의 워드선과의 소정의 교점에 배치되는 복수의 메모리 셀을 갖는 반도체장치이며,
    상기 제1콘택트와 상기 제2콘택트는, 상기 비트선과 평행하는 방향에 교대로 배치되며,
    상기 복수의 메모리 셀의 각각은, 상기 복수의 메모리 소자 중의 1개와, 상기 복수의 트랜지스터 중의 2개를 갖는 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 복수의 메모리 소자는, 상기 비트선보다 상층으로 배치되는 것을 특징으로 하는 반도체장치.
  8. 제 6항에 있어서,
    상기 복수의 메모리 소자는, 상기 비트선보다 하층에 배치되는 것을 특징으로 하는 반도체장치.
  9. 제 6항에 있어서,
    상기 제1콘택트는,
    상기 제1확산층에 접촉하는 제3콘택트와,
    상기 제3콘택트에 접속되며, 상기 메모리 소자에 접촉하는 제4콘택트를 구비하고,
    상기 제4콘택트와 상기 메모리 소자의 접촉 면적은, 상기 제3콘택트와 상기 제1확산층의 접촉 면적에 비교해서 작은 것을 특징으로 하는 반도체장치.
  10. 소스 전극과,
    비트선과,
    상기 비트선과 평행하는 방향으로 교대로 복수배치된 제1확산층 및 제2확산층과,
    상기 교대로 복수배치된 제1확산층 및 제2확산층의 각각의 사이에 배선되는 복수의 워드선과,
    상기 비트선에 접속되는 복수의 메모리 소자와,
    상기 복수의 메모리 소자와 상기 복수배치된 제2확산층을 각각 접속하는 복수의 제2콘택트와,
    상기 소스 전극과 상기 복수배치된 제1확산층을 각각 접속하는 복수의 제1콘택트를 갖는 것을 특징으로 하는 반도체장치.
  11. 제 10항에 있어서,
    상기 복수의 제2콘택트는,
    상기 복수배치된 제2확산층에 접촉하는 복수의 제3콘택트와,
    상기 복수의 제3콘택트에 접속되며, 상기 복수의 메모리 소자에 접촉하는 복수의 제4콘택트를 구비하고,
    상기 복수의 제4콘택트와 상기 복수의 메모리 소자의 접촉 면적은, 상기 복수의 제3콘택트와 상기 복수배치된 제2확산층의 접촉 면적과 비교해서 작은 것을 특징으로 하는 반도체장치.
  12. 서로 평행하면서 , 교대로 복수배치된 제 1 및 제 2 워드선과, 상기 복수배치된 제 1 및 제 2 워드선과 교차하는 방향으로 배치된 복수의 비트선과,
    상기 복수배치된 제 1 및 제 2워드선과 상기 복수의 비트선의 소정의 교점에 배치된 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 각각 배치되어, 저항치의 차이에 의해 정보를 기억하는 메모리 소자와,
    상기 복수의 메모리 셀의 각각 배치되는 비트선 콘택트와,
    상기 복수의 메모리 셀의 각각에 배치되는 메모리 셀 콘택트를 갖는 반도체장치이며,
    상기 복수배치된 제1워드선의 각각의 제1측에는, 복수의 상기 비트선 콘택트로 이루어지고, 상기 복수배치된 제1 및 제2워드선이 연신하는 방향으로 나란히 배열된 비트선 콘택트 열(列)이 배치되고,
    상기 복수배치된 제1워드선의 각각의 제2측에는, 상기 비트선 콘택트 열의 콘택트수와 동수의 상기 메모리 셀 콘택트로 이루어지고, 상기 복수배치된 제1 및 제2워드선이 연신하는 방향으로 나란히 배열된 메모리 셀 콘택트 열이 배치되고, 상기 복수 배치된 제2워드선의 각각의 제2측에는, 상기 비트선 콘택트 열이 배치되며,
    상기 복수배치된 제2워드선의 각각의 제1측에는, 상기 메모리 셀 콘택트 열 이 배치되는 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    상기 복수배치된 제1 및 제2워드선과, 상기 복수의 비트선과, 복수의 상기 메모리 소자를 포함하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 제1의 변(邊)에 인접해서 배치되며, 상기 복수배치된 제1워드선이 접속되는 제1워드드라이버 블록과,
    상기 메모리 셀 어레이의 제1의 변과 평행하는 상기 메모리 셀 어레이의 제2의 변에 인접해서 배치되고,
    상기 복수배치된 제2워드선이 접속되는 제2워드드라이버 블록을 갖는 것을 특징으로 하는 반도체장치.
  14. 제 12항에 있어서,
    상기 복수의 비트선은,
    복수의 제1의 비트선과,
    상기 복수의 제1의 비트선과 거의 동수인 복수의 제2의 비트선으로 이루어지고,
    상기 반도체장치는,
    상기 복수배치된 제1 및 제2워드선과, 상기 복수의 제1의 비트선 및 상기 복수의 제2의 비트선과, 복수의 상기 메모리 소자를 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 제3의 변(邊)에 인접해서 배치되어, 상기 복수의 제1의 비트선이 접속되는 제1감지 증폭기 블록과,
    상기 메모리 셀 어레이의 제3의 변과 평행하는 상기 메모리 셀 어레이의 제4변에 인접해서 배치되며, 상기 복수의 제2의 비트선이 접속되는 제2감지 증폭기 블록을 갖는 것을 특징으로 하는 반도체장치.
  15. 복수의 워드선과,
    복수의 비트선과,
    상기 복수의 워드선과 상기 복수의 비트선과의 소정의 교점에 배치된 복수의 메모리 셀과,
    상기 복수의 메모리 셀의 각각에 설치되어, 저항치의 차이에 의해 정보를 기억하는 메모리 소자와,
    상기 복수의 메모리 셀의 각각에 설치된 메모리 셀 콘택트와,
    상기 복수의 메모리 셀의 각각 설치된 비트선 콘택트를 갖는 반도체장치이며, 상기 복수의 워드선의 각각의 제1측에는, 상기 복수의 워드선이 연신하는 방향으로, 각각 다른 상기 복수의 메모리 셀내에 설치된 상기 메모리 셀 콘택트와 상기 비트선 콘택트가, 교대로 복수배치되며,
    상기 복수의 워드선의 각각의 제2측에는, 상기 복수의 워드선이 연신하는 방향으로, 각각 다른 상기 복수의 메모리 셀에 설치된 상기 비트선 콘택트와 상기 메모리 셀 콘택트가, 교대로 복수배치되는 것을 특징으로 하는 반도체장치.
  16. 제1비트선을 포함하는 제1메모리 셀 어레이와,
    제2비트선과 제3비트선을 포함하는 제2메모리 셀 어레이와,
    상기 제1메모리 셀 어레이와 상기 제2메모리 셀 어레이의 사이에 배치되는 감지 증폭기 블록과,
    상기 감지 증폭기 블록에 포함되는 판독비트선 및 참조 비트선을 갖는 반도체장치이며,
    판독동작시에, 상기 제1비트선과 상기 판독비트선이 접속되며, 상기 제2비트선과 상기 제3비트선이 공통으로 상기 참조 비트선에 접속되는 것을 특징으로 하는 반도체장치.
  17. 제 16항에 있어서,
    상기 제1비트선과 상기 제2비트선과 상기 제3비트선에는, 저항치에 따라서 정보를 기억하는 메모리 소자를 포함하는 복수의 메모리 셀이 접속되며,
    상기 감지 증폭기 블록은,
    상기 메모리 셀에 제1정보를 기록하기 위한 제1라이트 드라이버와,
    상기 메모리 셀에 제2정보를 기록하기 위한 제2라이트 드라이버와,
    상기 제1라이트 드라이버와 상기 제2라이트 드라이버가 접속되는 제4비트선과, 상기 제4비트선과 상기 제1비트선을 접속하기 위한 제1스위치와를 갖는 것을 특징으로 하는 반도체장치.
  18. 제 17항에 있어서,
    상기 제1라이트 드라이버와 상기 제2라이트 드라이버는, 기록시의 구동 전류를 설정하는 커런트 미러 회로를 포함하는 것을 특징으로 하는 반도체장치.
  19. 제 17항에 있어서,
    상기 제1라이트 드라이버는, 상기 판독비트선의 전위 에 따라 활성화되고,
    상기 제2라이트 드라이버는, 상기 참조 비트선의 전위 에 따라 활성화되며,
    상기 제1라이트 드라이버의 구동 전류는, 상기 제2라이트 드라이버의 구동 전류와 비교해서 작은 것을 특징으로 하는 반도체장치.
  20. 제 17항에 있어서,
    상기 감지 증폭기 블록은, 상기 제1메모리 셀 어레이와 상기 제2메모리 셀 어레이에서 공유되는 것을 특징으로 하는 반도체장치.
  21. 비트선과,
    상기 비트선이 연신하는 방향으로 배치되는 제1의 트랜지스터 및 제2의 트랜지스터와,
    전기저항에 의해 정보를 유지하는 메모리 소자와,
    소스 전극을 갖는 반도체장치이며,
    상기 제1의 트랜지스터의 제2노드와 상기 제2의 트랜지스터의 제2노드와 상기 메모리 소자의 일단이 공통으로 접속되며,
    상기 메모리 소자의 타단은, 상기 비트선에 접속되고,
    상기 제1의 트랜지스터의 제1노드와 상기 제2의 트랜지스터의 제1노드는, 각각 독립으로 상기 소스 전극에 접속되는 것을 특징으로 하는 반도체장치.
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