CN105097020A - 电阻式存储器及其操作方法 - Google Patents

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CN105097020A CN201410211489.7A CN201410211489A CN105097020A CN 105097020 A CN105097020 A CN 105097020A CN 201410211489 A CN201410211489 A CN 201410211489A CN 105097020 A CN105097020 A CN 105097020A
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李明修
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Macronix International Co Ltd
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Abstract

本发明公开了一种电阻式存储器及其操作方法。电阻式存储器包括电阻存储单元、主晶体管及辅助晶体管。主晶体管及辅助晶体管的漏极耦接电阻存储单元的一端。当编程电阻存储单元时，主晶体管导通，且辅助晶体管截止。当擦除电阻存储单元时，主晶体管及辅助晶体管导通。

Description

电阻式存储器及其操作方法
技术领域
本发明是有关于一种存储器，且特别是有关于一种电阻式存储器及其操作方法。
背景技术
请参照图14及图15，图14绘示为编程传统电阻式存储器的示意图，图15绘示为擦除传统电阻式存储器的示意图。传统电阻式存储器3的基本结构是以一个晶体管T及一个电阻存储单元Rcell所组成。电阻式存储器3本身结构为金属/绝缘层/金属(MIM)结构。电阻式存储器3通过外加偏压來改变电阻存储单元Rcell的电阻值，以执行编程与擦除的动作。
如图14所示，当编程电阻存储单元Rcell时，晶体管T的栅极及电阻存储单元Rceu被施加偏压+V，且晶体管T的源极被接地(即0V)，使得晶体管T导通。编程电流Ip由电阻存储单元Rcell流向晶体管T。亦即，编程电流Ip由晶体管T的漏极流向晶体管T的源极。
如图15绘示，当擦除电阻存储单元Rcell时，晶体管T的栅极及晶体管T的源极被施加偏压+V，且电阻存储单元Rcell被接地(即0V)，使得晶体管T导通。擦除电流Ir由晶体管T流向电阻存储单元Rcell。亦即，擦除电流Ir由晶体管T的源极流向晶体管T的漏极。然而，传统电阻式存储器被擦除时，晶体管的本体效应(BodyEffect)将导致擦除电流Ir下降，进而影响传统电阻式存储器的操作效率，并容易造成擦除失败的事故发生。
发明内容
本发明是有关于一种电阻式存储器及其操作方法。
根据本发明，提出一种电阻式存储器。电阻式存储器包括电阻存储单元、主晶体管及辅助晶体管。主晶体管及辅助晶体管的漏极耦接电阻存储单元的一端。当编程电阻存储单元时，主晶体管导通，且辅助晶体管截止。当擦除电阻存储单元时，主晶体管及辅助晶体管导通。
根据本发明，提出一种电阻式存储器的操作方法。电阻式存储器包括电阻存储单元、主晶体管及辅助晶体管。操作方法包括：当编程电阻存储单元时，控制与电阻存储单元耦接的主晶体管导通，且控制与电阻存储单元及主晶体管耦接的辅助晶体管截止；以及当擦除电阻存储单元时，控制主晶体管及辅助晶体管导通。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示为依照第一实施例的电阻式存储器的存储单元的示意图。
图2绘示为编程电阻存储单元的示意图。
图3绘示为擦除电阻存储单元的示意图。
图4绘示为依照第一实施例的电阻式存储器的电路图。
图5绘示为依照第一实施例的电阻式存储器的电路布局图。
图6绘示为对依照第一实施例的电阻式存储器进行编程的示意图。
图7绘示为对依照第一实施例的电阻式存储器进行擦除的示意图。
图8绘示为对依照第一实施例的电阻式存储器进行读取的示意图。
图9绘示为依照第二实施例的电阻式存储器的电路图。
图10绘示为依照第二实施例的电阻式存储器的电路布局图。
图11绘示为对依照第二实施例的电阻式存储器进行编程的示意图。
图12绘示为对依照第二实施例的电阻式存储器进行擦除的示意图。
图13绘示为对依照第二实施例的电阻式存储器进行读取的示意图。
图14绘示为编程传统电阻式存储器的示意图。
图15绘示为擦除传统电阻式存储器的示意图。
【符号说明】
1、2：电阻式存储器
11：存储单元
Rcell：电阻存储单元
TM：主晶体管
TA：辅助晶体管
Ip：编程电流
Irm、Ira：擦除电流
DL1～DL3：漏极线
SL1～SL4：源极线
GL1～GL3：主栅极线
GL1A～GL3A：辅助栅极线
+Vp_DL、+Vr_DL：漏极偏压
+Vp_GL、+Ve_GL、+Vr_GL：栅极偏压
+Ve_SL：源极偏压
+V：偏压
具体实施方式
第一实施例
请同时参照图1、图2及图3，图1绘示为依照第一实施例的电阻式存储器的存储单元的示意图，图2绘示为编程电阻存储单元的示意图，图3绘示为擦除电阻存储单元的示意图。存储单元11包括电阻存储单元Rcell、主晶体管TM及辅助晶体管TA。主晶体管TM及辅助晶体管TA的漏极耦接至电阻存储单元Rcell的一端。电阻存储单元Rcell的另一端耦接至对应的漏极线。主晶体管TM的栅极耦接至对应的主栅极线，且辅助晶体管TA的栅极耦接至对应的辅助栅极线。施加于主栅极线的栅极电压可随主栅极线所在位置而调整。相似地，施加于辅助栅极线的栅极电压可随辅助栅极线所在位置而调整。主晶体管TM的源极耦接至对应的源极线，且辅助晶体管TA的源极耦接至对应的源极线。
如图2绘示，当编程电阻存储单元Rcell时，主晶体管TM导通且辅助晶体管TA截止。编程电流Ip由电阻存储单元Rcell流向主晶体管TM。如图3绘示，当擦除电阻存储单元Rcell时，主晶体管TA及辅助晶体管TA导通。擦除电流Irm由主晶体管TM流向电阻存储单元Rcell，且擦除电流Ira由辅助晶体管TA流向电阻存储单元Rcell。如此一来，能提高流经电阻存储单元Rcell上的擦除电流总和，进而补偿晶体管的本体效应(BodyEffect)。除此之外，当读取电阻存储单元Rcell时，主晶体管TM导通且辅助晶体管TA截止。或者，当读取电阻存储单元Rcell时，主晶体管TA及辅助晶体管TA导通。
请同时参照图4及图5，图4绘示为依照第一实施例的电阻式存储器的电路图，图5绘示为依照第一实施例的电阻式存储器的电路布局图。前述漏极线于图4是以漏极线DL1～DL3为例说明，且前述源极线于图4是以源极线SL1～SL3为例说明。前述主栅极线于图4是以主栅极线GL1～GL3为例说明，且前述辅助栅极线于图4是以辅助栅极线GL1A～GL3A为例说明。电阻式存储器1包括存储单元11、漏极线DL1～DL3、主栅极线GL1～GL3、辅助栅极线GL1A～GL3A及源极线SL1～SL3。漏极线DL1～DL3、主栅极线GL1～GL3、辅助栅极线GL1A～GL3A及源极线SL1～SL3耦接至对应的存储单元11。漏极线DL1～DL3平行于源极线SL1～SL3，且垂直于主栅极线GL1～GL3及辅助栅极线GL1A～GL3A。
请同时参照图6及表1，图6绘示为对依照第一实施例的电阻式存储器进行编程的示意图，表1为编程、擦除及读取电阻式存储器时，漏极线、源极线、主栅极线及辅助栅极线所对应的电压电平。
编程 擦除 读取
被选择的漏极线 +Vp_DL 0 +Vr_DL
被选择的源极线 0 +Ve_SL 0
被选择的主栅极线 +Vp_GL +Ve_GL +Vr_GL
被选择的辅助栅极线 0 +Ve_GL 0或+Vr_GL
未被选择的漏极线 0 0 0
未被选择的源极线 0 0 0
未被选择的主栅极线 0 0 0
未被选择的辅助栅极线 0 0 0
晶体管本体(Well) 0 0 0
表1
当选择与漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线GL2A耦接的存储单元11，并编程其电阻存储单元Rcell时，漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线GL2A如表1所示。其中，漏极线DL2被施加漏极偏压+Vp_DL，主栅极线GL2被施加栅极偏压+Vp_GL，源极线SL2及辅助栅极线GL2A被接地(即0V)。栅极偏压+Vp_GL可随主栅极线GL2所在位置而调整。未被选择的漏极线(如漏极线DL1及DL3)、未被选择的源极线(如源极线SL1及SL3)、未被选择的主栅极线(如主栅极线GL1及GL3)、未被选择的辅助栅极线(如辅助栅极线GL1A及GL3A)及晶体管本体(或称为阱区)被接地。
请同时参照图7及表1，图7绘示为对依照第一实施例的电阻式存储器进行擦除的示意图。当选择与漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线GL2A耦接的存储单元11，并擦除其电阻存储单元Rcell时，漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线GL2A如表1所示。其中，漏极线DL2被接地，源极线SL2被施加源极偏压+Ve_SL，主栅极线GL2及辅助栅极线GL2A被施加栅极偏压+Ve_GL。栅极偏压+VeGL可随主栅极线GL2及辅助栅极线GL2A所在位置而调整。未被选择的漏极线(如漏极线DL1及DL3)、未被选择的源极线(如源极线SL1及SL3)、未被选择的主栅极线(如主栅极线GLI及GL3)、未被选择的辅助栅极线(如辅助栅极线GL1A及GL3A)及晶体管本体被接地。
请同时参照图8及表1，图8绘示为对依照第一实施例的电阻式存储器进行读取的示意图。当选择与漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线GL2A耦接的存储单元11，并读取其电阻存储单元Rcell时，漏极线DL2、源极线SL2、主栅极线GL2及辅助栅极线GL2A如表1所示。其中，漏极线DL2被施加漏极电压+Vr_DL，源极线SL2被接地，主栅极线GL2被施加栅极偏压+Vr_GL，辅助栅极线GL2A被接地或被施加栅极偏压+Vr_GL。栅极偏压+Vr_GL可随主栅极线GL2所在位置而调整。未被选择的漏极线(如漏极线DL1及DL3)、未被选择的源极线(如源极线SL1及SL3)、未被选择的主栅极线(如主栅极线GL1及GL3)、未被选择的辅助栅极线(如辅助栅极线GL1A及GL3A)及晶体管本体被接地。
第二实施例
请同时参照图9及图10，图9绘示为依照第二实施例的电阻式存储器的电路图，图10绘示为依照第二实施例的电阻式存储器的电路布局图。前述漏极线于图9是以漏极线DL1～DL3为例说明，且前述源极线于图9是以源极线SL1～SL4为例说明。前述主栅极线于图9是以主栅极线GL1～GL3为例说明，且前述辅助栅极线于图9是以辅助栅极线GL1A～GL3A为例说明。电阻式存储器2包括存储单元11、漏极线DL1～DL3、主栅极线GL1～GL3、辅助栅极线GL1A～GL3A及源极线SL1～SL4。漏极线DL1～DL3、主栅极线GL1～GL3、辅助栅极线GL1A～GL3A及源极线SL1～SL4耦接至对应的存储单元11。漏极线DL1～DL3垂直于源极线SL1～SL4、栅极线GL1～GL3及辅助栅极线GL1A～GL3A。
请同时参照图11及表2，图11绘示为对依照第二实施例的电阻式存储器进行编程的示意图。表2为编程、擦除及读取电阻式存储器时，漏极线、源极线、主栅极线及辅助栅极线所对应的电压电平。
编程 擦除 读取
被选择的漏极线 +Vp_DL 0 +Vr_DL
被选择的第N条源极线 0 +Ve_SL 0
被选择的第N+1条源极线 0 +Ve_SL 0
被选择的主栅极线 +Vp_GL +Ve_GL +Vr_GL
被选择的辅助栅极线 0 +Ve_GL 0或+Vr_GL
未被选择的漏极线 0 +Ve_SL 0
未被选择的源极线 0 0 0
未被选择的主栅极线 0 0 0
未被选择的辅助栅极线 0 0 0
晶体管本体(Well) 0 0 0
表2
当选择与漏极线DL2、源极线SL2、源极线SL3、主栅极线GL2及辅助栅极线GL2A耦接的存储单元11，并编程其电阻存储单元Rcell时，漏极线DL2、源极线SL2、源极线SL3、主栅极线GL2及辅助栅极线GL2A如表2所示。其中，漏极线DL2被施加漏极偏压+Vp_DL，主栅极线GL2被施加栅极偏压+Vp_GL，源极线SL2、源极线SL3及辅助栅极线GL2A被接地(即0V)。栅极偏压+Vp_GL可随主栅极线GL2所在位置而调整。未被选择的漏极线(如漏极线DL1及DL3)、未被选择的源极线(如源极线SL1及SL4)、未被选择的主栅极线(如主栅极线GL1及GL3)、未被选择的辅助栅极线(如辅助栅极线GL1A及GL3A)及晶体管本体被接地。
请同时参照图12及表2，图12绘示为对依照第二实施例的电阻式存储器进行擦除的示意图。当选择与漏极线DL2、源极线SL2、源极线SL3、主栅极线GL2及辅助栅极线GL2A耦接的存储单元11，并擦除其电阻存储单元Rcell时，漏极线DL2、源极线SL2、源极线SL3、主栅极线GL2及辅助栅极线GL2A如表2所示。其中，漏极线DL2被接地，源极线SL2及源极线SL3被施加源极偏压+Ve_SL，主栅极线GL2及辅助栅极线GL2A被施加栅极偏压+Ve_GL。栅极偏压+Ve_GL可随主栅极线GL2及辅助栅极线GL2A所在位置而调整。未被选择的漏极线(如漏极线DL1及DL3)被施加源极偏压+Ve_SL。未被选择的源极线(如源极线SL1及SL4)、未被选择的主栅极线(如主栅极线GL1及GL3)、未被选择的辅助栅极线(如辅助栅极线GL1A及GL3A)及晶体管本体被接地。
请同时参照图13及表2，图13绘示为对依照第二实施例的电阻式存储器进行读取的示意图。当选择与漏极线DL2、源极线SL2、源极线SL3、主栅极线GL2及辅助栅极线GL2A耦接的存储单元11，并读取其电阻存储单元Rcell时，漏极线DL2、源极线SL2、源极线SL3、主栅极线GL2及辅助栅极线GL2A如表2所示。其中，漏极线DL2被施加漏极电压+Vr_DL，源极线SL2及源极线SL3被接地，主栅极线GL2被施加栅极偏压+Vr_GL，辅助栅极线GL2A被接地或被施加栅极偏压+Vr_GL。栅极偏压+Vr_GL可随主栅极线GL2所在位置而调整。未被选择的漏极线(如漏极线DL1及DL3)、未被选择的源极线(如源极线SL1及SL4)、未被选择的主栅极线(如主栅极线GL1及GL3)、未被选择的辅助栅极线(如辅助栅极线GL1A及GL3A)及晶体管本体被接地。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种电阻式存储器，包括：
一电阻存储单元；
一主晶体管；
一辅助晶体管，该主晶体管及该辅助晶体管的漏极耦接该电阻存储单元的一端，当编程该电阻存储单元时，该主晶体管导通，且该辅助晶体管截止，当擦除该电阻存储单元时，该主晶体管及该辅助晶体管导通。
2.根据权利要求1所述的电阻式存储器，更包括：
一漏极线，耦接至该电阻存储单元的另一端；
一主栅极线，耦接于该主晶体管的栅极；以及
一辅助栅极线，耦接于该辅助晶体管的栅极。
3.根据权利要求2所述的电阻式存储器，其中该主栅极线被施压一栅极电压时，该栅极电压是随该主栅极线所在位置而调整。
4.根据权利要求2所述的电阻式存储器，更包括：
一源极线，耦接于该主晶体管及该辅助晶体管的源极。
5.根据权利要求4所述的电阻式存储器，其中该漏极线平行于该源极线，且垂直于该主栅极线及该辅助栅极线。
6.根据权利要求5所述的电阻式存储器，更包括：
一第一源极线，耦接于该主晶体管的源极；以及
一第二源极线，耦接于该辅助晶体管的源极。
7.根据权利要求6所述的电阻式存储器，其中该漏极线垂直于该第一源极线、该第二源极线、该主栅极线及该辅助栅极线。
8.一种电阻式存储器的操作方法，该电阻式存储器包括该电阻存储单元、一主晶体管及一辅助晶体管，该操作方法包括：
当编程该电阻存储单元时，控制与该电阻存储单元耦接的该主晶体管导通，且控制与该电阻存储单元及该主晶体管耦接的该辅助晶体管截止；以及
当擦除该电阻存储单元时，控制该主晶体管及该辅助晶体管导通。
9.根据权利要求8所述的操作方法，其中当读取该电阻存储单元时，该主晶体管导通，且该辅助晶体管截止。
10.根据权利要求8所述的操作方法，其中当读取该电阻存储单元时，该主晶体管及该辅助晶体管导通。
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