CN104978988A - 记忆体装置及其驱动方法 - Google Patents

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Abstract

一种记忆体装置及其驱动方法。记忆体装置包含记忆体阵列、字符线驱动器及n个源极驱动器。记忆体阵列包含配置于多列与至少一行的多个记忆单元，配置于同一行的记忆单元电性耦接至相应的位线，配置于同一列的记忆单元电性耦接至相应的字符线，配置于所述列的记忆单元分为n个群组，n大于等于2。字符线驱动器用以选择性地致能字符线。n个源极驱动器分别耦接n个群组的记忆单元，用以输出n个源极控制信号。当n个群组中的第一群组的任一字符线被致能时，相应于第一群组以及其读写次序相邻的第二群组的源极控制信号被相应的源极驱动器控制于选择准位。透过将记忆单元分组，可节省源极驱动器的数量，并透过控制源极控制信号抑制位线上的漏电流。

Description

记忆体装置及其驱动方法
技术领域
本发明是关于一种记忆体装置。特别是关于一种抑制位线漏电流的记忆体装置。
背景技术
近来，随着现有的记忆体技术面临到尺度上的物理极限，发展新的记忆体技术成为目前相关领域重要的研发课题。
然而，随着记忆体阵列的结构随着尺寸增加，记忆体在阵列结构中，会受到寄生漏电流干扰，不仅提高功耗，严重时更会导致记忆体装置在透过位线进行数据读取时发生误判。因此，如何在节省记忆体装置面积的条件下抑制现有记忆体装置中位线的漏电流，以节省功耗并避免数据读取错误，为当前相关领域极需改进的目标。
发明内容
为了解决上述的问题，本发明的一方面为一种记忆体装置。记忆体装置包含记忆体阵列、字符线驱动器，以及n个源极驱动器。记忆体阵列包含配置于多列与至少一行的多个记忆单元，配置于同一行的记忆单元电性耦接至相应的位线，配置于同一列的记忆单元电性耦接至相应的字符线，配置于所述列的记忆单元分为n个群组，其中n大于等于2。字符线驱动器用以选择性地致能字符线。n个源极驱动器分别耦接n个群组的记忆单元，用以输出n个源极控制信号。当n个群组中的第一群组的任一字符线被致能时，相应于第一群组以及其读写次序相邻的第二群组的源极控制信号被相应的源极驱动器控制于选择准位。
在一实施例中，相应于第一群组以及第二群组以外的群组的源极控制信号被源极驱动器控制于偏压准位。
在一实施例中，偏压准位与选择准位相异，选择准位是使记忆单元进行读写操作，偏压准位抑制未处于工作状态下的记忆单元的漏电流。
在一实施例中，记忆单元中每一者各自包含控制端、位端及偏压端。其中配置于同一列记忆单元的控制端共同电性耦接至相应的字符线。配置于同一行记忆单元的位端共同电性耦接至相应的位线。同一群组的记忆单元的偏压端共同接收各群组相应的源极控制信号。
在一实施例中，源极驱动器各自包含逻辑电路与输出电路。逻辑电路控制输出电路以选择性输出具偏压准位或选择准位的源极控制信号。
在一实施例中，输出电路包含一反相器或一运算放大器。
在一实施例中，记忆体装置还包含群组控制电路，用以控制源极驱动器的逻辑电路，使第一群组及第二群组中记忆单元的偏压端被输出电路控制在选择准位，第一群组及第二群组以外群组的记忆单元的偏压端被输出电路控制在偏压准位。
在一实施例中，记忆单元中每一者还包含晶体管以及记忆元件。晶体管的栅极端电性耦接于记忆单元的控制端，晶体管的源极端电性耦接至记忆单元的偏压端。记忆元件的第一端电性耦接于记忆单元的位端，记忆元件的第二端电性耦接于晶体管的漏极端。
在一实施例中，记忆单元中每一者还包含晶体管以及记忆元件。晶体管的栅极端电性耦接于记忆单元的控制端，晶体管的漏极端电性耦接于记忆单元的位端。记忆元件的第一端电性耦接于晶体管的源极端，记忆元件的第二端电性耦接于偏压端。
本发明的另一方面为一种记忆体装置的驱动方法。驱动方法包含驱动并致能字符线中的特定字符线；提供具有选择准位的源极控制信号至特定字符线所对应的记忆单元组；提供具有选择准位的源极控制信号至次一级的记忆单元组；以及提供具有偏压准位的源极控制信号至其余的记忆单元组。
综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，本发明透过将记忆单元分组，以同一条源极线输出同一个源极控制信号控制多条字符线上的记忆单元，以节省源极驱动器的数量，并透过控制源极控制信号抑制位线上的漏电流。
附图说明
图1为根据本发明一实施例所绘示的记忆体装置100的示意图；
图2A～图2D分别为根据本发明一实施例所绘示的记忆单元与源极驱动器的示意图；
图3为根据本发明一实施例所绘示的记忆体装置的操作示意图；
图4为根据本发明另一实施例所绘示的记忆体装置的示意图；以及
图5为根据本发明一实施例所绘示的记忆体驱动方法的流程图。
具体实施方式
下文是举实施例配合所附附图作详细说明，以更好地理解本案的态样，但所提供的实施例并非用以限制本揭露所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露的描述上额外的引导。
此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
为解决现有记忆体中，位线漏电流所导致数据读取错误的问题，本发明提出一种记忆体装置，可有效抑制记忆体位线上的漏电流。
图1为根据本发明一实施例所绘示的记忆体装置100的示意图。如图1所示，记忆体装置100包含多条字符线WL1～WLx、多条位线BL1～Bly、多条源极线SL1～SL3，以及多个记忆单元M(1,1)～M(x,y)所形成的记忆体阵列，其中每一个记忆单元M(1,1)～M(x,y)分别对应到耦接于相应的字符线WL1～WLx中的一者和位线BL1～Bly中的一者。具体来说，配置于同一行的记忆单元M(1,1)～M(x,y)电性耦接至相应的位线BL1～Bly，配置于同一列的记忆单元M(1,1)～M(x,y)电性耦接至相应的字符线WL1～WLx。
举例来说，如图1所示，记忆单元中每一者各自包含控制端、位端及偏压端。其中配置于同一列记忆单元的控制端共同电性耦接至相应的字符线WL1～WLx。配置于同一行记忆单元的位端共同电性耦接至相应的位线BL1～Bly。同一群组的记忆单元的偏压端共同接收各群组相应的源极控制信号SCS1～SCS3。
此外，记忆体装置100包含字符线驱动器120以及多级源极驱动器142、144以及146。字符线驱动器120用以选择性地致能字符线WL1～WLx。源极驱动器142、144以及146分别耦接于源极线SL1、SL2以及SL3并用以输出源极控制信号SCS1～SCS3。
在本例中，配置于所述列的记忆单元M(1,1)～M(x,y)分为n个群组，其中n大于等于2。举例来说，记忆单元M(1,1)～M(x,y)可分为多级的记忆单元组G1～G3。记忆单元组G1～G3依序串接于位线BL1～Bly，其中记忆单元组G1包含所有耦接于第1条至第m条的字符线(即：字符线WL1～WLm)中任一者的记忆单元M(1,1)～M(m,y)，其中m为大于1的正整数。相似地，记忆单元组G2包含所有耦接于第(m+1)条至第n条的字符线(即：字符线WL[m+1]～WLn)中任一者的记忆单元M(m+1,1)～M(n,y)，其中n为大于m的正整数。记忆单元组G3则包含所有耦接于第(n+1)条至第x条的字符线(即：字符线WL[n+1]～WLx)中任一者的记忆单元M(n+1,1)～M(x,y)。
值得注意的是，记忆单元组的数量以及各级记忆单元组所对应到的字符线数量、记忆单元数量皆可依实际需求进行调整，图1中所绘示的仅为示例，并非用以限制本案。
在本例中，记忆单元组G1中的记忆单元M(1,1)～M(m,y)的源极端彼此耦接，并耦接至相应的源极线SL1，用以根据相应的源极控制信号SCS1进行读写操作。相似地，记忆单元组G2、G3中的记忆单元的源极端亦分别耦接至相应的源极线SL2、SL3，并分别根据源极控制信号SCS2、SCS3进行读写操作。换言之，源极驱动器142、144以及146分别耦接n个群组(即：记忆单元组G1、G2、G3)的记忆单元，用以输出n个源极控制信号SCS1、SCS2、SCS3。
源极驱动器142～148可由各种电路实作。以下段落中将以源极驱动器142为例进行说明。图2A为根据本案一实施例所绘示的记忆单元M(1,1)与源极驱动器142的示意图。如图2A所示，记忆单元M(1,1)可包含晶体管T1以及记忆元件ME。晶体管T1的栅极端电性耦接于记忆单元的控制端，晶体管T1的源极端电性耦接至记忆单元的偏压端。记忆元件ME的第一端电性耦接于记忆单元的位端，记忆元件ME的第二端电性耦接于晶体管T1的漏极端。
在一例中，记忆单元M(1,1)可为忆阻性记忆单元，其记忆元件ME为忆阻性记忆元件。记忆元件ME的第一端耦接于位线BL1，电阻值可于高电阻值与低电阻值之间切换，以电阻值的变化储存信息。晶体管T1的第一端耦接于记忆元件ME的第二端，晶体管T1的第二端用以接收相应的源极控制信号SCS1，晶体管T1的控制端耦接于字符线WL1～WLx中相应的一者(如：字符线WL1)。
值得注意的是，本案的记忆单元M(1,1)可以各种磁性、电阻性、电容性等记忆单元实作，上述忆阻性记忆元件的实施例仅为示例，并非用以限制本案。
源极驱动器142可包含反相器I1。反相器I1的电源端用以接收参考电压Vref，输入端用以接收输入信号Vi，输出端透过源极线SL1耦接至记忆单元M(1,1)～M(m,y)的源极端。反相器I1用以根据输入信号Vi选择性地输出源极控制信号SCS1，使得源极控制信号SCS1具有偏压准位Vbias或选择准位Vselect。举例来说，在部份实施例中选择准位Vselect可大致为零准位。当输入信号Vi具有高准位时，反相器I1输出具有选择准位Vselect(即：低准位)的源极控制信号SCS1。相对地，当输入信号Vi具有低准位时，反相器I1输出具有偏压准位Vbias(即：高准位)的源极控制信号SCS1。
图2B为根据本案另一实施例所绘示的记忆单元M(1,1)与源极驱动器142的示意图。如图2B所示，源极驱动器142亦可由运算放大器电路实作。在本例中，源极驱动器142包含运算放大器OP1。运算放大器OP1本身以负回授方式连接，其第一输入端用以接收输入信号Vi，第二输入端耦接于输出端。如此运算放大器OP1成为电压随耦器(voltage follower)，使得其输出端所输出的源极控制信号SCS1与输入信号Vi具有相同的电压准位，以选择性地输出具有偏压准位Vbias或选择准位Vselect的源极控制信号SCS1。例如，当输入信号Vi具有低准位时，运算放大器OP1输出具有选择准位Vselect(即：低准位)的源极控制信号SCS1。相对地，当输入信号Vi具有高准位时，运算放大器OP1输出具有偏压准位Vbias(即：高准位)的源极控制信号SCS1。
此外，晶体管T1与记忆元件ME亦可下上罝换，请一并参考图2C、图2D。图2C、图2D为根据本案另一实施例所绘示的记忆单元M(1,1)与源极驱动器142的示意图。如图2C、图2D所示，在一实施例中，晶体管T1的漏极端电性耦接于记忆单元的位端。记忆元件ME的第一端电性耦接于晶体管T1的源极端，记忆元件ME的第二端电性耦接于偏压端。图2C、图2D的具体操作方式分别与图2A、图2B相似，于此不再赘述。
图3为根据本发明一实施例所绘示的记忆体装置100的操作示意图。如图3所示，当记忆单元组G1中任一记忆单元相应的字符线(如：字符线WL1)为致能时(如：字符线处于高准位VWL时)，记忆单元组G1相应的源极控制信号SCS1具有选择准位Vselect。其余相应字符线皆未被致能(如：字符线皆处于大致为零准位0V)的记忆单元组(如：记忆单元组G3)，其相应的源极控制信号SCS3具有偏压准位Vbias(如：高准位)。在一实施例中，偏压准位Vbias的高准位为记忆体单元的工作电压，或相当于位线BL1的电压，以使断开的晶体管T1无漏电流。
如此，被选取的记忆单元M(1,1)～M(1,y)的源极端的电压准位被拉低至选择准位Vselect(如：大致为零准位)，相应的晶体管T1便能导通以正常进行读写操作。当字符线驱动器120依序致能次一条字符线WL2以读写记忆单元M(2,1)～M(2,y)时，由于所有记忆单元组G1中的记忆单元的源极端的电压准位皆为选择准位Vselect，因此不须额外花费时间切换记忆单元M(2,1)～M(2,y)源极端的电压准位以导通相应的晶体管T1，节省了驱动时间。相对地，记忆单元组G2、G3中的记忆单元的晶体管T1的源极端的电压准位皆被控制在偏压准位Vbias(如：高准位)，因此降低了上述晶体管T1中在漏极和源极间产生的漏电流。
如此，记忆体装置100便能透过将记忆单元分组，以同一条源极线输出同一个源极控制信号控制多条字符线上的记忆单元，以节省源极驱动器的数量降低驱动电路的面积，并透过源极控制信号的控制抑制位线上的漏电流。
在部份实施例中，记忆体装置100可支援连续读取功能(continuous read)。图4为根据本案另一实施例所绘示的记忆体装置100的示意图。以图4所示实施例而言，记忆单元组G1中的记忆单元M1、记忆单元组G2中的记忆单元M2和记忆单元组G3中的记忆单元M3分别耦接至相应的字符线WL1～WLm、字符线WL[m+1]～WLn和字符线WL[n+1]～WLx，并分别根据源极控制信号SCS1、源极控制信号SCS2和源极控制信号SCS3进行读写操作。字符线驱动器120依序致能相应于记忆单元组G1的字符线WL1～WLm、相应于记忆单元组G2的字符线WL[m+1]～WLn，以及相应于记忆单元组G3的字符线WL[n+1]～WLx。
在本例中，当记忆单元组G1中任一记忆单元相应的字符线(如：字符线WL1)为致能时，不仅记忆单元组G1相应的源极控制信号SCS1具有选择准位Vselect，后一级记忆单元组G2相应的源极控制信号SCS2亦具有选择准位Vselect。也就是说，当n个群组中的第一群组(如记忆单元组G1)的任一字符线被致能时，相应于第一群组以及其读写次序相邻的第二群组(如记忆单元组G2)的源极控制信号被相应的源极驱动器控制于选择准位。如此，字符线驱动器120依序致能字符线WL1～WLx时，在致能相应于记忆单元组G1的字符线WLm后切换至致能相应于记忆单元组G2的字符线WL[m+1]时，记忆单元组G2的记忆单元M2的源极端的电压准位皆已控制在选择准位Vselect，使得记忆单元M2能直接进行读写操作，不需等待源极端电压准位切换，实现连续读取功能。
换言之，当字符线WL1～WLm中任一者为致能时，源极控制信号SCS1以及源极控制信号SCS2具有选择准位Vselect，源极控制信号SCS3具有相异于选择准位Vselect的偏压准位Vbias。换言之，相应于第一群组(如：记忆单元组G1)以及第二群组(如：记忆单元组G2)以外的群组的源极控制信号SCS3被源极驱动器146控制于偏压准位Vbias。此时记忆单元组G2相应的字符线WL[m+1]～WLn皆未致能，后一级记忆单元组G3相应的的记忆单元M3的源极端的电压准位具有偏压准位Vbias，以关断相应的晶体管T1，降低位线BL1～Bly上的漏电流。值得注意的是，偏压准位Vbias与选择准位Vselect相异，选择准位Vselect是使记忆单元进行读写操作，偏压准位Vbias抑制未处于工作状态下的记忆单元的漏电流。
相似地，等到字符线WL[m+1]～WLn中任一者为致能时，源极控制信号SCS2以及源极控制信号SCS3具有选择准位Vselect，源极控制信号SCS1具有相异于选择准位Vselect的偏压准位Vbias。此时记忆单元组G3相应的字符线WL[n+1]～WLx皆未致能，后一级记忆单元组G1的记忆单元M1的源极端的电压准位具有相异于选择准位Vselect的偏压准位Vbias，以关断相应的晶体管T1，降低位线BL1～Bly上的漏电流。
如此，记忆体装置100便能通过控制源极控制信号SCS1、SCS2以及SCS3的电压准位抑制位线BL1～BLy上的漏电流，更使得分别耦接于字符线WL1～WLx上的记忆单元M1、M2以及M3能依序进行读写操作，不需等待源极端电压准位的切换，实现连续读取功能。
值得注意的是，虽然图4的实施例中以三级记忆单元组为例，但记忆体装置100可包含N级记忆单元组，N为大于二的正整数。其中当第N级记忆单元组所对应到的字符线为致能时，第N级以及第[N+1]级的记忆单元组的源极线输出具有选择准位Vselect的源极控制信号以实现连续读取功能。其余各级的记忆单元组则输出具有偏压准位Vbias的源极控制信号，以降低位线BL1～Bly上的漏电流。
在图4所示实施例中，源极驱动器142、144、146各自包含逻辑电路与输出电路。逻辑电路控制输出电路以选择性输出具偏压准位Vbias或选择准位Vselect的源极控制信号SCS1、SCS2以及SCS3。搭配图2A～图2D的源极驱动器，源极驱动器142、144、146中的输出电路包含一反相器或一运算放大器。
此外，在图4所示实施例中，记忆体装置还包含群组控制电路，用以控制源极驱动器142、144、146的逻辑电路，使第一群组及第二群组中记忆单元的偏压端被输出电路控制在选择准位Vselect，第一群组及第二群组以外群组的记忆单元的偏压端被输出电路控制在偏压准位Vbias。以下段落将进一步针对群组控制电路的操作方式进行说明。
以下根据图4进一步详细说明本发明降低漏电流的记忆体驱动电路的连续读取模式。当读取记忆体单元组G1时，逻辑门132,133输出逻辑1，逻辑门131输出逻辑0，此时逻辑门151,152输出逻辑1，逻辑门153输出逻辑0，因此Vselect(于此例为GND)输出至记忆体单元组G1与G2的源极端，Vbias输出至记忆体单元组G3的源极端。则记忆体单元组G1与G2可连续读取数据，而G1与G2以外的记忆体单元组(如G3)的源极端被加压至Vbias，其记忆体单元的漏电流可因此被抑制。
当数据读取跨过记忆体单元G1，而对记忆体单元G2进行读取时，控制使逻辑门131输出逻辑1、逻辑门132输出逻辑0，逻辑门133输出仍维持逻辑1，此时逻辑门152,153输出逻辑1，逻辑门151输出逻辑0，因此Vselect(于此例为GND)输出至记忆体单元组G2与G3的源极端，Vbias输出至记忆体单元组G1的源极端。则记忆体单元组G2与G3可连续读取数据，而G2与G3以外的记忆体单元组(如G1)的源极端被加压至Vbias，其他记忆体单元的漏电流可因此被抑制。如此保持只有相邻的两记忆单元的源极端电压控制在Vselect，而其他记忆单元的源极端电压被控制在Vbias，如此大幅降低大容量记忆的的漏电流。
图5为根据本案一实施例所绘示的记忆体装置驱动方法500的流程图。驱动方法500包含步骤S510、S520、S530以及S540，具体说明如下所述。为方便及清楚说明起见，下述记忆体驱动方法500是配合图4所示的记忆体装置100进行说明。首先，在步骤S510中，字符线驱动器120驱动并致能字符线WL1～WLx中的一字符线(如：WL1)。在步骤S520中，当记忆单元G1被读取时，源极驱动器142、144提供具有选择准位Vselect的源极控制信号SCS1、SCS2至字符线WL1所对应的记忆单元组G1、G2中的记忆单元的源极端，并使G1、G2之外其他的源极驱动器提供偏压准位Vbias。在步骤S530中，当记忆单元G2被读取时，源极驱动器144、146提供具有选择准位Vselect的源极控制信号SCS2SCS3至记忆单元组G2、G3，并使记忆单元组G3、G2之外其他的源极驱动器提供偏压准位Vbias，依此类推，而可连续读取所有记忆体单元，并维持最小的漏电流。
于上述的内容中，包含示例性的步骤。然而此些步骤并不必需依序执行。在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，例如改变记忆单元组的个数或是各组记忆单元组所对应的字符线数量。因此，本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (10)

1.一种记忆体装置，其特征在于，包含：
一记忆体阵列，该记忆体阵列包含配置于多列与至少一行的多个记忆单元，其中，配置于同一行的记忆单元电性耦接至相应的一位线，配置于同一列的记忆单元电性耦接至相应的一字符线，配置于所述列的记忆单元分为n个群组，其中n大于等于2；
一字符线驱动器，用以选择性地致能所述字符线；
n个源极驱动器，分别耦接该n个群组的记忆单元，用以输出n个源极控制信号；
当该n个群组中的一第一群组的任一字符线被致能时，
相应于该第一群组以及其读写次序相邻的一第二群组的所述源极控制信号被相应的源极驱动器控制于一选择准位。
2.根据权利要求1所述的记忆体装置，其特征在于，相应于该第一群组以及该第二群组以外的群组的所述源极控制信号被其相应的所述源极驱动器控制于一偏压准位。
3.根据权利要求2所述的记忆体装置，其特征在于，该偏压准位与该选择准位相异，该选择准位是使所述记忆单元进行读写操作，该偏压准位抑制未处于工作状态下的所述记忆单元的漏电流。
4.根据权利要求3所述的记忆体装置，其特征在于，所述记忆单元中每一者各自包含：
一控制端，其中配置于同一列记忆单元的该控制端共同电性耦接至一相应的该字符线；
一位端，其中配置于同一行记忆单元的该位端共同电性耦接至一相应的该位线；
一偏压端，其中同一群组的记忆单元的该偏压端共同接收各该群组相应的该源极控制信号。
5.根据权利要求4所述的记忆体装置，其特征在于，所述源极驱动器各自包含一逻辑电路与一输出电路；
该逻辑电路控制该输出电路以选择性输出具该偏压准位或该选择准位的该源极控制信号。
6.根据权利要求5所述的记忆体装置，其特征在于，该输出电路包含一反相器或一运算放大器。
7.根据权利要求5所述的记忆体装置，其特征在于，还包含：
一群组控制电路，用以控制所述源极驱动器的所述逻辑电路，使该第一群组及该第二群组中记忆单元的所述偏压端被所述输出电路控制在该选择准位，该第一群组及第二群组以外群组的记忆单元的所述偏压端被所述输出电路控制在该偏压准位。
8.根据权利要求4所述的记忆体装置，其特征在于，所述记忆单元中每一者还包含：
一晶体管，该晶体管的一栅极端电性耦接于该记忆单元的该控制端，该晶体管的一源极端电性耦接至该记忆单元的该偏压端；以及
一记忆元件，该记忆元件的一第一端电性耦接于该记忆单元的该位端，该记忆元件的一第二端电性耦接于该晶体管的一漏极端。
9.根据权利要求4所述的记忆体装置，其特征在于，所述记忆单元中每一者还包含:
一晶体管，该晶体管的一栅极端电性耦接于该记忆单元的该控制端，该晶体管的一漏极端电性耦接于该记忆单元的该位端；以及
一记忆元件，该记忆元件的一第一端电性耦接于该晶体管的一源极端，该记忆元件的一第二端电性耦接于该偏压端。
10.一种记忆体装置的驱动方法，其特征在于，该记忆体装置包含多个源极线以及分别相应于所述源极线的多个记忆单元组，所述记忆单元组中每一者各自包含多个记忆单元，所述记忆单元分别耦接至多个字符线以及相应的源极线，该驱动方法包含：
驱动并致能所述字符线中的一字符线；
提供具有一选择准位的一源极控制信号至该字符线所对应的该记忆单元组；
提供具有该选择准位的该源极控制信号至次一级的该记忆单元组；以及
提供具有一偏压准位的该源极控制信号至其余的所述记忆单元组。
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