CN109671456A - 记忆体装置 - Google Patents

Abstract

一种记忆体装置包含记忆体阵列、位元线驱动电路、字元线驱动电路、读写电路、控制器、参考驱动电路。记忆体阵列包含多个记忆体单元。位元线驱动电路用以解译记忆体位元地址并驱动位元线。字元线驱动电路用以解译记忆体字元地址并驱动字元线。读写电路用以读取、写入或重置记忆体单元。控制器用以切换记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。参考驱动电路用以驱动参考行。参考行包含多个参考单元。参考行与多个参考单元位于记忆体阵列里。本实施可依据需求调整至单记忆体单元模式或双记忆体单元模式。

Description

记忆体装置

技术领域

本揭示内容是关于一种记忆体装置，特别是关于一种相变记忆体的记忆体装置。

背景技术

于记忆体技术中，忆阻性记忆体包含相变化记忆体(Phase change memory，PCM)，其可通过本身材料的晶相变化改变元件电阻值，以电阻值的变化储存资讯，当记忆元件中的材料为结晶态时，其呈现低电阻值，反之，当为非结晶态时，其呈现高电阻值，借以储存如“1”或“0”的数据。

在现有的技术中，于读取记忆体装置中的记忆体单元的数据时，是透过将单个记忆体单元开启，并将与单个记忆体单元相对应的电流与参考电流进行比较，以判断出单个记忆体单元中所储存的数据是“1”或“0”。然而，以电流值进行比对可能会因为偏压的不同而造成误差，再者，以单个记忆体单元进行数据读取的判断容易造成误差。

详细而言，请参照图1。现有技术中，行解码电路(row decoder)与列解码电路(column decoder)位于记忆阵列(cell array)的周边，读写电路(R/W circuit)位于列解码电路的周边，其包含用于读取位元数据的感测放大器(sense amplifier)，在读取忆阻性记忆体元件时，是以感测放大器比较所读取记忆元件的电流与参考电流的大小，以决定记忆元件所存的数据为“1”或“0”。现有记忆体架构会有至少如下两个主要问题：(1)参考电路位于读写电路里，一般是用电晶体来产生一参考电流，该电晶体所在的位置与记忆单元(cell)所在的位置差距过大，不同记忆单元的位置所产生的电流大小有些微小差异，其致使该参考电流所设定的值，对判读记忆单元的数据为“1”或“0”有不同的杂讯边限(noisemargin)，无法产生记忆体最佳效果。再者，参考电流是由电晶体产生，忆阻性记忆单元的电流是由跨接于记忆单元上的电阻大小而定。记忆单元电阻制程上的变动机制与电晶体不同，因此参考电流不能够精准的适应性地配合记单记忆单元的变动。(2)现有技术中因读写电路位于列解码电路的周边，读取记忆体单元时(cell)，由于位元线的负载效应(loadingeffect)，距离读取电路最远距离的记忆单元的读取速度最慢，而整个记忆体的规格速度就由该最慢速的记忆单元所限制。

发明内容

本揭示内容的一态样为一种记忆体装置。此记忆体装置包含记忆体阵列、位元线驱动电路、字元线驱动电路、读写电路、控制器、参考驱动电路。记忆体阵列包含多个记忆体单元。位元线驱动电路用以解译记忆体位元地址并驱动位元线。字元线驱动电路用以解译记忆体字元地址并驱动字元线。读写电路用以读取、写入或重置记忆体单元。控制器用以切换记忆体阵列工作于单记忆体单元模式或双记忆体单元模式。参考驱动电路用以驱动参考行。参考行包含多个参考单元。参考行与多个参考单元位于记忆体阵列里。

在一些实施例中，其中该单记忆体单元模式为读取所述多个记忆体单元中的一者的值以及读取所述多个参考单元中的一者的值，以判定一笔数据；该双记忆体单元模式为读取所述多个记忆体单元中的二者的值，以判定一笔数据。

在一些实施例中，其中该参考行位于该记忆体阵列的顶部、底部、或中间的位置。

在一些实施例中，其中所述多个记忆体单元分别包含一记忆元件，所述多个参考单元分别包含一参考元件，该参考元件的材料与结构与该记忆元件的材料与结构相同。

在一些实施例中，其中该记忆元件与该参考元件为相变化记忆元件。

在一些实施例中，其中该位元线驱动电路还包含第一解码电路以及第二解码电路。其中所述多个记忆体单元分别耦接于该第一解码电路或该第二解码电路；其中所述多个参考单元分别耦接于该第一解码电路与该第二解码电路。

在一些实施例中，其中当该记忆体阵列工作于该单记忆体单元模式时，该读写电路经由该第一解码电路读取所述多个参考单元中的一者的值，并经由该第二解码电路读取所述多个记忆体单元中的另一者的值。

在一些实施例中，其中当该记忆体阵列工作于该双记忆体单元模式时，该读写电路经由该第一解码电路读取所述多个记忆体单元中的一者的值，并经由该第二解码电路读取所述多个记忆体单元中的另一者的值。

在一些实施例中，其中所述多个记忆体单元中的一者与所述多个记忆体单元中的另一者于该记忆体阵列中相邻。

在一些实施例中，其中该读写电路还包含一感测放大器，耦接于该第一解码电路与该第二解码电路，用以判定该笔数据。

本揭示内容的另一态样为一种记忆体装置。此记忆体装置包含记忆体阵列、位元线驱动电路、字元线驱动电路。记忆体阵列包含多条第一位元线、多条第二位元线、多条字元线以及多个记忆体单元组。多条第一位元线与多条第二位元线依序排列。多个记忆体单元组分别与多条字元线中的一者相耦接。多个记忆体单元组分别包含第一记忆体单元、第二记忆体单元。第一记忆体单元与多条第一位元线中的一者相耦接。第二记忆体单元与多条第二位元线中的一者相耦接。位元线驱动电路包含第一解码电路、第二解码电路以及读写电路。第一解码电路与多条第一位元线相耦接。第二解码电路与多条第二位元线相耦接。读写电路耦接于第一解码电路及第二解码电路，用以读取或写入多个记忆体单元。字元线驱动电路与多条字元线相耦接。

在一些实施例中，其中该第一记忆体单元与该第二记忆体单元相邻，该读写电路依据该第一记忆体单元的一第一电阻值与该第二记忆体单元的一第二电阻值判断一记忆体数据。

在一些实施例中，其中该记忆体阵列另包含参考行，该参考行包含多个参考单元，所述多个参考单元分别耦接于该第一解码电路与该第二解码电路；其中该读写电路经由该第一解码电路读取所述多个参考单元中的一者的一第一数据，并依据该第一数据判断该第二记忆体单元的一记忆体数据；该读写电路另经由该第二解码电路读取所述多个参考单元中的一者的一第二数据，并依据该第二数据判断该第一记忆体单元的一记忆体数据。

在一些实施例中，其中该读写电路另包含一感测放大器，耦接于该第一解码电路与该第二解码电路，用以判断该记忆体数据。

综上所述，本揭示内容揭示一种记忆体装置，特别是关于一种特别是关于一种相变记忆体的记忆体装置，可以晶片完成之后，使用者仍可依据自己的需求调整至单记忆体单元模式或双记忆体单元模式。当记忆体操作在单记忆体单元模式时，该记忆体可得最大的设计容量；再者由于参考电流是使用参考电阻产生电流的方式，而参考电阻是以忆阻元件相同的材料与制程形成，因此与记忆单元的忆阻元件有同样的制程变异机制，可以随制程的变动匹配忆阻元件的电阻变动，其比现有技术有更的的读取准确性。当操作在双记忆体单元模式时，透过读取双记忆体单元的数据以判断记忆体单元中所储存的数据是「1」或「0」，以增加判断记忆体单元的数据的准确性，再者，双记忆体操作模式可消除记忆体单元的负载效应，因此可以提高记忆体的读取速度。

附图说明

图1为现有技术；

图2为根据本案的一些实施例所绘示的一种记忆体装置的示意图；

图3为根据本案的一些实施例所绘示的读写电路的示意图；

图4为根据本揭示内容一些实施例所绘示的参考单元的示意图；

图5为根据本揭示内容一些实施例所绘示的记忆体单元的示意图。

具体实施方式

下文是举实施例配合所附附图作详细说明，以更好地理解本案的态样，但所提供的实施例并非用以限制本揭示内容所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭示内容所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭示内容的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭示内容的描述上额外的引导。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。

请参考图2。图2为根据本案的一些实施例所绘示的一种记忆体装置100的示意图。以相变化记忆体(PCM)为例，如图2所示，记忆体装置100包含由多条字元线(word line)WL1至WLN与多条位元线(bit line)BLA1、BLA2、BLB1、BLB2至BLAM、BLBM所组成的记忆体阵列110、位元线驱动电路130、字元线驱动电路150、读写电路136以及控制器170。位元线驱动电路130用于对输入记忆体的读写地址解码并驱动某一条位元线，字元线驱动电路150用于对输入记忆体的读写地址解码并驱动某一条字元线，控制器170用于分辨输入记忆体读写地址的位元地址与字元地址，以及控制读取与写入电路。记忆体阵列110包含多个记忆体单元MA11至MANM、MB11至MBNM。位元线驱动电路130包含第一解码电路132A以及第二解码电路132B。

于连接关系上，控制器170耦接于位元线驱动电路130以及字元线驱动电路150。字元线驱动电路150与多条字元线WL1至WLN相耦接。位元线驱动电路130与多条位元线BLA1至BLAM、BLB1至BLBM相耦接。此外，读写电路136耦接于第一解码电路132A以及第二解码电路132B。

详细而言，记忆体单元MA11至MANM为第一记忆体单元，而记忆体单元MB11至MBNM为第二记忆体单元。位元线BLA1至BLAM为第一位元线，而位元线BLB1至BLBM为第二位元线。第一位元线BLA1至BLAM与第二位元线BLB1至BLBM依序排列。例如，如图2所绘示，多条位元线的排列顺序依序为第一位元线BLA1、第二位元线BLB1、第一位元线BLA2、第二位元线BLB2，其余依此类推。

第一记忆体单元MA11至MANM分别与第一位元线BLA1至BLAM中的一者相耦接，更详细的说，MA11至MAN1的记忆体单元与位元线BLA1耦接，MA12至MAN2的记忆体单元与位元线BLA2耦接，MA13至MAN3的记忆体单元与位元线BLA3耦接，依此类推，而第一位元线BLA1至BLAM与第一解码电路132A相耦接。另一方面，第二记忆体单元MB11至MBNM分别与第二位元线BLB1至BLBM中的一者相耦接，更详细的说，MB11至MBN1的记忆体单元与位元线BLB1耦接，MB12至MBN2的记忆体单元与位元线BLB2耦接，MB13至MBN3的记忆体单元与位元线BLB3耦接，依此类推，而第二位元线BLB1至BLBM与第二解码电路132B相耦接。第一记忆体单元MA11至MANM与第二记忆体单元MB11至MBNM分别与字元线WL1至WLN中的一者相耦接，更详细的说，从MA11与MB11至MA1M与MB1M与字元线WL1耦接，从MA21与MB21至MA2M与MB2M与字元线WL2耦接，从MAN1与MBN1至MANM与MBNM与字元线WLN耦接。

举例而言，第一记忆体单元MA11与字元线WL1以及第一位元线BLA1相耦接，第一位元线BLA1再与第一解码电路132A相耦接，依此类推。第二记忆体单元MB11与字元线WL1以及第二位元线BLB1相耦接，第二位元线BLB1再与第二解码电路132B相耦接，依此类推。

多个记忆体单元MA11至MANM、MB11至MBNM包含多个记忆体单元组MG11至MGNM。各个记忆体单元组MG11至MGNM分别包含多个第一记忆体单元MA11至MANM中的一者以及多个第二记忆体单元MB11至MBNM中的一者。举例而言，记忆体单元组MG11包含第一记忆体单元MA11以及第二记忆体单元MB11，记忆体单元组MG21包含第一记忆体单元MA21以及第二记忆体单元MB21，其余依此类推。于同一记忆体单元组中的第一记忆体单元与第二记忆体单元彼此相邻。例如，记忆体单元组MG11中的第一记忆体单元MA11与第二记忆体单元MB11彼此相邻，而记忆体单元组MG12中的第一记忆体单元MA12与第二记忆体单元MB12彼此相邻，其余依此类推。

于操作关系上，读写电路136用以读取数据或写入数据至记忆体单元MA11至MANM、MB11至MBNM。多个记忆体单元MA11至MANM、MB11至MBNM中的每一者皆包含记忆层(未绘示)。记忆层由特定材料制成，其中此特定材料可基于外部操作条件改变其内部元件状态(例如：晶态/非晶态、磁场等等)而具有不同的电性。如此，依据记忆层所呈现的不同电性(例如：电阻、磁阻等等)，记忆体单元MA11至MANM、MB11至MBNM可等效储存不同的数据。举例而言，在一些实施例中，记忆体单元MA11至MANM、MB11至MBNM可为相变化(phase change)随机存取式记忆体单元，其中记忆层可由硫族化物等材料实现，但不限于此。在不同的操作温度下，记忆层具有不同的结晶状态，以等效储存不同的数据。

上述关于记忆体单元MA11至MANM、MB11至MBNM的类型以及其实施材料仅为示例。可用于实现记忆体单元MA11至MANM、MB11至MBNM的其他形式的记忆体，例如包含可变式电阻随机存取式记忆体(ReRAM)、磁阻式随机存取式记忆体(MRAM)等等，皆为本案所涵盖的范围。

上述图2中的位元线BLA1至BLAM、BLB1至BLBM、字元线WL1至WLN以及记忆体单元MA11至MANM、MB11至MBNM的数量仅为示例，本案并不以此为限。

为易于说明，以下段落以记忆体单元MA11至MANM、MB11至MBNM由相变式记忆体单元实施为例说明，但如先前所述，本案的记忆体单元MA11至MANM、MB11至MBNM并不仅以相变式记忆体单元为限。

于部分实施例中，以相变式记忆体而言，当欲读取记忆体单元MA11至MANM、MB11至MBNM时，可在记忆体单元MA11至MANM、MB11至MBNM上施加读取脉波，并判别记忆体单元MA11至MANM、MB11至MBNM的电流大小以辨别所储存的数据是数据「1」或数据「0」。

此外，若在记忆体单元MA11至MANM、MB11至MBNM施加重置写入脉波，记忆体单元MA11至MANM、MB11至MBNM的操作电压将高速上升，记忆体单元MA11至MANM、MB11至MBNM的相变化材料的温度随之上升到熔融状态，接着操作电压快速冷却，而使记忆体单元MA11至MANM、MB11至MBNM中的相变化材料呈非结晶态(amorphous)。于此条件下，记忆体单元MA11至MANM、MB11至MBNM具有高阻值。

另一方面，若在记忆体单元MA11至MANM、MB11至MBNM施加写入脉波，随着写入脉波的电压上升，记忆体单元MA11至MANM、MB11至MBNM的记忆层的操作温度在一定期间内超过特定温度后，记忆层的元件状态为晶态(crystalline)。于此条件下，记忆体单元MA11至MANM、MB11至MBNM具有低阻值。

于部分实施例中，高阻值对应的数据为1，而低阻值对应的数据为0。于其他一些实施例中，高阻值对应的数据为0，而低阻值对应的数据为1。

请再参阅图2。于部分实施例中，每个记忆体单元组MG11至MGNM分别代表一笔记忆体数据。当读写电路136读取各个记忆体单元组MG11至MGNM所储存的数据时，读写电路136依据各个记忆体单元组MG11至MGNM中的第一记忆体单元以第二记忆体单元以判断各个记忆体单元组MG11至MGNM所储存的数据。

举例而言，读写电路136依据记忆体单元组MG11中的第一记忆体单元MA11以及第二记忆体单元MB11以判断记忆体单元组MG11所储存的数据。读写电路136依据记忆体单元组MG12中的第一记忆体单元MA12以及第二记忆体单元MB12以判断记忆体单元组MG11所储存的数据。其余依此类推。

于部分实施例中，各个记忆体单元组MG11至MGNM中的第一记忆体单元所储存的数据以及第二记忆体单元所储存的数据互相互补，并用以表示一笔记忆体数据。当第一记忆体单元的电阻值对应的数据为1，第二记忆体单元的电阻值对应的数据为0时，读写电路136判定记忆体单元组MG11至MGNM中的其中一者的记忆体数据为1。当第一记忆体单元的电阻值对应的数据为0，第二记忆体单元的电阻值对应的数据为1时，读写电路136判定记忆体单元组MG11至MGNM中的其中一者的记忆体数据为0。

举例而言，当第一记忆体单元MA11的电阻值对应的数据为1，第二记忆体单元MB11的电阻值对应的数据为0时，读写电路136判定记忆体单元组MG11的记忆体数据为1。反之，当第一记忆体单元MA11的电阻值对应的数据为0，第二记忆体单元MB11的电阻值对应的数据为1时，读写电路136判定记忆体单元组MG11的记忆体数据为0。

于部分实施例中，当读取记忆体单元组MG11至MGNM的数据时，是由第一解码电路132A读取第一记忆体单元的数据，由第二解码电路132B读取第二记忆体单元的数据后，由读写电路136依据第一解码电路132A以及第二解码电路132B所读取的数据判定记忆体单元组MG11至MGNM中的一者的记忆体数据。接着，第一解码电路132A与第二解码电路132B分别将所读取的数据传送至读写电路136，以供读写电路判定记忆体单元组MG11至MGNM中的一者所储存的数据。

于本案的实施例中，记忆体装置100除了可操作于如上所述的双记忆体单元模式，亦可操作于单记忆体单元模式。双记忆体单元模式是指以两个记忆体单元储存一笔数据的操作模式，如上述段落所述。另一方面，单记忆体单元模式是指以单个记忆体单元储存一笔数据的操作模式，将于以下段落进行描述。

请参阅图2。于部分实施例中，记忆体阵列110还包含参考行115。参考行115包含多个参考单元RU1、RU2至RUM。于连接关系上，参考单元RU1、RU2至RUM分别耦接于第一解码电路132A以及第二解码电路132B。如图所示，参考行位于记忆体阵列的顶端，仅为例示，在一实施例中，参考行可位于记忆体阵列中的任一位置，如位于记忆体阵列的底端、中间部位等。

于部分实施例中，当记忆体装置100是操作于单记忆体单元模式时，各个记忆体单元MA11至MANM、MB11至MBNM分别代表一笔数据。当读写电路136欲读取第二记忆体单元MB11至MBNM中的一者的数据时，第一解码电路132A读取参考单元RU1至RUM中的一者的参考数据，第二解码电路132B读取第二记忆体单元MB11至MBNM中的一者的数据。接着，第一解码电路132A及第二解码电路132B分别将读取的数据传送至读写电路136，以供读写电路依据参考单元RU1至RUM中的一者的参考数据以及第二记忆体单元MB11至MBNM中的一者的数据判定第二记忆体单元MB11至MBNM中的一者的数据。

同样地，当读写电路136欲读取第一记忆体单元MA11至MANM中的一者的数据时，第一解码电路132A读取第一记忆体单元MA11至MANM中的一者的数据，第二解码电路132B读取参考单元RU1至RUM中的一者的参考数据。接着，第一解码电路132A及第二解码电路132B分别将读取的数据传送至读写电路136，以供读写电路依据参考单元RU1至RUM中的一者的参考数据以及至MANM中的一者的数据判定第二记忆体单元MA11至MANM中的一者的数据。

举例而言，当读写电路136欲读取第一记忆体单元MA11的数据时，第一解码电路132A读取第一记忆体单元MA11的数据，第二解码电路132B读取参考单元RU1的参考数据。读写电路136依据参考单元RU1的参考数据以及第一记忆体单元MA11的数据以判定第一记忆体单元MA11的数据。

另一方面，当读写电路136欲读取第二记忆体单元MB11的数据时，第二解码电路132B读取第二记忆体单元MB11的数据，第一解码电路132A读取参考单元RU1的参考数据。读写电路136依据参考单元RU1的参考数据以及第二记忆体单元MB11的数据以判定第二记忆体单元MB11的数据。

于部分实施例中，第一解码电路132A与第二解码电路132B分别包含多个开关(未绘示)。当记忆体装置100是操作于单记忆体单元模式时，多个开关控制第一解码电路132A读取多个位元线BLA1至BLAM中的一者的数据，并控制第二解码电路132B读取参考单元RU1至RUM中的一者的参考数据。或者，多个开关控制第一解码电路132A读取参考单元RU1至RUM中的一者的参考数据，并控制第二解码电路132B读取多个位元线BLB1至BLBM中的一者的数据。另一方面，当记忆体装置100是操作于双记忆体单元模式时，多个开关控制第一解码电路132A读取多个位元线BLA1至BLAM中的一者的数据，并控制第二解码电路132B读取多个位元线BLB1至BLBM中的一者的数据。

请再参阅图2。于部分实施例中，记忆体装置100还包含参考驱动电路152，耦接于参考行115，用以驱动参考行115。于部分实施例中，记忆体装置100还包含控制器170，耦接于位元线驱动电路150与字元线驱动电路130，用以控制位元线驱动电路150与字元线驱动电路130。

请参阅图3。图3为根据本案的一些实施例所绘示的读写电路136的示意图。如图3所绘示，读写电路136包含感测放大器(sense amplifier)137以及写入驱动器139。

感测放大器137耦接于如图2所绘示的第一解码电路132A与第二解码电路132B，用以依据第一解码电路132A与第二解码电路132B所传送的数据判断记忆体数据。详细而言，感测放大器137的第一输入端用以接收第一解码电路132A所传送的数据，感测放大器137的第二输入端用以接收第二解码电路132B所传送的数据，而感测放大器137的输出端用以输出判断后的输出数据DOUT。

写入驱动器139耦接于第一解码电路132A与第二解码电路132B。于操作关系上，写入驱动器139接收写入数据DWRITE，并将写入数据DWRITE透过第一解码电路132A及/或第二解码电路132B写入至记忆体单元MA11至MANM、MBAA至MBNM。

详细而言，当记忆体装置100是操作于双记忆体单元模式时，写入驱动器139经由第一解码电路132A写入数据至第一记忆体单元MA11至MANM，并经由第二解码电路132B写入数据至第二记忆体单元MBAA至MBNM。写入至同一记忆体单元MG11至MGNM中的第一记忆体单元以及第二记忆体单元的数据互补。举例而言，写入至第一记忆体单元MA11的数据与写入至第二记忆体单元MB11的数据彼此互补。即，当写入至第一记忆体单元MA11的数据为0时，写入至第二记忆体单元MB11的数据为1。反之，写入至第一记忆体单元MA11的数据为1时，写入至第二记忆体单元MB11的数据为0。

需注意的是，比较单元137可依据接收的电流、电压、或电阻值判定记忆体数据。

请参阅图4。图4为根据本揭示内容一些实施例所绘示的参考单元RU的示意图。如图4所绘示的参考单元RU可为图2中的参考单元RU1至RUM。

参考单元RU包含电阻R1以及开关S1。电阻R1可为参考单元RU1至RUM的记忆层的元件经由写入操作或重新写入操作后所形成的电阻。开关S1的控制端与如图2所绘示的参考字元线RWL相耦接。开关S1的第一端接地，开关S1的第二端与电阻R1的第一端相耦接，而电阻R1的第二端与参考位元线RBL相耦接。参考位元线RBL可为图2中的参考位元线RBL1。

请参阅图5。图5为根据本揭示内容一些实施例所绘示的记忆体单元M的示意图。如图5所绘示的记忆体单元M可为图2中的记忆体单元MA11至MANM或MB11或MBNM。

记忆体单元M包含电阻R2以及开关S2。电阻R2可为记忆体单元MA11至MANM或MB11或MBNM中的记忆层的元件经由写入操作或重置写入操作后所形成的电阻。开关S2的控制端与字元线WL相耦接。开关S2的第一端接地，开关S2的第二端与电阻R2的第一端相耦接，而电阻R2的第二端与位元线BL相耦接。字元线WL可为图2中的字元线WL1至WLN。位元线BL可为图2中的位元线BLA1至BLAM、BLB1至BLBM。

由上述可知，本案的实施方式揭示一种记忆体装置，特别是关于一种相变记忆体的记忆体装置透过读取双记忆体单元的数据以判断记忆体单元中所储存的数据是“1”或“0”，以增加判断记忆体单元的数据的准确性。再者，于本案中，于需要时，可将记忆体调整至单记忆体操作模式，以增加记忆体装置的容量。即，使用者可依据自己的需求调整至单记忆体单元模式或双记忆体单元模式。

虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，任何熟悉此技艺者，在不脱离本揭示内容的精神和范围内，当可作各种更动与润饰，因此本揭示内容的保护范围当视所附的权利要求书所界定的范围为准。

Claims (14)

1.一种记忆体装置，其特征在于，包含：

一记忆体阵列，包含多个记忆体单元；

一位元线驱动电路，用以解译一记忆体位元地址并驱动一位元线；

一字元线驱动电路，用以解译一记忆体字元地址并驱动一字元线；

一读写电路，用以读取、写入或重置所述多个记忆体单元；

一控制器，用以切换该记忆体阵列工作于一单记忆体单元模式或一双记忆体单元模式；

一参考驱动电路，用以驱动一参考行，该参考行包含多个参考单元，该参考行与所述多个参考单元位于该记忆体阵列里。

2.根据权利要求1所述的记忆体装置，其特征在于，其中该单记忆体单元模式为读取所述多个记忆体单元中的一者的值以及读取所述多个参考单元中的一者的值，以判定一笔数据；该双记忆体单元模式为读取所述多个记忆体单元中的二者的值，以判定一笔数据。

3.根据权利要求2所述的记忆体装置，其特征在于，其中该参考行位于该记忆体阵列的顶部、底部、或中间的位置。

4.根据权利要求3所述的记忆体装置，其特征在于，其中所述多个记忆体单元分别包含一记忆元件，所述多个参考单元分别包含一参考元件，该参考元件的材料与结构与该记忆元件的材料与结构相同。

5.根据权利要求4所述的记忆体装置，其特征在于，其中该记忆元件与该参考元件为相变化记忆元件。

6.根据权利要求1所述的记忆体装置，其特征在于，其中该位元线驱动电路还包含：

一第一解码电路；以及

一第二解码电路；

其中所述多个记忆体单元分别耦接于该第一解码电路或该第二解码电路；

其中所述多个参考单元分别耦接于该第一解码电路与该第二解码电路。

7.根据权利要求6所述的记忆体装置，其特征在于，其中当该记忆体阵列工作于该单记忆体单元模式时，该读写电路经由该第一解码电路读取所述多个参考单元中的一者的值，并经由该第二解码电路读取所述多个记忆体单元中的另一者的值。

8.根据权利要求6所述的记忆体装置，其特征在于，其中当该记忆体阵列工作于该双记忆体单元模式时，该读写电路经由该第一解码电路读取所述多个记忆体单元中的一者的值，并经由该第二解码电路读取所述多个记忆体单元中的另一者的值。

9.根据权利要求8所述的记忆体装置，其特征在于，其中所述多个记忆体单元中的一者与所述多个记忆体单元中的另一者于该记忆体阵列中相邻。

10.根据权利要求6所述的记忆体装置，其特征在于，其中该读写电路还包含：

一感测放大器，耦接于该第一解码电路与该第二解码电路，用以判定一笔数据。

11.一种记忆体装置，其特征在于，包含：

一记忆体阵列，包含：

多条第一位元线；

多条第二位元线，其中所述多条第一位元线与所述多条第二位元线依序排列；

多条字元线；以及

多个记忆体单元组，分别与所述多条字元线中的一者相耦接，其中所述多个记忆体单元组分别包含：

一第一记忆体单元，与所述多条第一位元线中的一者相耦接；以及

一第二记忆体单元，与所述多条第二位元线中的一者相耦接；

一位元线驱动电路，包含：

一第一解码电路，与所述多条第一位元线相耦接；

一第二解码电路，与所述多条第二位元线相耦接；以及

一读写电路，耦接于该第一解码电路及该第二解码电路，用以读取或写入所述多个记忆体单元；以及

一字元线驱动电路，与所述多条字元线相耦接。

12.根据权利要求11所述的记忆体装置，其特征在于，其中该第一记忆体单元与该第二记忆体单元相邻，该读写电路依据该第一记忆体单元的一第一电阻值与该第二记忆体单元的一第二电阻值判断一记忆体数据。

13.根据权利要求11所述的记忆体装置，其特征在于，其中该记忆体阵列另包含：

一参考行，该参考行包含多个参考单元，所述多个参考单元分别耦接于该第一解码电路与该第二解码电路；其中，

该读写电路经由该第一解码电路读取所述多个参考单元中的一者的一第一数据，并依据该第一数据判断该第二记忆体单元的一记忆体数据；该读写电路另经由该第二解码电路读取所述多个参考单元中的一者的一第二数据，并依据该第二数据判断该第一记忆体单元的一记忆体数据。

14.根据权利要求12或13所述的记忆体装置，其特征在于，其中该读写电路另包含：

一感测放大器，耦接于该第一解码电路与该第二解码电路，用以判断该记忆体数据。