CN107025924B - 存储器设备及其使用方法 - Google Patents

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Abstract

本文中描述的各种实现可指向且可涉及将端口模式与存储器一起使用。在一个实现中，存储器设备可包含访问控制电路，其用于基于来自第一访问端口的第一地址信号选择性地激活多个第一字线中的一个第一字线，且用于基于指派的地址信号来选择性地激活多个第二字线中的一个第二字线。访问控制电路可包括：地址选择电路，被配置为基于端口模式信号选择所指派的地址信号，其中，当端口模式信号指示单端口模式时，地址选择电路选择第一地址信号作为所指派的地址信号，且当端口模式信号指示双端口模式时，地址选择电路选择来自第二访问端口的第二地址信号作为所指派的地址信号。

Description

存储器设备及其使用方法
背景技术
本节旨在提供与理解本文所述的各种技术相关的信息。正如本节的标题所暗示的，这是对相关技术的讨论，其绝不意味着它是现有技术。通常，相关技术可能被认为是也可能不被认为是现有技术。因此，应当理解，本节中的任何陈述应当从这个角度来阅读，而不是作为对现有技术的任何承认。
集成电路(IC)可以由一个或多个输入/输出设备、标准设备、存储设备等的布置形成。在一种情况下，存储器设备可包括存储器阵列，存储器阵列被布置成存储器单元和相关联的电路，以将数据写到存储器单元并从存储器单元读取数据。具体地，存储器阵列(例如随机存取存储器(RAM)阵列)的存储器单元可以被组织为行和列。各个存储器单元内的逻辑锁存器可用于存储表示逻辑“1”或“0”的数据位。这些存储器单元也可通过字线(WL)和互补位线(BL)对进行互连。
在一些情况下，可以使用具有双端口的存储器设备。这些设备的存储器阵列可针对每个存储器单元具有两个互补位线对和两个字线，每个端口控制相应的字线和互补位线对。在这些情况下，双端口存储器阵列可以允许通过使用这些不同的端口、字线和位线在同一存储器时钟周期中访问两个存储器单元。
在另一情况下，存储器阵列可能易容易发生错误。例如，在某些条件下，例如当存储器阵列可以在较低电压、较高速度和/或较小拓扑布局下工作时，在存储器阵列中可能发生写入故障和/或读取故障。为了避免这样的故障，可以将一个或多个写入辅助或读取辅助机制与存储器阵列一起使用。
附图说明
在下文中将参照附图描述各种技术的实现。然而，应当理解，附图仅示出了本文所描述的各种实现，并且不意味着限制本文所描述的各种技术的范围。
图1示出了根据本文描述的各种实现的静态随机存取存储器(SRAM)单元的框图。
图2-图3示出了根据本文所描述的各种实现的存储器设备的框图。
图4示出了根据本文所描述的各种实现的第一控制电路的框图。
图5示出了根据本文所描述的各种实现的第二控制电路的框图。
图6说明了根据本文中所描述的各种实现的存储器设备的时序图。
图7示出了根据本文描述的各种实现的在存储器设备中使用端口模式信号的方法的过程流程图。
具体实施方式
本文中描述的各种实现可指向且可涉及将端口模式与存储器一起使用。例如，在一个实现中，存储器设备可以包括具有多个存储器单元的存储器阵列，其中，存储器单元被配置为使用多个第一字线和多个第二字线来访问。存储器设备可包括多个访问端口，例如第一访问端口和第二访问端口，其中，第一访问端口被配置为接收第一地址信号，并且第二访问端口被配置为接收第二地址信号。存储器设备可包括：访问控制电路，用于基于第一地址信号选择性地激活所述多个第一字线中的一个第一字线，且用于基于所指派的地址信号选择性地激活所述多个第二字线中的一个第二字线。访问控制电路可包括：地址选择电路，被配置为基于端口模式信号选择所指派的地址信号，其中，当端口模式信号指示单端口模式时，地址选择电路选择第一地址信号作为所指派的地址信号，而当端口模式信号指示双端口模式时，地址选择电路选择第二地址信号作为所指派的地址信号。
现在将参考图1-图7更详细地描述将端口模式与存储器一起使用的各种实现。
如上所述，集成电路(IC)可以由一个或多个输入/输出设备、标准设备、存储设备和/或其他设备的布置形成。输入/输出设备可以用于在IC的连接引脚与布置在IC内的标准设备和存储器设备之间提供信号。标准设备可以是触发器、算术逻辑单元、复用器、保持触发器、气囊式触发器、锁存器、逻辑门等的电路实现。
存储器设备可包括存储器阵列，存储器阵列被布置成存储器单元和相关联的电路，以将数据写到存储器单元并从存储器单元读取数据。具体地，存储器阵列可以包括多个单独的存储器单元，其中，存储器阵列可被组织为行和列。阵列可以具有N行和M列，且因此可以具有N×M个单独的存储器单元。每个存储器单元可用于存储表示逻辑“1”或“0”的数据位。
此外，存储器设备可包括多端口存储器阵列，例如双端口存储器阵列。这种设备的存储器阵列可针对每列存储器单元具有两个互补位线对且针对每行存储器单元具有两个字线。在一个实现中，每个端口可控制每行的具体字线和每列的具体互补位线对。因此，如本领域中已知的，双端口存储器阵列可以允许通过使用这些不同的端口、字线和位线在同一存储器时钟周期中访问两个存储器单元。存储器阵列可以是随机存取存储器(RAM)阵列(例如静态RAM(SRAM)阵列、动态RAM(DRAM)阵列、电子相关RAM(ceRAM)阵列、铁电RAM(feRAM)阵列)和/或本领域技术人员已知的任何其它实现。
例如，存储器阵列可以是由双端口SRAM单元(例如图1的SRAM单元100)组成的双端口SRAM阵列，图1示出了根据本文描述的各种实现的SRAM单元100的框图。如图所示，SRAM单元100可以是八晶体管存储器单元。然而，双端口SRAM阵列可以由具有本领域技术人员已知的任何晶体管配置的双端口SRAM单元组成。
每个SRAM单元100可以包括反馈回路120，其中反馈回路120可以用于在每个SRAM单元100中保存数据值。SRAM单元100可以包括由第一字线WLA控制的两个传输门晶体管110、112和由第二字线WLB控制的两个传输门晶体管114、116。第一字线WLA可以激活传输门晶体管110、112以将SRAM单元100连接到第一互补位线对BLA、NBLA。类似地，第二字线WLB可以激活传输门晶体管114、116以将SRAM单元100连接到第二个互补位线对BLB、NBLB。
因此，双端口SRAM阵列可以包括针对阵列的每一行的第一字线WLA和第二字线WLB，并且可以包括针对阵列的每一列的第一位线对BLA、NBLA和第二位线对BLB、NBLB。因此，例如，在具有N行和M列SRAM单元100的双端口SRAM阵列中，阵列可包括N个第一字线WLA和N个第二字线WLB以及M个第一位线对和M个第二位线对。
在操作中，如本领域技术人员所知，双端口SRAM阵列可以被配置为允许通过不同的端口、字线和位线来在相同的存储器时钟周期中访问阵列的两个SRAM单元100。当允许通过这种方式访问两个存储器单元时，存储器阵列可被认为在双端口模式下工作。
对于在双端口模式下工作的存储器阵列，存储器设备的每个端口可控制针对阵列的每行的具体字线和针对阵列的每列的具体互补位线对。例如，对于在双端口模式下工作的SRAM单元100的双端口SRAM阵列，存储器设备的第一端口(以下称为“端口A”)可以控制针对每列的第一互补位线对BLA、NBLA以及针对每行的第一字线WLA。类似地，存储器设备的第二端口(以下称为“端口B”)可控制针对每列的第二互补位线对BLB、NBLB以及针对每行的第二字线WLB。
当双端口SRAM阵列在双端口模式下工作时，在端日A处接收到的地址可以指示要访问第一SRAM单元100。为了访问第一SRAM单元100，可以对与第一SRAM单元100相对应的第一互补位线对BLA、NBLA进行预充电。在预充电之后，可以激活对应于第一SRAM单元100的第一字线WLA，以将第一SRAM单元100的反馈回路120连接到第一互补位线对BLA、NBLA。在读取操作期间，存储在第一SRAM单元100的反馈回路120中的值可以被传送到连接的位线对。在写操作期间，要写入第一SRAM单元100的值可以被传送到连接的位线对，并且该值然后可以从连接的位线对传送到第一SRAM单元100的反馈回路120。
在相同的存储器时钟周期期间，在端口B处接收到的地址可以指示要访问阵列的第二SRAM单元100。为了访问第二SRAM单元100，可以对与第二SRAM单元100相对应的第二互补位线对BLB、NBLB进行预充电。在预充电之后，可以激活对应于第二SRAM单元100的第二字线WLB，以将第二SRAM单元100的反馈回路120连接到第二互补位线对BLB、NBLB。在读取操作期间，存储在第二SRAM单元100的反馈回路120中的值可以被传送到连接的位线对。在写操作期间，要写入第二SRAM单元100的值可以被传送到连接的位线对，并且该值然后可以从连接的位线对传送到第二SRAM单元100的反馈回路120。
在另一实现中，当在双端口模式下工作时，存储器阵列可当在单个存储器时钟周期中对阵列的一个或多个存储器单元执行读取操作时采用读取辅助机制。
例如，对于在双端口模式下工作的SRAM单元100的双端口SRAM阵列，可以执行对第一SRAM单元100和第二SRAM单元100的读取操作，其中第一SRAM单元100和第二SRAM单元100位于SRAM阵列中的相同行上。对应于该两个单元100的互补位线对可以在一开始被预充电。在这样的示例中，与该两个SRAM单元100相关联的第一字线WLA可被激活，允许将存储在第一SRAM单元100中的值传送给相应的位线对。此外，可以采用读取辅助机制，其中，仅在从第一字线WLA被激活时起经过一时间延迟之后，与两个SRAM单元100相关联的第二字线WLB才可被激活，从而允许将存储在第二SRAM单元100中的值传送给对应的位线对。
在这样的示例中，在不采用在WLA和WLB的激活之间有时间延迟的读取辅助机制的情况下，在与第一SRAM单元100和第二SRAM单元100位于相同行中的存储器单元中可能发生所存储的值的损坏。因为在上述写辅助操作期间，第一字线WLA和第二字线BLB二者都被激活，所以沿着相同行的其它单元100将变为连接到它们的位线，这可导致电荷被注入到这些单元中。如果电荷足够高，则不是被写入的单元100可能使其存储值受到干扰。为了最小化这种干扰的发生，在一些实现中，存储器设备可在激活第二字线WLB之前引入时间延迟。
这种读取辅助机制可以用于操作在存储值很可能会损坏的环境中的存储器设备。具体地，这样的环境可以包括以较低电压、较高速度和/或较小拓扑布局为特征的那些环境。
在一些实现中，双端口存储器阵列可被配置为在单端口模式下工作。在单端口模式中，为了访问单个存储器单元，双端口存储器阵列可使用与存储器单元相关联的两个互补位线对和两个字线。例如，双端口存储器阵列可以采用写辅助机制来针对存储器单元使用两个互补位线对和两个字线，以将一个值写到单元。这种写辅助机制可以用于增加对单元的成功写操作的概率(即，增加单元的可写性)。写辅助机制可以用于工作在很可能发生写入故障的环境中的存储器设备。具体地，这样的环境可以包括以较低电压、较高速度和/或较小拓扑布局为特征的那些环境。在共同转让的美国专利No.8,582,389中进一步详细描述了写辅助操作的实现，其全部公开内容通过引用并入本文。
例如，对于在单端口模式下工作的SRAM单元100的双端口SRAM阵列，对第一SRAM单元100的写辅助操作可以一开始包括对与第一SRAM单元100相对应的第一互补位线对BLA、NBLA和第二互补位线对BLB、NBLB二者的预充电。然后，也可以激活第一字线WLA和第二字线BLB二者。因此，在写辅助操作期间，要写入第一SRAM单元100的值可以被传送到第一互补位线对BLA，NBLA和第二互补位线对BLB，NBLB两者，并且该值然后可以从两个互补位线对传送到第一SRAM单元100的反馈回路120。
在执行如上所述的写辅助的一些情况下，存储值的损坏可发生在位于与第一SRAM单元100相同行中的存储器单元100中。因为在上述写辅助操作期间，第一字线WLA和第二字线BLB二者都被激活，所以沿着相同行的其它单元100将变为连接到它们的位线，这可导致电荷被注入到这些单元中。如果电荷足够高，则未被写入的单元100可能使其存储值受到干扰。为了最小化这种干扰的发生，在一些实现中，存储器设备可在写辅助操作期间在激活单元100的第二字线WLB之前引入时间延迟，在共同转让的美国专利NO.8,582,389中也对此进行了更详细讨论。结果，对于与所写入到的单元100连接到相同字线的其它单元100，与这些单元的第二互补位线对BLB、NBLB相关联的电荷可能经历衰减。因此，通过在激活第二字线时提供时间延迟，这些其它单元100可避免注入高到足以干扰所存储的值的电荷。类似地，在用于避免干扰所存储的值的其它实现中，存储器设备可激活第二字线WLB，且随后在执行写辅助操作时在激活第一字线WLA之前引入时间延迟。
在另一示例中，可以采用读取辅助机制，其中，在单个存储器时钟周期中，可以不针对存储器阵列中的单元100的行执行两个读取操作。例如，对于在单端口模式下工作的SRAM单元100的双端口SRAM阵列，可以执行对第一SRAM单元100的读取操作。对应于第一SRAM单元100的互补位线对可以在一开始被预充电。在这样的示例中，可以激活与第一SRAM单元100相关联的第一字线WLA或第二字线WLB，但不是两者都被激活，从而允许将存储在第一SRAM单元100中的值传送给相应的位线对。通过仅执行从包含第一SRAM单元100的行进行读取的一个读取操作，可以仅激活一个字线。因此，可以最小化与第一SRAM单元在相同行中的存储器单元中的存储值的损坏。
因此，在单端口模式下工作的存储器阵列可经由与存储器单元相关联的两个互补位线对和两个字线来访问单个存储器单元，例如当在存储器单元上执行写辅助时。该存储器阵列可以例如用于写失败的风险可能较高的低电压应用中。另一方面，在双端口模式下工作的存储器阵列可以允许通过不同的端口、字线和位线来在同一存储器时钟周期中访问阵列的两个存储器单元。这样的存储器阵列可用于例如涉及将同时访问存储器阵列的两个处理器的应用中。
鉴于以上所述，本文所描述的各种实现可用于为存储器设备的双端口存储器阵列选择端口模式。具体地，端口模式信号可以用于将双端口存储器阵列在单端口模式和双端口模式之间切换(即，调换)。
在一个实现中，存储器设备可以包括存储器阵列和访问控制电路，其中，访问控制电路可以用于基于端口模式信号在单端口模式和双端口模式之间切换存储器阵列。图2示出根据本文中所描述的各种实现的存储器设备200的框图。如图所示，存储器设备200可以包括双端口存储器阵列210和访问控制电路220。虽然下面的讨论是关于双端口存储器阵列的，但是本领域技术人员将会理解将以下实现应用于任何配置的多端口存储器阵列。
双端口存储器阵列210可以类似于上述的存储器阵列。双端口存储器阵列210可以是RAM阵列，例如SRAM阵列、DRAM阵列、ceRAM阵列、feRAM阵列和/或本领域技术人员已知的任何其他实现。在另一实现中，双端口存储器阵列210可由上文关于图1所描述的双端口SRAM单元100组成。如上所述，可使用八晶体管配置或本领域技术人员已知的任何其它晶体管配置来构建这些双端口SRAM单元100。
如图2中所示，存储器设备200可以包括两个端口，端口A和端口B，其他设备等可以通过这两个端口与存储器设备200通信。例如，两个处理器可以经由端口A和端口B与存储器设备200通信。在另一实现中，并且如本领域技术人员已知的，端口A和端口B可以均被配置为接收相应的存储器阵列地址信号和数据输入信号，并被配置为传送相应的数据输出信号。每个端口还可被配置为接收相应的时钟信号。经由端口A接收的地址信号在下文中可以被称为地址信号AA，且经由端口B接收的地址信号在下文中可以被称为地址信号AB。地址信号AA和AB可以各自指示阵列210中要被访问的存储器单元的位置。
经由端口A接收的数据输入信号在下文中可以被称为数据输入信号DA，而经由端口B接收的数据输入信号在下文中可以被称为数据输入信号DB。经由端口A传送的数据输出信号在下文中可以被称为数据输出信号QA，而经由端口B传送的数据输出信号在下文中可以被称为数据输出信号QB。类似地，经由端口A接收的时钟信号在下文中可以被称为时钟信号CLKA，而经由端口B接收的时钟信号在下文中可以被称为时钟信号CLKB。如下面进一步描述的，时钟信号CLKA和CLKB可以用于控制对阵列210的存储器单元的访问的定时。
如下面进一步描述的，访问控制电路220可以用于控制对阵列210的存储器单元的访问。具体地，访问控制电路220可以用于基于端口模式(PM)信号230在单端口模式和双端口模式之间切换存储器阵列210。在一个实现中，并且如下面进一步描述的，访问控制电路220可以包括在访问存储器单元时使用的地址解码器电路和定时电路。
访问控制电路220可直接接收PM信号230。如图所示，PM信号230可由存储器设备200接收，例如经由存储器设备200的引脚配置中的输入引脚接收。在另一实现中，PM信号230可由存储器设备200基于其它信号(例如，内部存储器时钟、存储器使能信号、写入使能信号和/或本领域技术人员已知的任何其它信号)导出。然后，导出的PM信号230可被传送给访问控制电路220。
图3示出根据本文中所描述的各种实现的存储器设备200的更详细的框图。如图所示，除了双端口存储器阵列210和访问控制电路220之外，存储器设备200还可以包括字线驱动器235和输入/输出电路240。
字线驱动器235可以用于驱动存储器阵列210的字线。如图所示，双端口存储器阵列210可以由双端口SRAM单元100组成，因此可以使用字线驱动器235来驱动阵列210的第一字线WLA和第二字线WLB。如本领域技术人员已知的，输入/输出电路240可以包括列复用器、读出放大器(sense amplifier)和写驱动器。具体地，列复用器可以用于将列中的互补位线对(例如，BLA和NBLA，或BLB和NBLB)复用到单个读出放大器中。读出放大器可用于在读取操作期间放大互补位线之间的差分电压信号。这些小的差分电压信号可以表示存储在具体的单独SRAM单元100中的数据值，并且可以由读出放大器放大到可识别的逻辑电平，以使得数据值可被存储器阵列210外部的逻辑所正确解译。此外，如本领域技术人员所知的，写驱动器可以与列复用器结合使用，以响应于写请求将数据值驱动到位线上。
如图所示，访问控制电路220还可以包括第一控制电路222和第二控制电路224.第一控制电路222可以与字线驱动器235结合使用，以基于地址信号AA选择性地激活阵列210的第一字线WLA中的一个第一字线。第一控制电路222可以与字线驱动器235结合使用，以基于时钟信号CLKA选择性地激活第一字线WLA中的一个第一字线。
图4示出根据本文中所描述的各种实现的第一控制电路222的更详细的框图。如图所示，第一控制电路222可以包括行解码器410和定时电路420。行解码器410可以被配置为接收和解码地址信号AA，其中地址信号可以在经由端口A接收时被编码。行解码器410的输出430可以包括已解码地址信号AA，并且输出430可以由字线驱动器235使用来激活阵列210的第一字线WLA中的一个第一字线。
定时电路420可以响应于时钟信号CLKA，其中，定时电路420可以使用时钟信号CLKA来产生脉冲，该脉冲继而可被用于控制行解码器410的激活。因此，定时电路420可以使用时钟信号CLKA来控制第一字线WLA的选择性激活的定时。
在另一实现中，第一控制电路222可以包括列解码器(未示出)，其也可以被配置为接收和解码地址信号AA。如本领域技术人员已知的，列解码器的输出310可以由输入/输出电路240用来选择性地激活阵列210的第一互补位线对BLA、NBLA中的一个第一互补位线对。此外，第一控制电路222还可以包括列定时电路(未示出)，以基于时钟信号CLKA来控制列解码器的激活。
回到图3，第二控制电路224可结合字线驱动器235使用，以选择性地激活阵列210的第二字线WLB中的一个第二字线。具体地，如下面进一步描述的，基于PM信号230，第二控制电路224可以从地址信号AA或地址信号AB中选择地址信号(以下称为“指派的地址信号”)。继而，第二控制电路224然后可以与字线驱动器235结合使用，以基于指派的地址信号选择性地激活阵列210的第二字线WLB中的一个第二字线。在另一实现中，如下所述，基于PM信号230，第二控制电路224可以从时钟信号CLKA或时钟信号CLKB中选择时钟信号(以下称为“指派的时钟信号”)。第二控制电路224然后可以与字线驱动器235结合使用，以基于指派的时钟信号选择性地激活阵列210的第二字线WLB中的一个第二字线。
图5示出根据本文中所描述的各种实现的第二控制电路224的更详细的框图。如图所示，第二控制电路224可以包括行解码器510和定时电路520。第二控制电路224还可以包括地址选择电路530和时钟选择电路540。
地址选择电路530可以用于基于PM信号230来选择指派的地址信号。如图所示，地址选择电路530可以是2对1复用器。也可以将本领域技术人员所知的其他实现用于地址选择电路530。因此，如图所示，如果PM信号是逻辑“0”值，则地址选择电路530可以选择地址信号AA作为指派的地址信号。相反，如果PM信号是逻辑“1”值，则地址选择电路530可以选择地址信号AB作为指派的地址信号。
行解码器510可以被配置为在然后接收和解码所指派的地址信号。行解码器510的输出550可以包括已解码的指派的地址信号，并且输出550可以由字线驱动器235使用来激活阵列210的第二字线WLB中的一个第二字线。
因此，为了将存储器阵列210切换到单端口模式，PM信号可以被设置为将使得地址选择电路530选择地址信号AA来作为指派的地址信号的值(例如，图5中的逻辑“0”值)，因为在这种情况下，字线驱动器235将基于相同的地址(即，地址信号AA)选择性地激活第一字线WLA和第二字线WLB，因为由字线驱动器使用的输出430和550二者会包括已解码的地址信号AA。因此，针对阵列210中的相同行的存储器单元100，将会激活第一字线WLA和第二字线WLB，从而允许阵列210在单端口模式下工作(例如，执行针对单个存储器单元100的写辅助操作，如上所述)。
类似地，为了将存储器阵列210切换到双端口模式，PM信号可被设置为将使得地址选择电路530选择地址信号AB来作为指派的地址信号的值(例如，图5中的逻辑“1”值)，因为在这种情况下，字线驱动器235将基于来自行解码器410的已解码的地址信号AA来选择性地激活第一字线WLA中的一个第一字线，并且基于来自行解码器510的已解码的地址信号AB来选择性地激活第二字线WLB中的一个第二字线。因此，针对阵列210中的不同行的存储器单元100，可以激活第一字线WLA和第二字线WLB，从而允许阵列210在双端口模式下工作(即，允许同时访问阵列的两个存储器单元100)。
在另一实现中，时钟选择电路540可以用于基于PM信号230选择指派的时钟信号。如图所示，时钟选择电路540可以是2对1复用器。也可以将本领域技术人员所知的其他实现用于时钟选择电路540。因此，如果PM信号是逻辑“0”值，则时钟选择电路530可以选择时钟信号CLKA作为指派的时钟信号。相反，如果PM信号是逻辑“1”值，则时钟选择电路530可以选择时钟信号CLKB作为指派的时钟信号。
定时电路520可被配置为在然后接收指派的时钟信号，其中，定时电路520可以使用指派的时钟信号来生成脉冲，该脉冲继而可用于控制行解码器510的激活。因此，定时电路520可以使用指派的时钟信号来控制第二字线WLB的选择性激活的定时。
因此，当存储器阵列210被切换到单端口模式(即，时钟信号CLKA是指派的时钟信号)时，第一字线WLA和第二字线WLB的选择性激活都基于时钟信号CLKA。因此，针对阵列210中的相同行的存储器单元100，将会同时激活第一字线WLA和第二字线WLB，从而允许阵列210在单端口模式下工作(例如，执行写辅助操作或读取辅助操作)。在另一实现中，当对单个存储器单元100执行写辅助操作时，定时电路520可在激活行解码器510时引入时间延迟，这因而将延迟对第二字线WLB之一的选择性激活，从而最小化干扰该行的其他单元中的存储值的风险。在另一实现中，当对单个存储器单元100执行写辅助操作时，定时电路420可在激活行解码器410时引入时间延迟，这因而将延迟对第一字线WLA之一的选择性激活，从而最小化干扰该行的其他单元中的存储值的风险。
类似地，当存储器阵列210被切换到双端口模式(即，PM信号230被设置为逻辑“1”值)时，对第一字线WLA之一的选择性激活可以基于时钟信号CLKA，且对第二字线WLB之一的选择性激活可以基于来自定时电路520的时钟信号CLKB。因此，针对阵列210中的不同行的存储器单元100，可以使用不同时钟激活第一字线WLA和第二字线WLB，从而允许阵列210在双端口模式下工作(即，允许同时访问阵列的两个存储器单元100)。
在另一实现中，第二控制电路224可以包括列解码器(未示出)，其也可以被配置为接收和解码指派的地址信号。如本领域技术人员已知的，列解码器的输出320可以由输入/输出电路240用来选择性地激活阵列210的第二互补位线对BLB、NBLB中的一个第二互补位线对。因此，当存储器阵列210被切换到单端口模式(例如，PM信号230被设置为逻辑“0”值)时，输入/输出电路240可基于相同地址(例如，地址信号AA)选择性地激活第一位线对和第二位线对。因此，针对阵列210中的相同列的存储器单元100，将会激活第一位线对和第二位线对，从而允许阵列210在单端口模式下工作(例如，执行对单个存储器单元100的写辅助操作，如上所述)。类似地，当存储器阵列210被切换到双端口模式(例如，PM信号230被设置为逻辑“1”值)时，输入/输出电路240可基于不同的地址信号激活第一位线对和第二位线对。因此，针对阵列210中的不同列的存储器单元100，可以激活第一位线对和第二位线对，从而允许阵列210在双端口模式下工作(即，允许同时访问阵列的两个存储器单元100)。
在另一实现中，第一控制电路222可以包括与第二控制电路224类似的组件，包括地址选择电路和时钟选择电路。尽管在图2-图5中未示出，但本领域技术人员将理解，第一控制电路222可以使用第一PM信号并且第二控制电路224可以使用第二PM信号来激活存储器阵列210的字线。例如，在这种实现中，第一控制电路222可以基于第一PM信号从地址信号AA或地址信号AB中选择地址信号(以下称为“第一指派地址信号”)。继而，第一控制电路222然后可以与字线驱动器235结合使用，以基于第一指派地址信号选择性地激活阵列210的第一字线WLA中的一个第一字线。在另一实现中，基于第一PM信号，第一控制电路222可以从时钟信号CLKA或时钟信号CLKB中选择时钟信号(以下称为“指派的时钟信号”)。第一控制电路222然后可以与字线驱动器235结合使用，以基于第一指派的时钟信号选择性地激活阵列210的第一字线WLA中的一个第一字线。第二控制电路224可以类似地基于第二PM信号从地址信号AA或地址信号AB中选择第二指派地址信号。
返回到图2-图5，因此，访问控制电路220(且具体地，第二控制电路224)可以使用PM信号230来在单端口模式和双端口模式之间切换存储器阵列210。例如，图6示出根据本文中所描述的各种实现的存储器设备200的时序图。
如图所示，当PM信号230可被设置为低(即，逻辑“0”值)时，存储器阵列210可被切换到单端口模式。具体地，当处于单端口模式时，字线驱动器235可以基于相同的地址(即，地址信号AA)选择性地激活第一字线WLA和第二字线WLB，因为字线驱动器所使用的输出430和550二者将会包括已解码的地址信号AA。由此，当处于单端口模式时，将针对阵列210中相同行的存储器单元100同时激活第一字线WLA和第二字线WLB。
在存储器阵列210处于单端口模式的情况下，可以对具体存储器单元100执行写辅助操作，如上所述。具体地，如上所述，在写辅助操作期间，要写入存储器单元100的值可被传送给与该存储器单元100相关联的第一互补位线对BLA、NBLA和第二互补位线对BLB、NBLB二者。假设存储器单元100的第一字线WLA和第二字线WLB被激活，则可在然后从两个互补位线对向存储器单元100传送相同的值。
例如，如图6所示，为了在单端口模式下利用存储器阵列210执行写辅助操作，可在一开始基于已解码的地址信号AA激活与第一存储器单元100相关联的第一字线WLA，以执行针对存储器单元100的写操作。在从第一字线WLA的激活起的时间延迟之后，还可基于已解码的地址信号AA激活与第一存储器单元100相关联的第二字线WLB，以对第一存储器单元100执行写操作，如WLB的“writeA”脉冲所示。
如先前所解释的，时间延迟允许在关联于其它存储器单元100的互补位线对上的电荷衰减，该其它存储器单元100与第一存储器单元100在相同行上。例如，如图6所示，未选择的位线BLA和未选择的位线BLB对应于与第一存储器单元100在相同行上的第二存储器单元100。在激活第一字线WLA以执行写操作和激活第二字线WLA以执行写辅助操作(即，“写入A”操作)之间的时间延迟期间，可以减少与未选择的位线BLA和未选择的位线BLB相关联的电荷。因此，在针对“写入A”操作的第二字线WLB的激活之前，未选择的位线BLA和未选择的位线BLB上的电荷可以衰减到以下程度：第二存储器单元100避免注入将会干扰第二存储器单元100中的存储值的电荷。
在另一实现中，访问控制电路220可以使用PM信号230来在单个存储器时钟周期期间在单端口模式与双端口模式之间切换存储器阵列210。在这样的实现中，存储器阵列210可以在单个存储器时钟周期期间被访问多次。由此，在低电压环境中操作的存储器设备200可以被配置为使存储器阵列210在单个存储器时钟周期期间在双端口模式和单端口模式下二者下工作。
例如，如上所述，图6示出了与第一存储器单元100相关联的第一字线WLA，其可以在单个存储器时钟周期期间基于已解码的地址信号AA而激活，以执行写操作。在一个实现中，第一字线WLA可以每个存储器时钟周期激活一次。如上所述，在存储器阵列210处于单端口模式下时，第二字线WLB也可以在该单个存储器时钟周期期间基于已解码的地址信号AA而被激活，以针对第一存储器单元100执行写辅助操作，如WLB的“writeA”脉冲所示。
在相同的单个存储器时钟周期期间，但在激活第二字线WLB以用于写辅助操作之前，存储器阵列210可以(例如在存储器时钟周期的开始处)在双端口模式下工作。在PM信号230设置为高(即，逻辑“1”值)的情况下，字线驱动器235可以基于地址信号AA选择性地激活第一字线WLA，并且基于地址信号AB选择性地激活第二字线WLB。因此，可以选择性地激活第一字线WLA和第二字线WLB，以允许同时访问阵列的两个不同的存储器单元100。
例如，如图6所示，在单个存储器时钟周期的开始处，PM信号230可以被设置为高以将存储器阵列210置于双端口模式。此外，在该存储器时钟周期的开始处，可以基于已解码的地址信号AA激活与第一存储器单元100相关联的第一字线WLA，以对第一存储器单元100执行写操作。此外，在该存储器时钟周期的开始处，可以基于已解码的地址信号AB激活第二字线WLB，以执行从第二存储器单元100进行读取的读取操作，如WLB的“readB”脉冲所示。已解码的地址信号AA和AB可以对应于存储器阵列210的不同行。稍后，在该存储器时钟周期期间，PM信号230可以被设置为低以将存储器阵列210置于单端口模式。在单端口模式期间，可以对第一存储器单元100执行写辅助操作。在这样的示例中，当存储器阵列210从双端口模式切换到单端口模式时，相同的第一字线WLA可以保持激活。稍后，在该存储器时钟周期期间且在单端口模式期间，可以基于已解码的地址信号AA来激活第二字线WLB，以对第一存储器单元100执行写辅助操作(即，“writeA”操作)，如上所述。由此，可以基于已解码的地址信号AA来激活第一字线WLA和第二字线WLB，以对第一存储器单元100执行写辅助操作。此外，在阵列210的单模式工作期间初始激活第一字线WLA与在阵列210的双模式工作期间激活第二字线WLB之间的时间段可以大于或等于在与其他存储器单元100相关联的互补位线对上充分衰减电荷所需的时间延迟，该其他存储器单元100与第一存储器单元100在相同行上。由此，使用第一字线WLA和第二字线WLB对第一存储器单元100执行写辅助操作，存储器单元100可避免注入将会干扰相同行的一个或多个其它单元100中的存储值的电荷。
在单个存储器时钟周期期间在单端口模式和双端口模式之间切换存储器阵列210可以允许在该存储器时钟周期期间多次激活具体的字线集合。在单个存储器时钟周期期间对具体字线集合(即，WLA或WLB)访问两次可被称为双泵送(double-pumping)，如以上示例的情况。
也可以执行类似于图6的其他示例。在一个这样的示例中，在存储器时钟周期期间对第一存储器单元100执行写辅助操作(即，单端口模式期间的“writeA”操作)之前，可基于已解码的地址信号AA来激活与第一存储器单元100相关联的第一字线WLA，以执行对第一存储器单元100的写操作，且在存储器阵列210在双端口模式下工作的情况下，可基于已解码的地址信号AB来激活第二字线WLB，以执行从第二存储器单元100进行读取的读取操作(即，“readB”操作)。然而，在该示例中，已解码的地址信号AA和AB可以对应于存储器阵列210的相同行。因此，为了避免干扰相同行上的其他单元100的存储值，可仅在从第一字线WLA被激活以用于writeA操作起已经过去时间延迟之后，才激活第二字线WLB以用于readB操作。稍后，在该存储器时钟周期期间，PM信号230可以被设置为低以将存储器阵列210置于单端口模式。在单端口模式期间，可以对第一存储器单元100执行写辅助操作。在这样的示例中，在存储器阵列210从双端口模式切换到单端口模式时，相同的第一字线WLA和相同的第二字线WLB可保持激活，因为这些字线已经对应于第一存储器单元100的行。具体地，稍后，在存储器时钟周期期间且在单端口模式期间，第一字线WLA和第二字线WLB可以用于基于已解码的地址信号AA来执行对第一存储器单元100的写辅助操作，如上所述。
在另一示例中，在存储器时钟周期期间对第一存储器单元100执行写辅助操作(即，单端口模式期间的“writeA”操作)之前，可基于已解码的地址信号AA来激活与第一存储器单元100相关联的第一字线WLA，以执行从第一存储器单元100进行读取的读取操作，且在存储器阵列210在双端口模式下工作的情况下，可基于已解码的地址信号AB来激活第二字线WLB，以执行从第二存储器单元100进行读取的读取操作。已解码的地址信号AA和AB可以对应于存储器阵列210的不同行。稍后，在该存储器时钟周期期间，PM信号230可以被设置为低以将存储器阵列210置于单端口模式。在单端口模式期间，可以对第一存储器单元100执行写辅助操作。在这样的示例中，当存储器阵列210从双端口模式切换到单端口模式时，相同的第一字线WLA可以保持激活。稍后，在该存储器时钟周期期间且在单端口模式期间，可以基于已解码的地址信号AA来激活第二字线WLB，以对第一存储器单元100执行写辅助操作(即，“writeA”操作)，如上所述。由此，可以基于已解码的地址信号AA来激活第一字线WLA和第二字线WLB，以对第一存储器单元100执行写辅助操作。此外，在阵列210的单模式工作期间初始激活第一字线WLA与在阵列210的双模式工作期间激活第二字线WLB之间的时间段可以大于或等于在与其他存储器单元100相关联的互补位线对上充分衰减电荷所需的时间延迟，该其他存储器单元100与第一存储器单元100在相同行上。由此，使用第一字线WLA和第二字线WLB对第一存储器单元100执行写辅助操作，存储器单元100可避免注入将会干扰相同行的一个或多个其它单元100中的存储值的电荷。
在另一示例中，在存储器时钟周期期间对第一存储器单元100执行写辅助操作(即，单端口模式期间的“writeA”操作)之前，可基于已解码的地址信号AA来激活与第一存储器单元100相关联的第一字线WLA，以执行从第一存储器单元100进行读取的读取操作，且在存储器阵列210在双端日模式下工作的情况下，可基于已解码的地址信号AB来激活第二字线WLB，以执行从第二存储器单元100进行读取的读取操作。然而，在该示例中，已解码的地址信号AA和AB可以对应于存储器阵列210的相同行。因此，为了避免干扰在相同行上的其他单元100的存储值，可仅在从第一字线WLA被激活起已经过去第一时间延迟之后才激活第二字线WLB，上文关于读取辅助机制对此进行了讨论。稍后，在该存储器时钟周期期间，PM信号230可以被设置为低以将存储器阵列210置于单端口模式。在单端口模式期间，可以对第一存储器单元100执行写辅助操作。在这样的示例中，在存储器阵列210从双端口模式切换到单端口模式时，相同的第一字线WLA和相同的第二字线WLB可保持激活，因为这些字线已经对应于第一存储器单元100的行。具体地，稍后，在存储器时钟周期期间且在单端口模式期间，第一字线WLA和第二字线WLB可以用于基于已解码的地址信号AA来执行对第一存储器单元100的写辅助操作，如上所述。
在另一实例中，在存储器时钟周期期间对第一存储器单元100执行写辅助操作(即，“writeA”操作)之前，可基于已解码的地址信号AA来激活与第一存储器单元100相关联的第一字线WLA，以执行从第一存储器单元100进行读取的读取操作。然而，存储器阵列210可以在单端口模式下工作，其中第二字线WLB可以不被激活。由此，如上文关于读取辅助机制所论述的，可仅使用第一字线WLA来执行读取操作。稍后，在该存储器时钟周期期间，PM信号230可以被设置为使得存储器阵列210保持在单端口模式下。具体地，稍后，在该存储器时钟周期期间且在单端口模式期间，可以对第一存储器单元100执行写辅助操作。在这样的示例中，当存储器阵列210从双端口模式切换到单端口模式时，相同的第一字线WLA可以保持激活。稍后，在该存储器时钟周期期间且在单端口模式期间，可以基于已解码的地址信号AA来激活第二字线WLB，以对第一存储器单元100执行写辅助操作(即，“writeA”操作)，如上所述。由此，可以基于已解码的地址信号AA来激活第一字线WLA和第二字线WLB，以对第一存储器单元100执行写辅助操作。此外，初始激活第一字线WLA与激活第二字线WLB之间的时间段可以大于或等于在与其他存储器单元100相关联的互补位线对上充分衰减电荷所需的时间延迟，该其他存储器单元100与第一存储器单元100在相同行上。由此，使用第一字线WLA和第二字线WLB对第一存储器单元100执行写辅助操作，存储器单元100可避免注入将会干扰相同行的一个或多个其它单元100中的存储值的电荷。
如本领域技术人员已知的，也可以实现在单个存储器时钟周期期间在单端口模式和双端口模式之间切换存储器阵列210的其它类似示例。然而，应注意，某些示例可能不由上文关于图2-5论述的存储器设备200来执行。在一个这样的示例中，在该存储器时钟周期期间对第一存储器单元100执行写辅助操作(即，“writeA”操作)之前，不管是对阵列210的相同行还是不同行而言，第一字线WLA和第二字线WLB可以不都被用于对存储器阵列210执行写操作。
在另一实现中，存储器设备200可被配置为对在双端口模式下工作的存储器阵列210执行旁路操作。在这样的操作中，存储器阵列210可被用于使用来自第一端口(例如端口A)的数据在单端口模式下对具体单元100执行写操作，并且用于在双端口模式下执行从相同单元100进行读取的读取操作，以使用第二端口(例如，端口B)从设备200进行传送。在这种实现中，在单个存储器时钟周期的开始处，PM信号230可以被设置为低，以将存储器阵列210置于单端口模式。此外，在该存储器时钟周期的开始处，可以基于来自端口A的已解码的地址信号AA激活与第一存储器单元100相关联的第二字线WLB，以对第一存储器单元100执行写操作，其中从端口A的数据输入DA接收要写入的数据。然后，可以基于已解码的地址信号AA激活与存储器单元100相关联的第一字线WLA，以用于写辅助操作，其中，仅在从第二字线WLB被激活起已经过时间延迟之后才激活第一字线WLA，以还将数据输入DA写入存储器单元100中。稍后，在该存储器时钟周期期间，PM信号230可以被设置为高，以将存储器阵列210置于双端口模式。由此，稍后，在该存储器时钟周期期间且在双端口模式期间，第二字线WLB可以保持活跃且用于执行从存储器单元100进行读取的读取操作，其中从存储器单元100读取出数据来作为端口B的数据输出QB。在读取操作期间，第一字线WLA可用于执行写操作。也可以使用本领域技术人员已知的旁路操作的其他实现。
图7示出了根据本文描述的各种实现的在存储器设备中使用PM信号的方法700的过程流程图。应当理解，虽然方法700指出操作的具体执行顺序，但在一些实现中，操作的某些部分可能以不同的顺序并且在不同的系统上执行。此外，在一些实现中，可以向该方法添加额外的操作或框。同样地，可以省略一些操作或框。
在框710处，存储器设备可被配置为经由第一端口接收第一地址信号。例如，如图2所示，存储器设备200可被配置为经由端口A接收地址信号AA。
在框720处，存储器设备可被配置为经由第二端口接收第二地址信号。例如，如图2所示，存储器设备200可以被配置为经由端口B接收地址信号AB。
在框730处，存储器设备可被配置为接收PM信号。如图2所示，存储器设备200可被配置为接收PM信号230。在一个实现中，PM信号可由存储器设备(例如经由输入引脚)接收。在另一实现中，PM信号可由存储器设备基于其它信号(例如，内部存储器时钟、存储器使能信号、写入使能信号和/或本领域技术人员已知的任何其它信号)导出。
在框740处，存储器设备可被配置为基于第一地址信号选择性地激活存储器阵列的多个第一字线中的一个第一字线。例如，如图3所示，访问控制电路220可以包括第一控制电路222，其可以与字线驱动器235结合使用，以基于地址信号AA选择性地激活阵列210的第一字线WLA中的一个第一字线。此外，输入/输出电路240可以使用第一控制电路222来选择性地激活阵列210的第一互补位线对BLA、NBLA中的一个第一互补位线对。
在框750处，存储器设备可被配置为基于指派的地址信号选择性地激活存储器阵列的多个第二字线中的一个第二字线。例如，如图3所示，访问控制电路220可以包括第二控制电路224，其可以与字线驱动器235结合使用，以选择性地激活阵列210的第二字线WLB中的一个第二字线。具体地，第二控制电路224可以包括地址选择电路530，其可以用于基于PM信号230来选择指派的地址信号(参见图5)。此外，第二控制电路224可以用于选择性地激活阵列210的第二互补位线对BLB、NBLB中的一个第二互补位线对。
总之，存储器设备可以使用PM信号在单端口模式和双端口模式之间切换存储器阵列。因此，在低电压环境中操作的存储器设备可以包括存储器阵列，该存储器阵列可例如通过使用存储器设备的输入引脚输入PM信号的值来在双端口模式和单端口模式中操作。具体地，诸如读取-读取操作或读取-写操作的双端口操作可在可有益于写辅助操作的执行的延迟时间段期间执行。
本文提供的描述可以涉及具体实现。应当理解，本文提供的讨论是为了使本领域普通技术人员能够制作和使用在本文中由权利要求的主题所限定的任何主题而提供的。
应当意指的是，权利要求的主题不限于本文提供的实现和说明，而是包括这些实现的修改形式，包括根据权利要求的实现的各部分以及不同实现的各要素的组合。应该理解在任何这种实现的开发中，如在任何工程或设计项目中，应当做出许多实现特定的决定以达到开发者的特定目标，例如服从与系统相关和业务相关的约束，这可能在实现之间不同。此外，应理解这种开发尝试可能是复杂的并消耗时间的，但依然是受益于本公开的本领域普通技术人员惯常的设计、制作和制造。
已经详细参考了各种实现，其示例在附图和图中示出。在详细描述中，阐述了许多具体细节以提供对本文所提供的公开的透彻理解。然而，本文提供的公开可以在没有这些具体细节的情况下实施。在一些其它实例中，没有详细描述公知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的细节。
还应当理解，尽管术语第一、第二等在本文中可以用于描述各种元素，但是这些元素不应受这些术语限制。这些术语仅用于将一个元素与另一个元素区分开。例如，第一元素可以被称为第二元素，并且类似地，第二元素可以被称为第一元素。第一元素和第二元素分别都是元素，但是它们不被认为是相同的元素。
在本文提供的本公开的描述中使用的术语是为了描述具体实现，而不旨在限制本文提供的公开。除非上下文另有明确说明，在本文提供的本公开的描述和所附权利要求中使用的单数形式“一”、“一个”和“该”也旨在包括复数形式。本文所使用的术语“和/或”指代并包括一个或多个相关联的所列项目的任何和所有可能的组合。当在本说明书中使用时，术语“包括”和/或“包含”指定所述的特征、整数、步骤、操作、元素和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元素、组件和/或其组合的存在或添加。
如本文所使用的，根据上下文，术语“如果”可以被解释为表示“在...的时候”或“在...时”或“响应于确定...”或“响应于检测...”。类似地，取决于上下文，短语“如果确定”或“如果检测到[所述的条件或事件]”可以被解释为意指“在确定...时”或“响应于确定..”或“在检测到[所述条件或事件]时”或“响应于检测到[所述条件或事件]”。术语“上”和“下”；“更高”和“更低”；“向上”和“向下”；“下面”和“上面”；以及指示在给定点或元素上方或下方的相对位置的其它类似术语可结合本文所述的各种技术的一些实现来使用。
虽然前述内容涉及本文所描述的各种技术的实现，但可根据本文的公开(其可由所附权利要求书确定)来设计其它实现和进一步的实现。尽管已经以对结构特征和/或方法动作特定的语言描述了主题，但是应当理解的是，在所附权利要求中限定的主题不必受限于以上描述的特定特征或动作。相反，上面描述的特定特征和动作是作为实现权利要求的示例形式而公开的。

Claims (18)

1.一种存储器设备，包括：
存储器阵列，包括多个存储器单元，其中，所述存储器单元被配置为使用多个第一字线和多个第二字线来访问；
多个访问端口，包括第一访问端口和第二访问端口，其中，所述第一访问端口被配置为接收第一地址信号和第一时钟信号，而所述第二访问端口被配置为接收第二地址信号和第二时钟信号；以及
访问控制电路，用于基于所述第一地址信号和所述第一时钟信号选择性地激活所述多个第一字线中的一个第一字线，且用于基于所指派的地址信号和所指派的时钟信号选择性地激活所述多个第二字线中的一个第二字线，其中，所述访问控制电路包括：
地址选择电路，被配置为基于端口模式信号选择所述所指派的地址信号，其中，当所述端口模式信号指示单端口模式时，所述地址选择电路选择所述第一地址信号作为所述所指派的地址信号，而当所述端口模式信号指示双端口模式时，所述地址选择电路选择所述第二地址信号作为所述所指派的地址信号；以及
时钟选择电路，用于基于所述端口模式信号选择所述所指派的时钟信号，其中，当所述端口模式信号指示单端口模式时，所述时钟选择电路选择所述第一时钟信号作为所述所指派的时钟信号，而当所述端口模式信号指示双端口模式时，所述时钟选择电路选择所述第二时钟信号作为所述所指派的时钟信号。
2.根据权利要求1所述的存储器设备，其中，所述地址选择电路包括2对1复用器，当所述端口模式信号是逻辑0值时，所述地址选择电路选择所述第一地址信号作为所述所指派的地址信号，而当所述端口模式信号是逻辑1值时，所述地址选择电路选择所述第二地址信号作为所述所指派的地址信号。
3.根据权利要求1所述的存储器设备，其中，所述访问控制电路还包括：
第一行解码器，用于基于所述第一地址信号选择性地激活所述多个第一字线中的所述一个第一字线；以及
第二行解码器，用于基于从所述地址选择电路接收的所述所指派的地址信号来选择性地激活所述多个第二字线中的所述一个第二字线。
4.根据权利要求1所述的存储器设备，其中，所述端口模式信号是经由所述存储器设备的输入引脚接收的。
5.根据权利要求1所述的存储器设备，其中，所述访问控制电路被配置为：结合一个或多个字线驱动器选择性地激活所述多个第一字线中的一个第一字线和选择性地激活所述多个第二字线中的一个第二字线。
6.根据权利要求1所述的存储器设备，其中，当所述存储器阵列在单端口模式下工作时，所述多个第一字线中被选择性地激活的一个第一字线和所述多个第二字线中被选择性地激活的一个第二字线被用于在单个存储器单元中写入相同数据值，并且其中当所述存储器阵列在单端口模式下工作时，所述多个第二字线中的所述一个第二字线是在从所述多个第一字线中的所述一个第一字线被选择性地激活起的延迟时间段之后被选择性地激活的。
7.根据权利要求1所述的存储器设备，其中，所述存储器阵列被配置为：基于所述端口模式信号，在存储器时钟周期中在单端口模式与双端口模式之间切换一次或多次。
8.根据权利要求7所述的存储器设备，其中，
所述存储器阵列被配置为在所述存储器时钟周期的开始处在双端口模式下工作，其中，所述访问控制电路：
选择性地激活所述多个第一字线中的所述一个第一字线，以执行对第一存储器单元的写操作；以及
选择性地激活所述多个第二字线中的所述一个第二字线，以执行从第二存储器单元读取的读取操作，其中所述第一存储器单元和所述第二存储器单元位于所述存储器阵列的不同行中；以及
所述存储器阵列被配置为：在所述存储器时钟周期中的在所述多个第一字线中的所述一个第一字线被选择性地激活起的延迟时间段之后的时间期间，在单端口模式下工作，其中，所述访问控制电路选择性地激活所述多个第二字线中的所述一个第二字线，以执行对所述第一存储器单元的写操作。
9.根据权利要求7所述的存储器设备，其中：
所述存储器阵列被配置为在所述存储器时钟周期的开始处在双端口模式下工作，其中，所述访问控制电路：
选择性地激活所述多个第一字线中的所述一个第一字线，以执行从第一存储器单元读取的读取操作；
在所述多个第一字线中的所述一个第一字线被选择性地激活起的第一延迟时间段之后，选择性地激活所述多个第二字线中的所述一个第二字线，以执行从第二存储器单元读取的读取操作，其中，所述第一存储器单元和所述第二存储器单元位于所述存储器阵列的相同行中；以及
所述存储器阵列被配置为在所述存储器时钟周期期间并在所述读取操作之后在单端口模式下工作，其中，所述访问控制电路选择性地激活所述多个第二字线中的所述一个第二字线，以执行对所述第一存储器单元的写操作。
10.根据权利要求7所述的存储器设备，其中：
所述存储器阵列被配置为在所述存储器时钟周期的开始处在单端口模式下工作，其中，所述访问控制电路一开始激活所述多个第一字线中的所述一个第一字线，以执行从第一存储器单元读取的读取操作，并且其中所述多个第二字线中的所述一个第二字线是非激活的；以及
所述存储器阵列被配置为在所述存储器时钟周期期间并在所述读取操作之后继续在单端口模式下工作，其中，所述访问控制电路选择性地激活所述多个第二字线中的所述一个第二字线，以执行对所述第一存储器单元的写操作。
11.根据权利要求7所述的存储器设备，其中，所述存储器设备被配置为执行旁路操作，其中：
所述第一访问端口被配置为接收第一数据；
所述存储器阵列被配置为在存储器时钟周期的开始处在单端口模式下工作，其中，所述访问控制电路：
选择性地激活所述多个第二字线中的所述一个第二字线，以执行将所述第一数据写到存储器单元的写操作；
选择性地激活所述多个第一字线中的所述一个第一字线，以在从所述多个第二字线中的所述一个第二字线被选择性地激活起的延迟时间段之后，执行将所述第一数据写到所述存储器单元的写操作；
所述存储器阵列被配置为在所述存储器时钟周期期间在双端口模式下工作，其中，所述访问控制电路选择性地激活所述多个第二字线中的所述一个第二字线，以执行从第一存储器单元读取所述第一数据的读取操作；以及
所述第二访问端口被配置为响应于所述读取操作来输出所述第一数据。
12.一种存储器设备的使用方法，包括：
经由存储器设备的第一访问端口接收第一地址信号和第一时钟信号；
经由所述存储器设备的第二访问端口接收第二地址信号和第二时钟信号；
在所述存储器设备处接收端口模式信号，其中，所述端口模式信号指示所述存储器设备的存储器阵列是要在单端口模式下工作还是要在双端口模式下工作；
基于所述第一地址信号和所述第一时钟信号选择性地激活所述存储器阵列的多个第一字线中的一个第一字线；以及
基于所指派的地址信号和所指派的时钟信号选择性地激活所述存储器阵列的多个第二字线中的一个第二字线，其中，选择性地激活所述多个第二字线中的所述一个第二字线包括：
当所述端口模式信号指示所述存储器阵列要在单端口模式下工作时，选择所述第一地址信号作为所述所指派的地址信号并选择所述第一时钟信号作为所述所指派的时钟信号；以及
当所述端口模式信号指示所述存储器阵列要在双端口模式下工作时，选择所述第二地址信号作为所述所指派的地址信号并选择所述第二时钟信号作为所述所指派的时钟信号。
13.根据权利要求12所述的方法，还包括：当所述存储器阵列在单端口模式下工作时，向所述存储器阵列的单个存储器单元写入相同的数据值。
14.根据权利要求12所述的方法，其中，选择性地激活所述多个第二字线中的所述一个第二字线还包括：当所述存储器阵列在单端口模式下工作时，在从所述多个第一字线中的所述一个第一字线被选择性地激活起的延迟时间段之后，选择性地激活所述多个第二字线中的所述一个第二字线。
15.根据权利要求12所述的方法，还包括：基于所述端口模式信号，在存储器时钟周期中，将所述存储器阵列在单端口模式与双端口模式之间切换一次或多次。
16.根据权利要求15所述的方法，还包括：
在所述存储器时钟周期的开始处接收所述端口模式信号，其中，所述端口模式信号指示所述存储器阵列要在双端口模式下工作；
选择性地激活所述多个第一字线中的所述一个第一字线，以执行对第一存储器单元的写操作；
选择性地激活所述多个第二字线中的所述一个第二字线，以执行从第二存储器单元读取的读取操作，其中，所述第一存储器单元和所述第二存储器单元位于所述存储器阵列的不同行中；
在所述存储器时钟周期期间再次接收所述端口模式信号，其中，所述端口模式信号指示所述存储器阵列要在单端口模式下工作；以及
在从所述多个第一字线中的所述一个第一字线被选择性地激活起的延迟时间段之后，选择性地激活所述多个第二字线中的所述一个第二字线，以执行对所述第一存储器单元的写操作。
17.一种集成电路，包括：
静态随机存取存储器“SRAM”阵列，包括多个SRAM单元，其中，所述SRAM单元被配置为使用多个第一字线和多个第二字线来访问；
多个访问端口，包括第一访问端口和第二访问端口，其中，所述第一访问端口被配置为接收第一地址信号和第一时钟信号，而所述第二访问端口被配置为接收第二地址信号和第二时钟信号；以及
访问控制电路，用于基于所述第一地址信号和所述第一时钟信号选择性地激活所述多个第一字线中的一个第一字线，且用于基于所指派的地址信号和所指派的时钟信号选择性地激活所述多个第二字线中的一个第二字线，所述访问控制电路包括：
地址选择电路，被配置为基于端口模式信号选择所述所指派的地址信号，其中，当所述端口模式信号指示单端口模式时，所述地址选择电路选择所述第一地址信号作为所述所指派的地址信号，且当所述端口模式信号指示双端口模式时，所述地址选择电路选择所述第二地址信号作为所述所指派的地址信号；以及
时钟选择电路，用于基于所述端口模式信号选择所述所指派的时钟信号，其中，当所述端口模式信号指示单端口模式时，所述时钟选择电路选择所述第一时钟信号作为所述所指派的时钟信号，而当所述端口模式信号指示双端口模式时，所述时钟选择电路选择所述第二时钟信号作为所述所指派的时钟信号。
18.根据权利要求17所述的集成电路，其中，所述地址选择电路包括2对1复用器，当所述端口模式信号是逻辑0值时，所述地址选择电路选择所述第一地址信号作为所述所指派的地址信号，而当所述端口模式信号是逻辑1值时，所述地址选择电路选择所述第二地址信号作为所述所指派的地址信号。
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