TWI713052B - 與記憶體一起使用之埠模式 - Google Patents

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Abstract

本文描述之各種實施方案可係指且可係關於與記憶體一起使用埠模式。在一項實施方案中，一記憶體裝置可包含存取控制電路，用於基於一第一存取埠中之第一位址信號而選擇性地啟動複數個第一字線之一者；且用於基於指派之位址信號而選擇性地啟動複數個第二字線之一者。該存取控制電路可包含經組態以基於一埠模式信號來選擇指派之位址信號的位址選擇電路，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇第一位址信號作為指派之位址信號，且其中當該埠模式信號指示一雙埠模式時，該位址選擇電路選擇一第二存取埠中之第二位址信號作為指派之位址信號。

Description

與記憶體一起使用之埠模式
本段意欲提供相關資訊以瞭解本文描述之各種技術。如本段之標題所提示，此係相關技術之一討論且絕不應暗指該相關技術係先前技術。一般而言，相關技術可或可不係指先前技術。因此，應瞭解本段中之任何陳述應自此角度閱讀而非作為對先前技術之任何承認。 積體電路(IC)可由一或多個輸入/輸出裝置、標準裝置、記憶體裝置及/或類似者之配置形成。在一個案例中，記憶體裝置可包含配置成記憶體胞之記憶體陣列及將資料寫入至記憶體胞且自該等記憶體胞讀取資料之相關電路。特定言之，一記憶體陣列之記憶體胞(諸如一隨機存取記憶體(RAM)陣列)可組織成列及行。此等個別記憶體胞內之邏輯鎖存器可用於儲存表示一邏輯「1」或「0」之一資料位元。此等記憶體胞亦可由字線(WL)及互補位元線(BL)對互連。 在一些案例中，可使用具有雙埠之記憶體裝置。此等裝置之記憶體陣列可具有用於各記憶體胞之兩對互補位元線及兩個字線，其中各埠控制一各自字線及互補位元線對。在此等案例中，雙埠記憶體陣列可允許藉由使用此等不同埠、字線及位元線在相同記憶體時脈循環中存取兩個記憶體胞。 在一進一步案例中，記憶體陣列可容易遭受錯誤。例如，在某些情況中，寫入失效及/或讀取失效可在記憶體陣列中發生，諸如當記憶體陣列可以較低電壓、較高速度及/或較小拓撲操作時。為了避免此等失效，一或多種寫入輔助或讀取輔助機制可搭配記憶體陣列使用。
本文描述之各種實施方案可係指且可係關於與記憶體一起使用埠模式。例如，在一項實施方案中，一記憶體裝置可包含具有複數個記憶體胞之一記憶體陣列，其中該等記憶體胞經組態以使用複數個第一字線及複數個第二字線存取。該記憶體裝置可包含複數個存取埠，諸如一第一存取埠及一第二存取埠，其中該第一存取埠經組態以接收第一位址信號且第二存取埠經組態以接收第二位址信號。該記憶體裝置可包含存取控制電路，其用於基於第一位址信號而選擇性地啟動複數個第一字線之一者；且用於基於指派之位址信號而選擇性地啟動複數個第二字線之一者。該存取控制電路可包含經組態以基於一埠模式信號而選擇指派之位址信號之位址選擇電路，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇第一位址信號作為指派之位址信號，且其中當該埠模式信號指示一雙埠模式時，該位址選擇電路選擇第二位址信號作為指派之位址信號。 現將參考圖1至圖7更詳細地描述與記憶體一起使用埠模式之各種實施方案。 如以上所提及，積體電路(IC)可由一或多個輸入/輸出裝置、標準裝置、記憶體裝置及/或其他裝置之配置形成。輸入/輸出裝置可用於提供IC與標準裝置之連接接針與配置於IC內之記憶體裝置之間之信號。標準裝置可為正反器、算術邏輯單元、多工器、保存正反器、球正反器、鎖存器、邏輯閘及/或類似者之電路實施方案。 記憶體裝置可包含配置成記憶體胞之記憶體陣列及將資料寫入至記憶體胞且自該等記憶體胞讀取資料之相關電路。特定言之，該記憶體陣列可包含複數個獨立記憶體胞，其中該記憶體陣列可組織成列及行。該陣列可具有N列及M行，且因此可具有N×M個獨立記憶體胞。各記憶體胞可用於儲存表示一邏輯「1」或「0」之一資料位元。 此外，記憶體裝置可包含一多埠記憶體陣列，諸如一雙埠記憶體陣列。此一裝置之一記憶體陣列可具有用於記憶體胞之各行之兩對互補位元線及用於記憶體胞之各列之兩個字線。在一項實施方案中，各埠可控制用於各列之一特定字線及用於各行之一對特定互補位元線。據此，如此項技術中所已知，雙埠記憶體陣列可允許藉由使用此等不同埠、字線及位元線在相同記憶體時脈循環中存取兩個記憶體胞。該記憶體陣列可為一隨機存取記憶體(RAM)陣列，諸如一靜態RAM (SRAM)陣列、一動態RAM (DRAM)陣列、一相關電子RAM (ceRAM)陣列、一鐵電RAM (feRAM)陣列及/或熟習技術者已知之任何其他實施方案。 例如，記憶體陣列可為由雙埠SRAM胞組成之一雙埠SRAM陣列，諸如根據本文描述之各種實施方案繪示SRAM胞100之一方塊圖之圖1之一SRAM胞100。如所繪示，SRAM胞100可為一八電晶體記憶體胞。然而，雙埠SRAM陣列可由雙埠SRAM胞以及熟習技術者已知之任何電晶體組態組成。 各SRAM胞100可包含一反饋環路120，其中反饋環路120可用於保留各SRAM胞100中之一資料值。SRAM胞100可包含由一第一字線WLA控制之兩個通道閘電晶體110、112及由一第二字線WLB控制之兩個通道閘電晶體114、116。第一字線WLA可啟動通道閘電晶體110、112以將SARM胞100連接至一第一對互補位元線BLA、NBLA。類似地，第二字線WLB可啟動通道閘電晶體114、116以將SARM胞100連接至一第二對互補位元線BLB、NBLB。 據此，雙埠SRAM陣列可包含用於陣列之各列之一第一字線WLA及一第二字線WLB且可包含用於陣列之各行之一第一對位元線BLA、NBLA及一第二對位元線BLB、NBLB。因此，例如，在具有SRAM胞100之N列及M行之一雙埠SRAM陣列中，該陣列可包含N個第一字線WLA及N個第二字線WLB以及M個第一對位元線及M個第二對位元線。 在操作中，且如熟習技術者所已知，雙埠SRAM陣列可經組態以允許通過不同埠、字線及位元線在相同記憶體時脈循環中存取陣列之兩個SRAM胞100。當允許以此一方式存取兩個記憶體胞時，一記憶體陣列可被認為在一雙埠模式中操作。 針對在一雙埠模式中操作之記憶體陣列，一記憶體裝置之各埠可控制用於各列之一特定字線及用於陣列之各行之一對特定互補位元線。例如，針對在雙埠模式中操作之SRAM胞100之一雙埠SRAM陣列，記憶體裝置之一第一埠(在下文中稱為「埠A」)可控制用於各行之第一對互補位元線BLA、NBLA及用於各列之第一字線WLA。類似地，記憶體裝置之一第二埠(在下文中稱為「埠B」)可控制用於各行之第二對互補位元線BLB、NBLB及用於各列之第二字線WLB。 當雙埠SRAM陣列在一雙埠模式中操作時，在埠A處接收之一位址可指示將存取一第一SRAM胞100。為了存取第一SRAM胞100，可為對應於第一SRAM胞100之第一對互補位元線BLA、NBLA預先充電。預先充電之後，可啟動對應於第一SRAM胞100之第一字線WLA以將第一SRAM胞100之反饋環路120連接至第一對互補位元線BLA、NBLA。在一讀取操作期間，可將儲存於第一SRAM胞100之反饋環路120中之一值傳送至連接之位元線對。在一寫入操作期間，可將待寫入至第一SRAM胞100之一值傳送至連接之位元線對，且該值接著可自連接之位元線對傳送至第一SRAM胞100之反饋環路120。 在相同記憶體時脈循環期間，於埠B處接收之一位址可指示將被存取陣列之一第二SRAM胞100。為了存取第二SRAM胞100，可為對應於第二SRAM胞100之第二對互補位元線BLB、NBLB預先充電。預先充電之後，可啟動對應於第二SRAM胞100之第二字線WLB，以將第二SRAM胞100之反饋環路120連接至第二對互補位元線BLB、NBLB。在一讀取操作期間，可將經儲存於第二SRAM胞100之反饋環路120中之一值傳送至連接之位元線對。在一寫入操作期間，可將待寫入至第二SRAM胞100之一值傳送至連接之位元線對，且該值接著可自連接之位元線對傳送至第二SRAM胞100之反饋環路120。 在一進一步實施方案中，當以雙埠模式中操作，於一單一記憶體時脈循環中，針對陣列之一或多個記憶體胞執行讀取操作時，一記憶體陣列可採用讀取輔助機制。 例如，針對以一雙埠模式中操作之SRAM胞100之一雙埠SRAM陣列，可執行至一第一SRAM胞100及一第二SRAM胞100之讀取操作，其中第一SRAM胞100及第二SRAM胞100係定位於SRAM陣列中之相同列上。可最初為對應於胞100兩者之互補位元線對預先充電。在此一實例中，可啟動與SRAM胞100兩者相關聯之一第一字線WLA，從而允許將經儲存於第一SRAM胞100中之一值傳送至一對應位元線對。此外，可採用一讀取輔助機制，其中僅當啟動第一字線WLA之一時間延遲之後，可啟動與SRAM胞100兩者相關聯之一第二字線WLB，從而允許將經儲存於第二SRAM胞100中之一值傳送至一對應位元線對。 在此一實例中，於不採用啟動WLA及WLB之間之一時間延遲之讀取輔助機制的情況下，儲存之值的訛誤可發生在經定位於相同於第一SRAM胞100及第二SRAM胞100之列中的記憶體胞中。由於在以上描述之寫入輔助操作期間啟動第一字線WLA及第二字線BLB兩者，所以其他胞100以及相同列將被連接至其等位元線，此會導致將一電荷注入此等胞內。若電荷足夠高，則將不寫入之一胞100可使得其之儲存值受干擾。在一些實施方案中，為了最小化此等干擾之發生，一記憶體裝置可在啟動第二字線WLB之前引入一時間延遲。 此一讀取輔助機制可用於在其中儲存之值可能發生訛誤的環境中操作的記憶體裝置。特定言之，此等環境可包含由較低電壓、較高速度及/或較小拓撲特性化的環境。 在一些實施方案中，一雙埠記憶體陣列可經組態以在一單埠模式中操作。在一單埠模式中，為了存取一單一記憶體胞，雙埠記憶體陣列可使用與記憶體胞相關聯之兩對互補位元線及兩個字線。例如，雙埠記憶體陣列可採用寫入輔助機制以使用用於一記憶體胞之兩對互補位元線及兩個字線以將一個值寫入至胞。此等寫入輔助機制可用於增加至胞之一成功寫入操作的可能性(即，用以增加胞之可寫入性)。寫入輔助機制可用於在其中可能發生寫入失效之環境中操作的記憶體裝置。特定言之，此等環境可包含由較低電壓、較高速度及/或較小拓撲特性化的環境。在共同讓與之美國專利第8,582,389號中，進一步詳細描述寫入輔助操作之實施方案，該案之全文以引用之方式併入本文中。 例如，針對在一單埠模式中操作之SRAM胞100之一雙埠SRAM陣列，至一第一SRAM胞100之一寫入輔助操作最初可包含對第一對互補位元線BLA、NBLA及對應於第一SRAM胞100之第二對互補位元線BLB、NBLB兩者預先充電。接著，亦可啟動第一字線WLA及第二字線BLB兩者。據此，在寫入輔助操作期間，可將待寫入至第一SRAM胞100之一值傳送至第一對互補位元線BLA、NBLA及第二對互補位元線BLB、NBLB兩者，且接著該值可自兩對互補位元線傳送至第一SRAM胞100之反饋環路120。 在執行如以上描述之一寫入輔助之一些例項中，儲存之值之訛誤可發生在定位於相同於第一SRAM胞100之列中之記憶體胞100中。由於在以上描述之寫入輔助操作期間啟動第一字線WLA及第二字線BLB兩者，所以其他胞100以及相同列將連接至其等位元線，此可導致將注入至此等胞內之一電荷。若電荷足夠高，則將不寫入之一胞100可使得其之儲存之值受干擾。在一些實施方案中，為了最小化此等干擾之發生，一記憶體裝置可在一寫入輔助操作期間針對一胞100而啟動一第二字線WLB之前引入一時間延遲，亦如在共同讓與之美國專利第8,582,389號中進一步詳細討論。因此，針對連接至待寫入之胞100之相同字線之其他胞100，與此等胞之第二對互補位元線BLB、NBLB相關聯之電荷可經歷衰退。據此，藉由在啟動一第二字線時提供一時間延遲，此等其他胞100可避免注入將足夠高以干擾儲存之值之一電荷。類似地，在用於避免干擾儲存之值之其他實施方案中，一記憶體裝置可啟動第二字線WLB，且接著在當執行一寫入輔助操作時啟動第一字線WLA之前引入一時間延遲。 在另一實例中，可採用一讀取輔助機制，其中在一單一記憶體時脈循環中不針對一記憶體陣列中之胞100之一列執行兩個讀取操作。例如，針對在一單埠模式中操作之SRAM胞100之一雙埠SRAM陣列，可執行至一第一SRAM胞100之讀取操作。可最初為對應於第一SRAM胞100之互補位元線對預先充電。在此一實例中，可啟動與第一SRAM胞100相關聯之一第一字線WLA或一第二字線WLB但不係啟動該兩者，從而允許將儲存於第一SRAM胞100中之一值傳送至一對應位元線對。藉由僅執行含有第一SRAM胞100之列中之一個讀取操作，僅可啟動一個字線。因而，可最小化相同於第一SRAM胞之列中之記憶體胞中之儲存之值之訛誤。 因此，(諸如)當對記憶體胞執行一寫入輔助時，在一單埠模式中操作之一記憶體陣列可經由與記憶體胞相關聯之兩對互補位元線及兩個字線存取一單一記憶體胞。此記憶體陣列可(例如)用於其中一寫入失效之危險可較高之低電壓應用中。另一方面，在一雙埠模式中操作之一記憶體陣列可允許通過不同埠、字線及位元線在相同記憶體時脈循環中存取陣列之兩個記憶體胞。此一記憶體陣列可用於(例如)涉及將同時存取記憶體陣列之兩個處理器之應用中。 鑒於上文，本文描述之各種實施方案可用於針對一記憶體裝置之一雙埠記憶體陣列選擇一埠模式。特定言之，一埠模式信號可用於使得雙埠記憶體陣列在一單埠模式與一雙埠模式之間雙態觸變(即，切換)。 在一個實施方案中，一記憶體裝置可包含一記憶體陣列及存取控制電路，其中該存取控制電路可用於基於埠模式信號使得該記憶體陣列在一單埠模式與一雙埠模式之間雙態觸變。圖2繪示根據本文描述之各種實施方案之一記憶體裝置200之一方塊圖。如所展示，記憶體裝置200可包含一雙埠記憶體陣列210及存取控制電路220。儘管以下討論係相對於一雙埠記憶體陣列，但熟習技術者應瞭解可將以下實施方案施加至任何組態之一多埠記憶體陣列。 雙埠記憶體陣列210可類似於以上描述之記憶體陣列。雙埠記憶體陣列210可為一RAM陣列，諸如一SRAM陣列、一DRAM陣列、一ceRAM陣列、一feRAM陣列及/或熟習技術者已知之任何其他實施方案。在一進一步實施方案中，雙埠記憶體陣列210可由以上相對於圖1描述之雙埠SRAM胞100組成。如以上所提及，可使用一八電晶體組態或熟習技術者已知之任何其他電晶體組態建立此等雙埠SRAM胞100。 如圖2中所展示，記憶體裝置200可包含兩個埠，埠A及埠B，其他裝置或類似者可透過該兩個埠來與記憶體裝置200通信。例如，兩個處理器可經由埠A及埠B來與記憶體裝置200通信。在一進一步實施方案中，且如熟習技術者所已知，埠A及埠B可各經組態以接收各自記憶體陣列位址信號及資料輸入信號且傳送各自資料輸出信號。各埠亦可經組態以接收各自時脈信號。經由埠A接收之位址信號在下文中可稱為位址信號AA，且經由埠B接收之位址信號在下文中可稱為位址信號AB。位址信號AA及AB可各指示待在陣列210中存取之一記憶體胞之一位置。 經由埠A接收之資料輸入信號在下文中可稱為資料輸入信號DA，且經由埠B接收之資料輸入信號在下文中可稱為資料輸入信號DB。經由埠A傳送之資料輸出信號在下文中可稱為資料輸出信號QA，且經由埠B傳送之資料輸出信號在下文中可稱為資料輸出信號QB。類似地，經由埠A接收之時脈信號在下文中可稱為時脈信號CLKA，且經由埠B接收之時脈信號在下文中可稱為時脈信號CLKB。如以下所進一步描述，時脈信號CLKA及CLKB可用於控制至陣列210之記憶體胞之存取之時序。 如以下所進一步描述，存取控制電路220可用於控制至陣列210之記憶體胞之存取。特定言之，存取控制電路220可用於基於一埠模式(PM)信號230使得記憶體陣列210在一單埠模式與一雙埠模式之間雙態觸變。在一個實施方案中且如以下所進一步描述，存取控制電路220可包含位址解碼器電路及用於存取記憶體胞之時序電路。 存取控制電路220可直接接收PM信號230。如所展示，PM信號230可由記憶體裝置200接收，諸如經由記憶體裝置200之一接針組態中之一輸入接針。在另一實施方案中，可由記憶體裝置200基於其他信號導出PM信號230，諸如一內部記憶體時脈、記憶體啟用信號、寫入啟用信號及/或熟習技術者已知之任何其他信號。接著可將導出之PM信號230傳送至存取控制電路220。 圖3繪示根據本文描述之各種實施方案之記憶體裝置200之一更詳細之方塊圖。如所展示，除了雙埠記憶體陣列210及存取控制電路220外，記憶體裝置200可包含字線驅動器235及輸入/輸出電路240。 字線驅動器235可用於驅動記憶體陣列210之字線。如所展示，雙埠記憶體陣列210可由雙埠SRAM胞100組成，所以字線驅動器235可用於驅動陣列210之第一字線WLA及第二字線WLB。輸入/輸出電路240可包含行多工器、感測放大器及寫入驅動器，如熟習技術者所已知。特定言之，行多工器可用於將一行中之一對互補位元線(例如，BLA及NBLA，或BLB及NBLB)多工至一單一感測放大器內。感測放大器可用於在一讀取操作期間放大互補位元線之間之差分電壓信號。此等小差分電壓信號可表示儲存於一特定個別SRAM胞100中之資料值，且可由感測放大器放大至一可識別邏輯位準，從而允許由記憶體陣列210外部之邏輯適當地解譯資料值。另外，如熟習技術者所已知，寫入驅動器可與行多工器結合使用以回應於一寫入請求而將一資料值驅動至位元線上。 如所展示，存取控制電路220亦可包含第一控制電路222及第二控制電路224。第一控制電路222可與字線驅動器235結合使用以基於位址信號AA而選擇性地驅動陣列210之第一字線WLA之一者。第一控制電路222亦可與字線驅動器235結合使用以基於時脈信號CLKA而選擇性地啟動第一字線WLA之一者。 圖4繪示根據本文描述之各種實施方案之第一控制電路222之一更詳細方塊圖。如所展示，第一控制電路222可包含一列解碼器410及時序電路420。列解碼器410可經組態以接收且解碼位址信號AA，其中當經由埠A接收該等位址信號時可解碼該等位址信號。列解碼器410之一輸出430可包含解碼之位址信號AA，且字線驅動器235可使用輸出430來啟動陣列210之第一字線WLA之一者。 時序電路420可回應於時脈信號CLKA，其中時序電路420可使用時脈信號CLKA來產生一脈衝，繼而時序電路420可用於控制列解碼器410之啟動。據此，時序電路420可使用時脈信號CLKA來控制第一字線WLA之選擇性啟動的時序。 在一進一步實施方案中，第一控制電路222可包含亦可經組態以接收且解碼位址信號AA之一行解碼器(圖中未展示)。可由輸入/輸出電路240使用行解碼器之一輸出310來選擇性地啟動陣列210之第一對互補位元線BLA、NBLA之一者，如熟習技術者已知。此外，第一控制電路222亦可包含行時序電路(圖中未展示)，以基於時脈信號CLKA來控制行解碼器之啟動。 返回至圖3，第二控制電路224可與字線驅動器235結合使用，以選擇性地啟動陣列210之第二字線WLB之一者。特定言之，且如以下所進一步描述，基於PM信號230，第二控制電路224可自位址信號AA或位址信號AB選擇位址信號(在下文中稱為「指派之位址信號」)。繼而，第二控制電路224接著可與字線驅動器235結合使用，以基於指派之位址信號來選擇性地啟動陣列210之第二字線WLB之一者。在一進一步實施方案中，如以下所描述，基於PM信號230，第二控制電路224可自時脈信號CLKA或時脈信號CLKB選擇時脈信號(在下文中稱為「指派之時脈信號」)。第二控制電路224接著可與字線驅動器235結合使用，以基於指派之時脈信號來選擇性地啟動陣列210之第二字線WLB之一者。 圖5繪示根據本文描述之各種實施方案之第二控制電路224之一更詳細的方塊圖。如所展示，第二控制電路224可包含一列解碼器510及時序電路520。第二控制電路224亦可包含位址選擇電路530及時脈選擇電路540。 位址選擇電路530可用於基於PM信號230來選擇指派之位址信號。如所展示，位址選擇電路530可為一2比1多工器。熟習技術者已知之其他實施方案亦可用於位址選擇電路530。據此，如所展示，若PM信號係一邏輯「0」值，則位址選擇電路530可選擇位址信號AA作為指派之位址信號。反之，若PM信號係一邏輯「1」值，則位址選擇電路530選擇將位址信號AB作為指派之位址信號。 接著，列解碼器510可經組態以接收且解碼指派之位址信號。列解碼器510之一輸出550可包含經解碼之指派之位址信號，且可由字線驅動器235使用輸出550來啟動陣列210之第二字線WLB中之一者。 據此，為了將記憶體陣列210雙態觸變為一單埠模式，可將PM信號設定為將使得位址選擇電路530選擇位址信號AA作為指派之位址信號(例如，圖5中之一邏輯「0」值)之一值，此係因為在此一案例中，由於由字線驅動器使用之輸出430及550兩者將包含經解碼之位址信號AA，所以字線驅動器235將基於相同位址(即，位址信號AA)來選擇性地啟動第一字線WLA及第二字線WLB。因此，將針對陣列210中之記憶體胞100的相同列來啟動一第一字線WLA及一第二字線WLB，藉此允許陣列210在一單埠模式中操作(例如，針對一單一記憶體胞100執行寫入輔助操作，如以上所描述)。 類似地，為了將記憶體陣列210雙態觸變為一雙埠模式，可將PM信號設定為將使得位址選擇電路530選擇位址信號AB作為指派之位址信號(例如，圖5中之一邏輯「1」值)之一值，此係因為在此一案例中，字線驅動器235將基於自列解碼器410解碼之位址信號AA來選擇性地啟動第一字線WLA之一者，且基於自列解碼器510解碼之位址信號AB來選擇性地啟動第二字線WLB之一者。因此，可針對陣列210中之記憶體胞100的不同列來啟動一第一字線WLA及一第二字線WLB，藉此允許陣列210在一雙埠模式中操作(即，允許同時存取陣列之兩個記憶體胞100)。 在一進一步實施方案中，時脈選擇電路540可用於基於PM信號230來選擇指派之時脈信號。如所展示，時脈選擇電路540可為一2比1多工器。熟習技術者已知之其他實施方案亦可用於時脈選擇電路540。據此，若PM信號係一邏輯「0」值，則時脈選擇電路530可選擇時脈信號CLKA作為指派之時脈信號。反之，若PM信號係一邏輯「1」值，則時脈選擇電路530可選擇時脈信號CLKB作為指派之時脈信號。 時序電路520可經組態以接著接收指派之時脈信號，其中時序電路520可使用指派之時脈信號來產生一脈衝，繼而時序電路520可用於控制列解碼器510之啟動。因此，時序電路520可使用指派之時脈信號來控制第二字線WLB之選擇性啟動的時序。 據此，當記憶體陣列210雙態觸變為一單埠模式(即，時脈信號CLKA係指派之時脈信號)時，第一字線WLA及第二字線WLB之選擇性啟動兩者皆基於時脈信號CLKA。因此，將針對陣列210中之記憶體胞100之相同列同時啟動一第一字線WLA及一第二字線WLB，藉此允許陣列210在一單埠模式中操作(例如，執行寫入輔助操作或讀取輔助操作)。在一進一步實施方案中，當針對一單一記憶體胞100執行一寫入輔助操作時，當啟動列解碼器510時，時序電路520可引入一時間延遲，此接著將延遲第二字線WLB之一者之選擇性啟動，藉此最小化干擾列之其他胞中之儲存之值之危險。在另一實施方案中，當針對一單一記憶體胞100執行一寫入輔助操作時，當啟動列解碼器410時，時序電路420可引入一時間延遲，此接著將延遲第一字線WLA之一者之選擇性啟動，藉此最小化干擾列之其他胞中之儲存之值之危險。 類似地，當記憶體陣列210雙態觸變為一雙埠模式(即，將PM信號230設定為一邏輯「1」值)時，第一字線WLA之一者之選擇性啟動可基於時序電路420中之時脈信號CLKA，且第二字線WLB之一者之選擇性啟動可基於時序電路520中之時脈信號CLKB。因此，可使用不同時脈針對陣列210中之記憶體胞100之不同列啟動一第一字線WLA及一第二字線WLB，藉此允許陣列210在一雙埠模式中操作(即，允許同時存取陣列之兩個記憶體胞100)。 在一進一步實施方案中，第二控制電路224可包含可經組態以接收且解碼指派之位址信號之一行解碼器(圖中未展示)。可由輸入/輸出電路240使用行解碼器之一輸出320來選擇性地啟動陣列210之第二對互補位元線BLB、NBLB之一者，如熟習技術者所已知。據此，當記憶體陣列210雙態觸變為一單埠模式(例如，將PM信號230設定為一邏輯「0」值)時，輸入/輸出電路240可基於相同位址(例如，位址信號AA)而選擇性地啟動第一對位元線及第二對位元線。因此，將針對陣列210中之記憶體胞100之相同行啟動一第一對位元線及一第二對位元線，藉此允許陣列210在一單埠模式中操作(例如，針對一單一記憶體胞100執行寫入輔助操作，如以上所描述)。類似地，當記憶體陣列210雙態觸變為一雙埠模式(例如，將PM信號230設定為一邏輯「1」值)時，輸入/輸出電路240可基於不同位址信號啟動第一對位元線及第二對位元線。因此，可針對陣列210中之記憶體胞100之不同行啟動一第一對位元線及一第二對位元線，藉此允許陣列210在一雙埠模式中操作(即，允許同時存取陣列之兩個記憶體胞100)。 在另一實施方案中，第一控制電路222可包含類似於第二控制電路224之組件，包含位址選擇電路及時脈選擇電路。儘管未在圖2至圖5中繪示，熟習技術者將瞭解，第一控制電路222可使用一第一PM信號且第二控制電路224可使用一第二PM信號，以啟動記憶體陣列210之字線。例如，在此一實施方案中，第一控制電路222可基於第一PM信號而自位址信號AA或位址信號AB選擇位址信號(在下文中稱為「第一指派之位址信號」)。繼而，第一控制電路222接著可與字線驅動器235結合使用以基於第一指派之位址信號而選擇性地啟動陣列210之第一字線WLA之一者。在一進一步實施方案中，基於第一PM信號，第一控制電路222可自時脈信號CLKA或時脈信號CLKB選擇時脈信號(在下文中稱為「指派之時脈信號」)。第一控制電路222接著可與字線驅動器235結合使用以基於第一指派之時脈信號而選擇性地啟動陣列210之第一字線WLA之一者。類似地，第二控制電路224可基於第二PM信號而自位址信號AA或位址信號AB選擇第二指派之位址信號。 據此，參考圖2至圖5，存取控制電路220 (及特定言之第二控制電路224)可使用PM信號230使得記憶體陣列210在一單埠模式與一雙埠模式之間雙態觸變。例如，圖6繪示根據本文描述之各種實施方案之記憶體裝置200之一時序圖。 如所展示，當將PM信號230設定成較低時(即，一邏輯「0」值)，記憶體陣列210可雙態觸變為一單埠模式。具體而言，當處於單埠模式時，字線驅動器235可基於相同位址(即，位址信號AA)而選擇性地啟動第一字線WLA及第二字線WLB，此係因為字線驅動器使用之輸出430、550兩者將包含解碼之位址信號AA。因而，當處於單埠模式中時，將針對陣列210中之記憶體胞100之相同列同時啟動一第一字線WLA及一第二字線WLB。 利用處於單埠模式中之記憶體陣列210，可針對一特定記憶體胞100執行一寫入輔助操作，如以上所描述。具體而言，且如以上所提及，在寫入輔助操作期間，可將待寫入至記憶體胞100之一值傳送至與記憶體胞100相關聯之一第一對互補位元線BLA、NBLA及一第二對互補位元線BLB、NBLB兩者。在啟動記憶體胞100之第一字線WLA及第二字線WLB之情況下，接著可將相同值自兩對互補位元線傳送至記憶體胞100。 例如，如圖6中所展示，為了利用處於單埠模式之記憶體陣列210執行寫入輔助操作，可基於解碼之位址信號AA起始啟動與一第一記憶體胞100相關聯之第一字線WLA以針對記憶體胞100執行一寫入操作。啟動第一字線WLA之一時間延遲之後，亦可基於解碼之位址信號AA啟動與第一記憶體胞100相關聯之第二字線WLB以針對第一記憶體胞100執行一寫入操作，如WLB之「寫入A」脈衝所展示。 如先前所解釋，時間延遲允許與在相同於第一記憶體胞100之列上之其他記憶體胞100相關聯之互補位元線對上之電荷衰退。例如，如圖6中所展示，未選擇之位元線BLA及未選擇之位元線BLB對應於相同於第一記憶體胞100之列上之一第二記憶體胞100。在啟動第一字線WLA (為了執行一寫入操作)與啟動第二字線WLB (為了執行一寫入輔助操作，即「寫入A」操作)之間之時間延遲期間，可減小與未選擇之位元線BLA及未選擇之位元線BLB相關聯之電荷。據此，當針對「寫入A」操作啟動第二字線WLB時，未選擇之位元線BLA及未選擇之位元線BLB上之電荷可已衰退至第二記憶體胞100避免注入將干擾第二記憶體胞100中之一儲存之值之一電荷之程度。 在另一實施方案中，在一單一記憶體時脈循環期間，存取控制電路220可使用PM信號230使得記憶體陣列210在一單埠模式與一雙埠模式之間雙態觸變。在此一實施方案中，記憶體陣列210可在單一記憶體時脈循環期間多次存取。因而，在一低電壓環境中操作之一記憶體裝置200可經組態以具有在一單一記憶體時脈循環期間在雙埠模式及單埠模式中操作之一記憶體陣列210。 例如，如以上所提及，圖6繪示與一第一記憶體胞100相關聯之可基於解碼之位址信號AA在一單一記憶體時脈循環期間啟動以執行一寫入操作之一第一字線WLA。在一項實施方案中，按每記憶體時脈循環可啟動一次第一字線WLA。亦如以上所解釋，利用處於一單埠模式中之記憶體陣列210，亦可基於解碼之位址信號AA在單一記憶體時脈循環期間啟動第二字線WLB以針對第一記憶體胞100執行一寫入輔助操作，如由WLB之「寫入A」脈衝所展示。 在相同單一記憶體時脈循環期間但在針對寫入輔助操作啟動第二字線WLB之前，記憶體陣列210可在一雙埠模式中操作，諸如在記憶體時脈循環開始時。由於將PM信號230設定成較高(即，一邏輯「1」值)，所以字線驅動器235可基於位址信號AA而選擇性地啟動第一字線WLA，且基於位址信號AB而選擇性地啟動第二字線WLB。因此，可選擇性地啟動一第一字線WLA及一第二字線WLB以允許同時存取陣列之兩個不同記憶體胞100。 例如，如圖6中所展示，在一單一記憶體時脈循環開始時，PM信號230可設定成較高以使得記憶體陣列210處於一雙埠模式。另外，在記憶體時脈循環開始時，可基於解碼之位址信號AA而啟動與一第一記憶體胞100相關聯之第一字線WLA，以執行至第一記憶體胞100之一寫入操作。此外，在記憶體時脈循環開始時，可基於解碼之位址信號AB而啟動一第二字線WLB，以執行對一第二記憶體胞100之一讀取操作，如WLB之「讀取B」脈衝所展示。解碼之位址信號AA及AB可對應於記憶體陣列210之不同列。在記憶體時脈循環之後期，PM信號230可設定成較低以使得記憶體陣列210處於一單埠模式。在單埠模式期間，可對第一記憶體胞100執行寫入輔助操作。在此一實例中，當記憶體陣列210自雙埠模式雙態觸變為單埠模式時，相同第一字線WLA可保持啟動狀態。在記憶體時脈循環期間及單埠模式期間後期，可基於解碼之位址信號AA而啟動一第二字線WLB，以針對第一記憶體胞100執行寫入輔助操作(即，「寫入A」操作)，如以上所描述。因而，可基於解碼之位址信號AA而啟動第一字線WLA及第二字線WLB兩者，以針對第一記憶體胞100執行寫入輔助操作。此外，在陣列210之雙模式操作期間起始啟動第一字線WLA與在陣列210之單模式操作期間啟動第二字線WLB之間之時間週期可比電荷在與相同於第一記憶體胞100之列上之其他記憶體胞100相關聯之互補位元線對上充分衰退所需之時間更長或與其相等。因而，使用第一字線WLA及第二字線WLB記憶體胞100對第一記憶體胞100執行之寫入輔助操作可避免注入將干擾相同列之其他胞100之一或多者中之一儲存之值之一電荷。 使得記憶體陣列210在一單一記憶體時脈循環期間在一單埠模式與一雙埠模式之間雙態觸變可允許在記憶體時脈循環期間多次啟動字線之一特定集合。在一單一記憶體時脈循環期間兩次存取一特定字線集合(即，WLA或WLB)可稱為雙泵抽(double-pumping)，如以上實例之情形。 亦可執行類似於圖6之其他實例。在此一實例中，在記憶體時脈循環期間在針對第一記憶體胞100執行寫入輔助操作(即，在單埠模式期間之「寫入A」操作)之前，可基於解碼之位址信號AA而啟動與一第一記憶體胞100相關聯之一第一字線WLA，以執行至第一記憶體胞100之一寫入操作，且可利用在雙埠模式中操作之記憶體陣列210基於解碼之位址信號AB而啟動一第二字線WLB，以執行對一第二記憶體胞100之一讀取操作(即，「讀取B」操作)。然而，在此實例中，解碼之位址信號AA及AB可對應於記憶體陣列210之相同列。據此，為了避免干擾相同列上之其他胞100之儲存之值，可僅在當針對寫入A操作啟動第一字線WLA之一時間延遲之後針對讀取B操作啟動第二字線WLB。在記憶體時脈循環後期，PM信號230可設定成較低以使得記憶體陣列210處於一單埠模式。在單埠模式期間，可對第一記憶體胞100執行寫入輔助操作。在此一實例中，當記憶體陣列210自雙埠模式雙態觸變為單埠模式時，相同第一字線WLA及相同第二字線WLB可保持啟動狀態，此係因為此等字線對應於第一記憶體胞100之列。特定言之，在記憶體時脈循環及單埠模式期間後期，可使用第一字線WLA及第二字線WLB基於解碼之位址信號AA針對第一記憶體胞100執行寫入輔助操作，如以上所描述。 在另一實例中，在記憶體時脈循環期間，在針對第一記憶體胞100執行寫入輔助操作(即，在單埠模式期間之「寫入A」操作)之前，可基於解碼之位址信號AA而啟動與一第一記憶體胞100相關聯之一第一字線WLA，以執行對第一記憶體胞100之一讀取操作，且可利用在雙埠模式中操作之記憶體陣列210基於解碼之位址信號AB而啟動一第二字線WLB，以執行對一第二記憶體胞100之一讀取操作。解碼之位址信號AA及AB可對應於記憶體陣列210之不同列。在記憶體時脈循環後期，PM信號230可設定成較低以使得記憶體陣列210處於一單埠模式。在單埠模式期間，可對第一記憶體胞100執行寫入輔助操作。在此一實例中，當記憶體陣列210自雙埠模式雙態觸變為單埠模式時，相同第一字線WLA可保持啟動狀態。在記憶體時脈循環期間及單埠模式期間後期，可基於解碼之位址信號AA啟動一第二字線WLB以針對第一記憶體胞100執行寫入輔助操作(即，「寫入A」操作)，如以上所描述。因而，可基於解碼之位址信號AA而啟動第一字線WLA及第二字線WLB兩者，以針對第一記憶體胞100執行寫入輔助操作。此外，在陣列210之雙模式操作期間起始啟動第一字線WLA與在陣列210之單模式操作期間啟動第二字線WLB之間之時間週期可比電荷在與相同於第一記憶體胞100之列上之其他記憶體胞100相關聯之互補位元線對上充分衰退所需之時間更長或與其相等。因而，使用第一字線WLA及第二字線WLB對第一記憶體胞100執行之寫入輔助操作可避免注入將干擾相同列之其他胞100之一或多者中之一儲存之值之一電荷。 在另一實例中，在記憶體時脈循環期間在針對第一記憶體胞100執行寫入輔助操作(即，在單埠模式期間之「寫入A」操作)之前，可基於解碼之位址信號AA而啟動與一第一記憶體胞100相關聯之第一字線WLA，以執行對第一記憶體胞100之一讀取操作，且可利用在雙埠模式中操作之記憶體陣列210基於解碼之位址信號AB而啟動第二字線WLB，以執行對一第二記憶體胞100之一讀取操作。然而，在此實例中，解碼之位址信號AA及AB可對應於記憶體陣列210之相同列。據此，為了避免干擾相同列上之其他胞100之儲存之值，可僅在當啟動第一字線WLA之一第一時間延遲之後啟動第二字線WLB，如以上相對於讀取輔助機制所討論。在記憶體時脈循環後期，PM信號230可設定成較低以使得記憶體陣列210處於一單埠模式。在單埠模式期間，可對第一記憶體胞100執行寫入輔助操作。在此一實例中，當記憶體陣列210自雙埠模式雙態觸變為單埠模式時，相同第一字線WLA及相同第二字線WLB可保持啟動狀態，此係因為此等字線對應於第一記憶體胞100之列。特定言之，在記憶體時脈循環及單埠模式期間後期，可基於解碼之位址信號AA而使用第一字線WLA及第二字線WLB針對第一記憶體胞100執行寫入輔助操作，如以上所描述。 在又另一實例中，在記憶體時脈循環期間，在針對第一記憶體胞100執行寫入輔助操作(即，「寫入A」操作)之前，可基於解碼之位址信號AA而啟動與一第一記憶體胞100相關聯之第一字線WLA，以執行對第一記憶體胞100之一讀取操作。然而，記憶體陣列210可在單埠模式中操作，其中可不啟動第二字線WLB。因而，僅可使用第一字線WLA來執行一讀取操作，如以上相對於讀取輔助機制所討論。在記憶體時脈循環後期，PM信號230可經設定使得記憶體陣列210保持在單埠模式中。特定言之，在記憶體時脈循環期間及單埠模式期間後期，可對第一記憶體胞100執行寫入輔助操作。在此一實例中，當記憶體陣列210自雙埠模式雙態觸變為單埠模式時，相同第一字線WLA可保持啟動狀態。在記憶體時脈循環期間及單埠模式期間後期，可基於解碼之位址信號AA而啟動一第二字線WLB以針對第一記憶體胞100執行寫入輔助操作(即，「寫入A」操作)，如以上所描述。因而，可基於解碼之位址信號AA而啟動第一字線WLA及第二字線WLB兩者，以針對第一記憶體胞100執行寫入輔助操作。此外，起始啟動第一字線WLA與啟動第二字線WLB之間之時間週期可比電荷在與相同於第一記憶體胞100之列上之其他記憶體胞100相關聯之互補位元線對上充分衰退所需之時間更長或與其相等。因而，使用第一字線WLA及第二字線WLB記憶體胞100對第一記憶體胞100執行之寫入輔助操作可避免注入將干擾相同列之其他胞100之一或多者中之一儲存之值之一電荷。 亦可實施在一單一記憶體時脈循環期間使得記憶體陣列210在一單埠模式與一雙埠模式之間雙態觸變之其他類似實例，如熟習技術者所已知。然而應注意，可不由以上相對於圖2至圖5討論之記憶體裝置200執行某些實例。在此一實例中，在記憶體時脈循環期間，在針對第一記憶體胞100執行寫入輔助操作(即，「寫入A」操作)之前，可不使用第一字線WLA及第二字線WLB兩者來執行至記憶體陣列210 (至陣列210之相同列或不同列)之寫入操作。 在另一實施方案中，記憶體裝置200可經組態以針對在一雙埠模式中操作之一記憶體陣列210執行一旁路操作。在此一操作中，記憶體陣列210可用於使用一第一埠(例如，埠A)中之資料在單埠模式中執行至一特定胞100之一寫入操作，且用於使用一第二埠(例如，埠B)在雙埠模式中執行對相同胞100之一讀取操作以用於自裝置200傳送。在此一實施方案中，在一單一記憶體時脈循環開始時，PM信號230可設定成較低以使得記憶體陣列210處於一單埠模式。另外，在記憶體時脈循環開始時，可基於埠A中之解碼之位址信號AA而啟動與一第一記憶體胞100相關聯之一第二字線WLB，以執行至第一記憶體胞100之一寫入操作，其中自埠A之資料輸入DA接收待寫入之資料。接著，基於解碼之位址信號AA針對一寫入輔助操作啟動與記憶體胞100相關聯之一第一字線WLA，其中可僅在當啟動第二字線WLB之一時間延遲之後啟動第一字線WLA亦以將資料輸入DA寫入至記憶體胞100內。在記憶體時脈循環期間後期，PM信號230可設定成較高以使得記憶體陣列210處於一雙埠模式。因而，在記憶體時脈循環期間及雙埠模式期間後期，第二字線WLB可保持作用中且用於執行對記憶體胞100之一讀取操作，其中讀出記憶體胞100中之資料為埠B之資料輸出QB。在讀取操作期間，可使用第一字線WLA執行一寫入操作。亦可使用熟習技術者已知之一旁路操作之其他實施方案。 圖7繪示根據本文描述之各種實施方案之使用一記憶體裝置中之一PM信號之一方法700之一程序流程圖。應瞭解，儘管方法700指示操作之一特定執行順序，但在一些實施方案中可以一不同順序且在不同系統上執行操作之某些部分。此外，在一些實施方案中，可將額外操作或區塊加入至該方法。同樣地，可省略一些操作或區塊。 在區塊710中，一記憶體裝置可經組態以經由一第一埠接收第一位址信號。例如，如圖2中所展示，記憶體裝置200可經組態以經由一埠A接收位址信號AA。 在區塊720中，記憶體裝置可經組態以經由一第二埠接收第二位址信號。例如，如圖2中所展示，記憶體裝置200可經組態以經由一埠B接收位址信號AB。 在區塊730中，記憶體裝置可經組態以接收一PM信號。如圖2中所展示，記憶體裝置200可經組態以接收PM信號230。在一項實施方案中，可由記憶體裝置(諸如)經由一輸入接針接收PM信號。在另一實施方案中，可由記憶體裝置基於其他信號(諸如一內部記憶體時脈、記憶體啟用信號、寫入啟用信號及/或熟習技術者已知之任何其他信號)導出PM信號。 在區塊740中，記憶體裝置可經組態以基於第一位址信號而選擇性地啟動一記憶體陣列之複數個第一字線之一者。例如，如圖3中所展示，存取控制電路220可包含可與字線驅動器235結合使用而基於位址信號AA來選擇性地啟動陣列210之第一字線WLA之一者之一第一控制電路222。此外，可由輸入/輸出電路240使用第一控制電路222來選擇性地啟動陣列210之第一對互補位元線BLA、NBLA之一者。 在區塊750中，記憶體裝置可經組態以基於指派之位址信號而選擇性地啟動記憶體陣列之複數個第二字線之一者。例如，如圖3中所展示，存取控制電路220可包含可與字線驅動器235結合使用而選擇性地啟動陣列210之第二字線WLB之一者之一第二控制電路224。此外，第二控制電路224可包含可用於基於PM信號230來選擇指派之位址信號之位址選擇電路530 (見圖5)。此外，可使用第二控制電路224來選擇性地啟動陣列210之第二對互補位元線BLB、NBLB之一者。 總而言之，一記憶體裝置可使用一PM信號使得一記憶體陣列在一單埠模式與一雙埠模式之間雙態觸變。因而，在一低電壓環境中操作之一記憶體裝置可包含可在雙埠模式及單埠模式兩者中(諸如)藉由使用記憶體裝置之一輸入接針為PM信號輸入一值而操作之一記憶體陣列。特定言之，可在使得一寫入輔助操作受益之延遲期間執行雙埠操作(諸如讀取-讀取或讀取-寫入操作)。 本文提供之描述可係關於特定實施方案。應瞭解，本文提供之討論係為使得一般技術者能夠作出且使用由申請專利範圍之發明標的在本文中界定之任何發明標的之目的而提供。 申請專利範圍之發明標的意欲不限制於本文提供之實施方案及繪示，而係包含彼等實施方案之修改之形式(包含實施方案之部分及根據申請專利範圍之不同實施方案之元件之組合)。應明白，在任何此實施方案之發展中，如在任何工程或設計專案中，應作出數個特定實施方案決定以達成一發展者之特定目標，諸如符合可在實施方案中不同之系統相關及產業相關之限制。再者應明白，此一發展努力可係複雜且費時的，但將成為承擔受益於本發明之一般技術者之設計、製作及製造之一路徑。 已詳細參考隨附圖式及圖中繪示之各種實施方案、實例。在詳細描述中，闡述數個特定細節以提供對本文提供之本發明之一全面理解。然而，可在無此等特定細節之情況下實踐本文提供之本發明。在一些其他例項中，未詳細描述已知方法、程序、組件、電路及網路以無不必要地阻礙實施例之細節。 應瞭解，儘管術語第一、第二等等在本文中可用於描述各種元件，但此等元件不應由此等術語限制。此等術語僅用於區分元件彼此。例如，一第一元件可稱為一第二元件，且類似地，一第二元件可稱為一第一元件。第一元件及第二元件分別皆係元件，但其等不認為係相同元件。 本文提供之本發明之描述中使用之術語係為了描述特定實施方案之目的且不意欲限制本文提供之本發明。如在本文提供之本發明及隨附申請專利範圍中所使用，除非本文另外明確指示，否則單數形式「一」(a、an)及「該」亦意欲包含複數形式。本文使用之術語「及/或」係指且涵蓋相關聯之所列術語之一或多者之任何及所有組合。術語「包含」(includes、including)、「包括」(comprises及/或comprising)當在本說明書中使用時指定存在陳述之特徵、整數、步驟、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等群組。 如本文所使用，術語「若」可解譯為意味「當」或「一旦」或「回應於判定」或「回應於偵測」，此取決於背景內容。類似地，術語「若判定」或「若偵測到[一陳述之狀況或事件]」可解譯為意味「一旦判定」或「回應於判定」或「一旦判定[陳述之狀況或事件]」或「回應於判定[陳述之狀況或事件]」，此取決於背景內容。術語「向上」及「向下」、「上」及「下」、「向上地」及「向下地」、「在…下方」及「在…上方」，及指示在一給定點或元件上方或下方之相關位置之其他類似術語可與本文描述之各種技術之一些實施方案結合使用。 儘管上文係關於本文描述之各種技術之實施方案，但可根據本文之揭示內容設想其他及進一步實施方案，此可由隨後申請專利範圍判定。儘管已以特定結構特徵及/或方法論動作之語言描述發明標的，但應瞭解在隨附申請專利範圍中界定之發明標的不必限制於以上描述之特定特徵或動作。實情係，以上描述之特定特徵及動作揭示為實施申請專利範圍之實例性形式。
100‧‧‧靜態隨機存取記憶體(SRAM)胞110‧‧‧通道閘電晶體112‧‧‧通道閘電晶體114‧‧‧通道閘電晶體116‧‧‧通道閘電晶體120‧‧‧反饋環路200‧‧‧記憶體裝置210‧‧‧雙埠記憶體陣列220‧‧‧存取控制電路222‧‧‧第一控制電路224‧‧‧第二控制電路230‧‧‧埠模式(PM)信號235‧‧‧字線驅動器240‧‧‧輸入/輸出電路310‧‧‧輸出320‧‧‧輸出410‧‧‧列解碼器420‧‧‧時序電路430‧‧‧輸出510‧‧‧列解碼器520‧‧‧時序電路530‧‧‧位址選擇電路/時脈選擇電路540‧‧‧時脈選擇電路550‧‧‧輸出700‧‧‧方法710‧‧‧區塊720‧‧‧區塊730‧‧‧區塊740‧‧‧區塊750‧‧‧區塊AA‧‧‧位址信號AB‧‧‧位址信號DA‧‧‧資料輸入信號DB‧‧‧資料輸入信號QA‧‧‧資料輸出信號QB‧‧‧資料輸出信號CLKA‧‧‧時脈信號CLKB‧‧‧時脈信號BLA‧‧‧位元線BLB‧‧‧位元線NBLA‧‧‧位元線NBLB‧‧‧位元線WLA‧‧‧第一字線WLB‧‧‧第二字線
下文在本文中將參考隨附圖式描述各種技術之實施方案。然而將瞭解，隨附圖式僅繪示本文描述之各種實施方案且不意欲限制本文描述之各種技術之範疇。 圖1繪示根據本文描述之各種實施方案之一靜態隨機存取記憶體(SRAM)胞之一方塊圖。 圖2至圖3繪示根據本文描述之各種實施方案之一記憶體裝置之一方塊圖。 圖4繪示根據本文描述之各種實施方案之一第一控制電路之一方塊圖。 圖5繪示根據本文描述之各種實施方案之第二控制電路之一方塊圖。 圖6繪示根據本文描述之各種實施方案之一記憶體裝置之一時序圖。 圖7繪示根據本文描述之各種實施方案之使用一記憶體裝置中之一埠模式信號之一方法之一程序流程圖。
200‧‧‧記憶體裝置
210‧‧‧雙埠記憶體陣列
220‧‧‧存取控制電路
230‧‧‧埠模式(PM)信號
AA‧‧‧位址信號
AB‧‧‧位址信號
DA‧‧‧資料輸入信號
DB‧‧‧資料輸入信號
QA‧‧‧資料輸出信號
QB‧‧‧資料輸出信號
CLKA‧‧‧時脈信號
CLKB‧‧‧時脈信號

Claims (18)

  1. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體胞，其中該等記憶體胞經組態以使用複數個第一字線及複數個第二字線來存取；複數個存取埠，其包括一第一存取埠及一第二存取埠，其中該第一存取埠經組態以接收第一位址信號及第一時脈信號，且其中該第二存取埠經組態以接收第二位址信號及第二時脈信號；及存取控制電路，用於基於該等第一位址信號及該等第一時脈信號而選擇性地啟動該複數個第一字線中之一者，且用於基於指派之位址信號及指派之時脈信號而選擇性地啟動該複數個第二字線中之一者，其中該存取控制電路包括：位址選擇電路，其經組態以基於一埠模式信號來選擇該等指派之位址信號，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號指示一雙埠模式時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號；及時脈選擇電路，用於基於該埠模式信號來選擇該等指派之時脈信號，其中當該埠模式信號指示該單埠模式時，該時脈選擇電路選擇該等第一時脈信號作為該等指派之時脈信號，且其中當該埠模式信號指示該雙埠模式時，該時脈選擇電路選擇該等第二時脈信號作為該等指派之時脈信號。
  2. 如請求項1之記憶體裝置，其中該位址選擇電路包括一2比1多工器，其中當該埠模式信號係一邏輯0值時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號係一邏輯1值時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號。
  3. 如請求項1之記憶體裝置，其中該存取控制電路進一步包括：一第一列解碼器，用於基於該等第一位址信號來選擇性地啟動該複數個第一字線中之一者；及一第二列解碼器，用於基於自該位址選擇電路接收之該等指派之位址信號來選擇性地啟動該複數個第二字線中之一者。
  4. 如請求項1之記憶體裝置，其中經由該記憶體裝置之一輸入接針來接收該埠模式信號。
  5. 如請求項1之記憶體裝置，其中該存取控制電路經組態以結合一或多個字線驅動器來選擇性地啟動該複數個第一字線中之一者，且選擇性地啟動該複數個第二字線中之一者。
  6. 如請求項1之記憶體裝置，其中選擇性地啟動該複數個第一字線中之一者且選擇性地啟動該複數個第二字線中之一者係用於當該記憶體陣列在該單埠模式中操作時將相同資料值寫入至一單一記憶體胞，且其中當該記憶體陣列在該單埠模式中操作時，於選擇性地啟動該複數個第一字線中之一延遲週期之後，選擇性地啟動該複數個第二字線中之一者。
  7. 如請求項1之記憶體裝置，其中該記憶體陣列經組態以基於該埠模式信號，在一記憶體時脈循環中，於該單埠模式與該雙埠模式之間雙態觸變一或多次。
  8. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體胞，其中該等記憶體胞經組態以使用複數個第一字線及複數個第二字線來存取；複數個存取埠，其包括一第一存取埠及一第二存取埠，其中該第一存取埠經組態以接收第一位址信號，且該第二存取埠經組態以接收第二位址信號；及存取控制電路，用於基於該等第一位址信號而選擇性地啟動該複數個第一字線中之一者，且用於基於指派之位址信號而選擇性地啟動該複數個第二字線中之一者，其中該存取控制電路包括：位址選擇電路，其經組態以基於一埠模式信號來選擇該等指派之位址信號，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號指示一雙埠模式時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號；及其中：該記憶體陣列經組態以基於該埠模式信號，在一記憶體時脈循環中，於該單埠模式與該雙埠模式之間雙態觸變一或多次；在該記憶體時脈循環開始時，該記憶體陣列經組態以在該雙埠模式中 操作，其中該存取控制電路：選擇性地啟動該複數個第一字線中之一者，以執行至一第一記憶體胞之一寫入操作；且選擇性地啟動該複數個第二字線中之一者，以執行對一第二記憶體胞之一讀取操作，其中該第一記憶體胞及該第二記憶體胞係定位於該記憶體陣列之不同列中；且在該記憶體時脈循環期間，該記憶體陣列經組態以在選擇性地啟動該複數個第一字線之一者之一延遲週期之後於該單埠模式中操作，其中該存取控制電路選擇性地啟動該複數個第二字線中之一者，以執行至該第一記憶體胞之一寫入操作。
  9. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體胞，其中該等記憶體胞經組態以使用複數個第一字線及複數個第二字線來存取；複數個存取埠，其包括一第一存取埠及一第二存取埠，其中該第一存取埠經組態以接收第一位址信號，且該第二存取埠經組態以接收第二位址信號；及存取控制電路，用於基於該等第一位址信號而選擇性地啟動該複數個第一字線中之一者，且用於基於指派之位址信號而選擇性地啟動該複數個第二字線中之一者，其中該存取控制電路包括：位址選擇電路，其經組態以基於一埠模式信號來選擇該等指派之位址信號，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號指示一雙 埠模式時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號；及其中：該記憶體陣列經組態以基於該埠模式信號，在一記憶體時脈循環中，於該單埠模式與該雙埠模式之間雙態觸變一或多次；在該記憶體時脈循環開始時，該記憶體陣列經組態以在該雙埠模式中操作，其中該存取控制電路：選擇性地啟動該複數個第一字線中之一者，以執行對一第一記憶體胞之一讀取操作；且在選擇性地啟動該複數個第一字線中之一者之一第一延遲週期之後選擇性地啟動該複數個第二字線中之一者，以執行對一第二記憶體胞之一讀取操作，其中該第一記憶體胞及該第二記憶體胞係定位於該記憶體陣列之一相同列中；且在該記憶體時脈循環期間及該讀取操作之後，該記憶體陣列經組態以在該單埠模式中操作，其中該存取控制電路選擇性地啟動該複數個第二字線中之一者，以執行至該第一記憶體胞之一寫入操作。
  10. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體胞，其中該等記憶體胞經組態以使用複數個第一字線及複數個第二字線來存取；複數個存取埠，其包括一第一存取埠及一第二存取埠，其中該第一存取埠經組態以接收第一位址信號，且該第二存取埠經組態以接收第二位址信號；及 存取控制電路，用於基於該等第一位址信號而選擇性地啟動該複數個第一字線中之一者，且用於基於指派之位址信號而選擇性地啟動該複數個第二字線中之一者，其中該存取控制電路包括：位址選擇電路，其經組態以基於一埠模式信號來選擇該等指派之位址信號，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號指示一雙埠模式時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號；及其中：該記憶體陣列經組態以基於該埠模式信號，在一記憶體時脈循環中，於該單埠模式與該雙埠模式之間雙態觸變一或多次；在該記憶體時脈循環開始時，該記憶體陣列經組態以在該單埠模式中操作，其中該存取控制電路最初啟動該複數個第一字線中之一者，以執行對一第一記憶體胞之一讀取操作，且其中該複數個第二字線中之一者係非作用中；且在該記憶體時脈循環期間及該讀取操作之後，該記憶體陣列經組態以繼續在該單埠模式中操作，其中該存取控制電路選擇性地啟動該複數個第二字線中之一者，以執行至該第一記憶體胞之一寫入操作。
  11. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體胞，其中該等記憶體胞經組態以使用複數個第一字線及複數個第二字線來存取；複數個存取埠，其包括一第一存取埠及一第二存取埠，其中該第一存 取埠經組態以接收第一位址信號，且該第二存取埠經組態以接收第二位址信號；及存取控制電路，用於基於該等第一位址信號而選擇性地啟動該複數個第一字線中之一者，且用於基於指派之位址信號而選擇性地啟動該複數個第二字線中之一者，其中該存取控制電路包括：位址選擇電路，其經組態以基於一埠模式信號來選擇該等指派之位址信號，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號指示一雙埠模式時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號；及其中：該記憶體陣列經組態以基於該埠模式信號，在一記憶體時脈循環中，於該單埠模式與該雙埠模式之間雙態觸變一或多次；該記憶體裝置經組態以執行一旁路操作，其中：該第一存取埠經組態以接收一第一資料；在一記憶體時脈循環開始時，該記憶體陣列經組態以在該單埠模式中操作，其中該存取控制電路：選擇性地啟動該複數個第二字線中之一者，以執行至一記憶體胞之該第一資料之一寫入操作；且在選擇性地啟動該複數個第二字線中之一者之一延遲週期之後選擇性地啟動該複數個第一字線中之一者，以執行至該記憶體胞之該第一資料之一寫入操作；在該記憶體時脈循環期間，該記憶體陣列經組態以在該雙埠模式中操 作，其中該存取控制電路選擇性地啟動該複數個第二字線中之一者，以執行該第一記憶體胞中之該第一資料之一讀取操作；且該第二存取埠經組態以回應於該讀取操作而輸出該第一資料。
  12. 一種操作記憶體之方法，其包括：經由一記憶體裝置之一第一存取埠來接收第一位址信號及第一時脈信號；經由該記憶體裝置之一第二存取埠來接收第二位址信號及第二時脈信號；在該記憶體裝置中接收一埠模式信號，其中該埠模式信號指示該記憶體裝置之一記憶體陣列是否在一單埠模式或一雙埠模式中操作；基於該等第一位址信號及該等第一時脈信號來選擇性地啟動該記憶體陣列之複數個第一字線中之一者；且基於指派之位址信號及指派之時脈信號來選擇性地啟動該記憶體陣列之複數個第二字線中之一者，其中選擇性地啟動該複數個第二字線中之該者包括：當該埠模式信號指示該記憶體陣列將在該單埠模式中操作時，選擇該等第一位址信號作為該等指派之位址信號，並選擇該等第一時脈信號作為該等指派之時脈信號；且當該埠模式信號指示該記憶體陣列將在該雙埠模式中操作時，選擇該等第二位址信號作為該等指派之位址信號，並選擇該等第二時脈信號作為該等指派之時脈信號。
  13. 如請求項12之方法，進一步包括當該記憶體陣列正在該單埠模式中操作時，將相同資料值寫入至該記憶體陣列之一單一記憶體胞。
  14. 如請求項12之方法，其中選擇性地啟動該複數個第二字線中之一者進一步包括當該記憶體陣列係在該單埠模式中操作時，在選擇性地啟動該複數個第一字線中之一者之一延遲週期之後，選擇性地啟動該複數個第二字線中之一者。
  15. 如請求項12之方法，進一步包括在一記憶體時脈循環中，基於該埠模式信號，使得該記憶體陣列在該單埠模式與該雙埠模式之間雙態觸變一或多次。
  16. 一種操作記憶體之方法，其包括：經由一記憶體裝置之一第一存取埠來接收第一位址信號；經由該記憶體裝置之一第二存取埠來接收第二位址信號；在該記憶體裝置中接收一埠模式信號，其中該埠模式信號指示該記憶體裝置之一記憶體陣列是否在一單埠模式或一雙埠模式中操作；基於該等第一位址信號來選擇性地啟動該記憶體陣列之複數個第一字線中之一者；且基於指派之位址信號來選擇性地啟動該記憶體陣列之複數個第二字線中之一者，其中選擇性地啟動該複數個第二字線中之該者包括：當該埠模式信號指示該記憶體陣列將在該單埠模式中操作時，選擇該等第一位址信號作為該等指派之位址信號；且 當該埠模式信號指示該記憶體陣列將在該雙埠模式中操作時，選擇該等第二位址信號作為該等指派之位址信號；在一記憶體時脈循環中，基於該埠模式信號，使得該記憶體陣列在該單埠模式與該雙埠模式之間雙態觸變一或多次；在該記憶體時脈循環開始時接收該埠模式信號，其中該埠模式信號指示該記憶體陣列在該雙埠模式中操作；選擇性地啟動該複數個第一字線中之一者，以執行至一第一記憶體胞之一寫入操作；選擇性地啟動該複數個第二字線中之一者，以執行對一第二記憶體胞之一讀取操作，其中該第一記憶體胞及該第二記憶體胞係定位於該記憶體陣列之不同列中；在該記憶體時脈循環期間，再次接收該埠模式信號，其中該埠模式信號指示該記憶體陣列將在該單埠模式中操作；且在選擇性地啟動該複數個第一字線中之一者之一延遲週期之後，選擇性地啟動該複數個第二字線中之一者，以執行至該第一記憶體胞之一寫入操作。
  17. 一種積體電路，其包括：一靜態隨機存取記憶體(SRAM)陣列，其包括複數個SRAM胞，其中該等SRAM胞經組態以使用複數個第一字線及複數個第二字線來存取；複數個存取埠，其包括一第一存取埠及一第二存取埠，其中該第一存取埠經組態以接收第一位址信號及第一時脈信號，且其中該第二存取埠經組態以接收第二位址信號及第二時脈信號；及 存取控制電路，用於基於該等第一位址信號及該等第一時脈信號而選擇性地啟動該複數個第一字線中之一者，且用於基於指派之位址信號及指派之時脈信號而選擇性地啟動該複數個第二字線中之一者，該存取控制電路包括：位址選擇電路，其經組態以基於一埠模式信號來選擇該等指派之位址信號，其中當該埠模式信號指示一單埠模式時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號指示一雙埠模式時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號；及時脈選擇電路，用於基於該埠模式信號來選擇該等指派之時脈信號，其中當該埠模式信號指示該單埠模式時，該時脈選擇電路選擇該等第一時脈信號作為該等指派之時脈信號，且其中當該埠模式信號指示該雙埠模式時，該時脈選擇電路選擇該等第二時脈信號作為該等指派之時脈信號。
  18. 如請求項17之積體電路，其中該位址選擇電路包括一2比1多工器，其中當該埠模式信號係一邏輯0值時，該位址選擇電路選擇該等第一位址信號作為該等指派之位址信號，且其中當該埠模式信號係一邏輯1值時，該位址選擇電路選擇該等第二位址信號作為該等指派之位址信號。
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