JP2013065391A - メモリ仲裁回路網 - Google Patents

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Abstract

【課題】第１および第２のポートを有するデュアルポートメモリを提供する。
【解決手段】デュアルポートメモリは、単一ポートメモリ要素のアレイ２２と、アレイに連結されており、かつアレイからデータを読み取り、アレイにデータを書き込むように動作可能である制御回路３０と、第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器６０−Ａと、第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器６０−Ｂと、制御回路、並びに第１および第２の要求生成器に連結されている仲裁回路６４とを含み、仲裁回路は、同期モードで動作可能であり、同期モードにおいて、第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される。
【選択図】図１

Description

この出願は、２０１１年９月１６日に出願した米国特許出願第１３／２３４，９２５に対して優先権を主張する。上記文献は、全体として本明細書において参照することによって援用される。
（背景）
集積回路（例えば、プログラマブル集積回路）は、静的ランダムアクセスメモリ（ＳＲＡＭ）セルの形態の揮発性メモリ要素を含み得る。揮発性メモリ要素（例えば、ＳＲＡＭセル）は、典型的に、交差連結されたインバータ（すなわち、ラッチ）に基づく。メモリ要素は、しばしば、アレイで配列される。典型的アレイにおいて、データラインは、メモリ要素内にデータを書き込み、メモリ要素からデータを読み取るために使用される。アドレスラインは、どのメモリ要素がアクセスされるかを選択するために使用され得る。
あるアプリケーションは、メモリ要素がデュアルポート能力を有する（すなわち、メモリ要素が２つのポートを含み、２つのポートの各々は、読み取り／書き込み動作を実行するために使用される）ことを要求する。デュアルポート動作をサポートするために、メモリ要素は、典型的に、８トランジスタ構成において形成される。デュアルポートメモリ要素は、２つの交差連結されたインバータを含む。第１の対のアクセストランジスタは、第１の読み取り／書き込みポートとして機能するために、交差連結されたインバータに連結され、その一方で、第２の対のアクセストランジスタは、第２の読み取り／書き込みポートとして機能するために、交差連結されたインバータに連結される。しかしながら、このように配列された従来の８トランジスタ（８Ｔ）デュアルポートメモリセルは、従来の６トランジスタ（６Ｔ）単一ポートメモリセルの面積の２倍より多くの面積を占用する。
デュアルポートメモリ回路網の面積を低減するために、６Ｔメモリ要素を用いて同期デュアルポート機能を提供する（すなわち、両方のポートが単一クロックを用いて制御される）ことを可能にする技術が開発された。例えば、ダブルクロッキング技術は、（第１のポートに関連付けられた要求を満たすために）高いクロック位相の間、および（第２のポートに関連付けられた要求を満たすために）低いクロック位相の間にメモリ要素にアクセスことを含む。しかしながら、ダブルクロッキングメモリアクセスは、メモリの性能を制限し、非同期デュアルポート動作（すなわち、２つのポートを制御するために、異なるクロック周波数および／または位相を有する２つの別個のクロック信号を使用することを含む動作）をサポートするために使用されることができない。
メモリ要素回路網を有する集積回路が提供される。メモリ要素は、アレイで配列された単一ポートメモリ要素を含み得る。メモリ要素は、多重ポートメモリ機能を提供する周辺メモリ制御回路網とインターフェースでつなぐように構成され得る。
例えば、メモリ回路網は、制御回路を含み得、制御回路は、メモリアレイ内の特定位置において読み取りアクセスおよび書き込みアクセスを実行するように、列アドレシング回路網および行ドライバー／感知回路網に指示する。メモリ回路網はまた、それぞれ、少なくとも第１および第２のポートを介して少なくとも第１および第２の処理回路からメモリアクセス要求を生成するように構成されるデータレジスタおよび論理回路を含み得る。メモリ回路網は、第１のポートに関連付けられたメモリ要求を受信するように動作可能な第１の要求生成器と、第２のポートに関連付けられたメモリ要求を受信するように動作可能な第２の要求生成器とを含み得る。第１および第２の要求生成器の各々は、未処理の要求が存在する場合に、高くラッチし、未処理の要求がない場合に。低くラッチするストレージ回路を含み得る。
メモリ回路網はまた、第１および第２の要求生成器と制御回路との間に連結された仲裁回路を含み得る。仲裁回路は、第１および第２の要求生成器からメモリアクセス要求を受信し、かつ第１および第２のポートに関連付けられたメモリアクセス要求が実行される順番を扱うように構成され得る。
本発明の１つの適切な実施形態において、仲裁回路は、同期モード（すなわち、第１および第２のポートからの要求が単一クロックを用いて制御されるモード）で動作可能であり得る。所与のクロックサイクルの間に、１つのメモリ要求のみが２つのポートのうちの第１のポートにおいて受信されている場合に、第１のポートに関連付けられた１つのメモリ要求が実行され得る。異なるタイプのメモリ要求が、それぞれ、第１および第２のポートにおいて同時に受信される（すなわち、１つのポートが読み取りを受信し、もう１つのポートが書き込みを受信する）場合に、仲裁回路は、読み取り優先（すなわち、仲裁回路が、先に読み取り動作を実行し得ること）または書き込み優先（すなわち、仲裁回路が、先に書き込み動作を実行し得ること）を提供するように構成され得る。同じタイプのメモリ要求が、第１および第２のポートにおいて同時に受信される（すなわち、両方のポートが読み取りを受信するかまたは両方のポートが書き込みを受信する）場合に、仲裁回路は、第１のポート優先（すなわち、仲裁回路が、先に第１のポートに関連付けられた動作を実行し得ること）または第２のポート優先（すなわち、仲裁回路が、先に第２のポートに関連付けられた動作を実行し得ること）を提供するように構成され得る。
本発明の別の適切な実施形態において、仲裁回路は、非同期モード（すなわち、第１および第２のポートからの要求が、異なる周波数および／または位相を有する第１および第２のクロック信号を用いて制御されるモード）で動作可能であり得る。非同期モードにおいて、仲裁回路は、メモリアクセス要求が受信されるとすぐに、メモリアクセス要求を実行する。例えば、仲裁回路が、第１のポートにおいて所与のメモリ要求を検出する場合に、仲裁回路は、所与のメモリ要求を実行するように制御回路に指示する。第２のメモリ要求が、所与のメモリが満たされる前に第２のポートにおいて受信される場合に、第２のメモリ要求は、所与のメモリ要求が完了されるまで保留され得る。仲裁回路が、所与のメモリ要求が満たされたことを検出した場合に、仲裁回路は、第２のメモリ要求を実行するように制御回路に指示する。
例えば、本発明は以下の項目を提供する。
（項目１）
第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
単一ポートメモリ要素のアレイと、
該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
を含み、
該仲裁回路は、同期モードで動作可能であり、該同期モードにおいて、該第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御され、該少なくとも２つのクロック信号の各クロックサイクルの間に、該第１および第２のメモリアクセス要求のうちの１つのみを満たすために、該制御回路に指示するように動作可能である、デュアルポートメモリ。
（項目２）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が上記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、上記項目に記載のデュアルポートメモリ。
（項目３）
上記仲裁回路は、所定の論理表に基づく満足に対して、上記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目４）
上記仲裁回路は、上記第１の要求生成器から第１の出力信号を受信するように動作可能である第１の入力と、上記第２の要求生成器から第２の出力信号を受信するように動作可能である第２の入力と、上記制御回路から制御信号を受信するように動作可能である第３の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、該制御回路が上記アレイにアクセスしている間にアサートされる、上記項目のいずれかに記載のデュアルポートメモリ。
（項目５）
上記仲裁回路は、上記第２の要求生成器に連結されている第１の入力と、上記第１の要求生成器および該第２の要求生成器に連結されている第２の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、上記第１のメモリアクセス要求を満たす場合に、第１の論理値を有し、上記第２のメモリアクセス要求を満たす場合に、該第１の論理値とは異なる第２の論理値を有する、上記項目のいずれかに記載のデュアルポートメモリ。
（項目６）
上記仲裁回路は、非同期モードにおいてさらに動作可能であり、該非同期モードにおいて、上記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御されている、上記項目のいずれかに記載のデュアルポートメモリ。
（項目７）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が上記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目８）
上記仲裁回路は、上記同期モードで動作するとき、所定の論理表に基づく満足に対して、上記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目９）
上記第１および第２のメモリアクセス要求は、異なる時間に到達し、上記仲裁回路は、上記非同期モードで動作するとき、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目１０）
上記仲裁回路は、上記第１および第２のメモリアクセス要求のうちの選択された１つを満たすように上記制御回路に指示するために、出力信号をアサートし、該選択されたメモリアクセス要求の満足に応じて該出力信号をデアサートするように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目１１）
第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
単一ポートメモリ要素のアレイと、
該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
を含み、
該仲裁回路は、非同期モードで動作可能であり、該非同期モードにおいて、該第１および第２の要求生成器は、異なるそれぞれの周波数を有する２つの異なるクロック信号を用いて制御される、デュアルポートメモリ。
（項目１２）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が上記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目１３）
上記第１および第２の要求生成器を制御する上記２つの異なるクロック信号は、異なるそれぞれの位相を有する、上記項目のいずれかに記載のデュアルポートメモリ。
（項目１４）
上記第１および第２のメモリアクセス要求は、異なる時間に到達し、上記仲裁回路は、上記非同期モードで動作する間、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目１５）
上記仲裁回路は、第１および第２の交差連結された論理ゲートを有するラッチング回路を含み、該第１の論理ゲートは、上記第１の要求生成器から第１の出力信号を受信するように動作可能であり、かつ第１の論理値を有する第１の制御信号を生成するように動作可能であり、該第２の論理ゲートは、上記第２の要求生成器から第２の出力信号を受信するように動作可能であり、かつ該第１の論理値とは異なる第２の論理値を有する第２の制御信号を生成するように動作可能である、上記項目のいずれかに記載のデュアルポートメモリ。
（項目１６）
単一ポートメモリ要素のアレイと、第１および第２のポートとを含むデュアルポートメモリを使用するための方法であって、該方法は、
制御回路を用いて、該単一ポートメモリ要素のアレイにアクセスすることと、
第１の要求生成器を用いて、該第１のポートから第１のメモリアクセス要求を受信することと、
第２の要求生成器を用いて、該第２のポートから第２のメモリアクセス要求を受信することと、
仲裁回路を用いて、出力信号をアサートすることによって、該第１および第２のメモリアクセス要求のうちの選択された１つを満たすように該制御回路に指示することと
を含む、方法。
（項目１７）
上記選択されたメモリアクセス要求の満足に応じて上記出力信号をデアサートすることをさらに含む、上記項目のいずれかに記載の方法。
（項目１８）
同期モードで上記デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、上記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される、上記項目のいずれかに記載の方法。
（項目１９）
非同期モードで上記デュアルポートメモリを動作させることをさらに含み、該非同期モードにおいて、上記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、上記項目のいずれかに記載の方法。
（項目２０）
同期モードで上記デュアルポートメモリを動作させることと、非同期モードで該デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、上記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御され、該非同期モードにおいて、該第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、上記項目のいずれかに記載の方法。
（項目２１）
上記制御回路を用いて、上記選択されたメモリアクセス要求の満足に応じて制御信号をアサートすることと、
上記第１および第２の要求生成器を用いて該制御信号を受信することと
をさらに含む、上記項目のいずれかに記載の方法。
（項目２２）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、上記方法は、
該パルス生成器を用いて、メモリアクセス要求が該第１および第２の要求生成器のうちの該少なくとも１つに到達したことを検出することに応じてパルスを生成することと、
該ラッチング回路を用いて、該メモリアクセス要求が未だ満たされていない場合に、第１の論理値を格納し、該メモリアクセス要求が上記制御回路を用いて満たされた場合に、該第１の論理値とは異なる第２の論理値を格納することと
をさらに含む、上記項目のいずれかに記載の方法。
（摘要）
メモリ要素を有する集積回路が提供される。メモリ要素は、多重ポートメモリ機能を提供するために使用される単一ポートメモリセルであり得る。集積回路は、少なくとも第１および第２の生成器からメモリアクセス要求を受信するように動作可能な仲裁回路を含み得る。仲裁回路は、同期モードおよび非同期モードで動作するように構成され得る。同期モードで動作する仲裁回路は、所定の論理表に基づいてポート選択を実行し得る。非同期モードで動作する仲裁回路は、メモリ要求が仲裁回路によって受信されるとすぐにメモリ要求を実行し得る。現在のメモリアクセスが実行されている間に受信される要求は、現在のメモリアクセスが完了されるまで保留され得る。
本発明のさらなる特徴、本発明の本質およびさまざまな利点は、添付の図面および以下の詳細な説明からより明白になる。
図１は、本発明の実施形態に従う、仲裁回路を有する多重ポートメモリ回路網のダイヤグラムである。 図２は、本発明の実施形態に従う、関連付けられた行多重化回路に連結されたメモリ要素回路網のダイヤグラムである。 図３は、本発明の実施形態に従う例示的な要求生成器の回路ダイヤグラムである。 図４は、本発明の実施形態に従う、同期デュアルポートメモリ動作の間にどのポートが選択されるかを決定するための表である。 図５は、本発明の実施形態に従う、同期デュアルポートメモリ動作をサポートするように動作可能で例示的な仲裁回路の回路ダイヤグラムである。 図６は、本発明の実施形態に従う、同期デュアルポートモードにおいて未処理メモリアクセス要求を処理するための代表的なステップのフローチャートである。 図７は、本発明の実施形態に従う、非同期デュアルポートメモリ動作をサポートするように動作可能で例示的な仲裁回路の回路ダイヤグラムである。 図８は、本発明の実施形態に従う、非同期デュアルポートモードにおいて未処理メモリアクセス要求を処理するための例示的なステップのフローチャートである。 図９は、本発明の実施形態に従う、非同期デュアルポートモードの間に異なるメモリアクセスシーケンスを例示するタイミングダイヤグラムである。
（詳細な説明）
本発明の実施形態は、静的ランダムアクセスメモリ回路網に関連する。本発明のメモリ回路網は、任意の適切な集積回路内に使用され得る。例えば、メモリ回路網は、集積回路メモリデバイスまたは特定用途の集積回路（ＡＳＩＣ）内において使用され得る。
図１は、同期および非同期の多重メモリ動作をサポートするように構成された仲裁回路を有するメモリ回路網を含む集積回路１０のダイヤグラムである。メモリ回路網は、少なくとも１つのメモリアレイ２２を含み得る。図１に示されるように、メモリアレイ２２は、列および行に配列されたメモリ要素（ときには、メモリセルと呼ばれる）１００を含み得る。メモリセル１００は、単一ポートメモリセルを含み得る。例えば、メモリセル１００は、６つのトランジスタを有する単一ポート差動メモリセル（例えば、メモリセルに対して単一ポートとして機能する一対のアクセストランジスタを有するメモリセル）であり得る。デュアルポートメモリ機能を提供するために単一ポートメモリセルを使用することは、ダイ歩留まりを増大させることを助け、低減された最小要求電源電圧（すなわち、低減された電力消費）を提供し、集積回路の実際の所有面積を保存し得る。
メモリセル１００の各列は、関連付けられたワードライン８０を介してワードライン（ＷＬ）ドライバー回路網３２に連結され得る。例えば、メモリセル１００の第１の列は、第１のワードライン８０を介してＷＬドライバー回路網３２に連結され得、メモリセル１００の第２の列は、第２のワードライン８０等を介してＷＬドライバー回路網３２に連結され得る。ＷＬドライバー回路網３２は、メモリセル１００の列を選択するようにワードライン８０のうちの選択された１つにおいてワードライン信号をアサートするために使用され得る。ワードライン信号およびワードライン８０は、ときには、それぞれ、アドレス信号およびアドレスラインと呼ばれる。
メモリセル１００の各行は、関連付けられたビットライン（ＢＬ）８２を介して、多重化（ＭＵＸ）回路（例えば、書き込みビットライン多重化回路網３４および読み取りビットライン多重化回路網３６）に連結され得る。ビットライン８２は、ときには、データラインと呼ばれ得る。例えば、メモリセル１００の第１の行は、第１対のビットラインを介して、回路網３４および３６に連結され得、メモリセル１００の第２の行は、第２対のビットライン等を介して、回路網３４および３６に連結され得る。ビットライン８２は、選択されたメモリセル１００からデータを読み取り、またはそれにデータを書き込むために適切な電圧を供給され得る。本明細書において説明される用語、列および行は、単なる例示に過ぎず、相互交換可能に使用され得、またはメモリの任意のグループ／集合を指すように使用され得る。
書き込みＢＬ多重化回路網３４は、書き込みドライバー回路網３８によって駆動されるべきビットライン８２のサブセットを選択するように構成され得る（例えば、回路網３４は、データラインの選択された部分を書き込みドライバー回路網３８に連結するように構成され得る）。例えば、メモリアレイ２２が、１２８行のメモリセル１００を含み、書き込みドライバー回路網３８が、３２個の差動書き込みドライバーのみを含むシナリオを考える。この例において、書き込みＢＬ多重化回路網３４は、４対のビットラインのグループ内の選択された一対のビットラインを回路網３８内の対応する書き込みドライバーに連結するために使用される４：１多重化回路を含み得る（すなわち、多重化回路網３４は、書き込み動作の間に、４対のブットライン毎を対応する書き込みドライバーに連結するために使用され得る）。
読み取りＢＬ多重化回路網３６は、ビットライン８２のサブセットを感知増幅器回路網４０に連結するように構成され得る（例えば、回路網３６は、データラインの選択された部分を感知増幅器回路網３８に連結するように構成され得る）。例えば、メモリアレイ２２が、１２８行のメモリセル１００を含み、感知増幅器回路網４０が３２個の差動感知増幅器のみを含むシナリオを考える。この例において、読み取りＢＬ多重化回路網３６は、４対のビットラインの各グループ内の選択された一対のビットラインを回路網４０内の対応する感知増幅器に連結するために使用される４：１多重化回路を含み得る（すなわち、多重化回路網３６は、読み取り動作の間に、４対のブットライン毎を対応する感知増幅器に連結するために使用され得る）。概して、多重化回路網３４および３６の複雑さ（すなわち、回路網３４および３６が、２：１多重化、４：１多重化、８：１多重化等を提供するか否か）は、メモリアレイ２２内に存在するメモリ行の数と、ビットライン対８２上に信号を駆動するための書き込みドライバーおよびビットライン対８２から信号を受信するための感知増幅器の数とに依存し得る。
アレイ２２の６Ｔ単一ポートメモリセル１００は、周辺メモリ回路網の使用を介してデュアルポート機能を提供し得る。例えば、ワードラインドライバー回路網３２は、多重器４６を介して第１のアドレスデコーダー４２−Ａおよび第２のアドレスデコーダー４２−Ｂのうちの１つから列アドレス信号ＷＬ＿ＡＤＤＲを受信し得る。多重器４６は、アドレスデコーダー４２−Ａに連結されている第１の入力と、アドレスデコーダー４２−Ｂに連結されている第２の入力と、ワードラインドライバー回路網３２に連結されている出力と有し得る。ビットライン多重化回路網３４および３６はまた、多重器４６を介して、アドレスデコーダー４２−Ａおよび４２−Ｂのうちの１つから行アドレス信号ＢＬ＿ＡＤＤＲを受信し得る。
アドレスデコーダー４２−Ａは、アドレス信号Ａ＿ＡＤＤＲ（すなわち、第１のメモリポートに関連付けられた列および行アドレス信号）を受信し得、その一方で、アドレスデコーダー４２−Ｂは、アドレス信号Ｂ＿ＡＤＤＲ（すなわち、第２のメモリポート関連付けられた列および行アドレス信号）を受信し得る。多重器４６は、信号Ａ＿ＡＤＤＲおよびＢ＿ＡＤＤＲのうちの１つをその出力に選択的にルーティングさせるために使用され得る（すなわち、それにより、ワードラインドライバー３２は、２つのメモリポートのうちの選択された１つから列信号ＷＬ＿ＡＤＤＲを受信し、並びに多重化回路網３４および３６は、選択されたメモリポートから行信号ＢＬ＿ＡＤＤＲを受信する）。
書き込みドライバー回路網３８は、多重器４８の出力において生成されたバイトエネーブル信号ＢＹＴＥ＿ＥＮによって制御され得る。多重器４８は、第１のバイトエネーブル回路４４−Ａに連結されている第１の入力と、第２のバイトエネーブル回路４４−Ｂに連結されている第２の入力とを有し得る。バイトエネーブル回路４４−Ａは、第１のメモリポートに関連付けられたエネーブル信号Ａ＿ＢＥを受信し得、その一方で、バイトエネーブル回路４４−Ｂは、第２のメモリポートに関連付けられたエネーブル信号Ｂ＿ＢＥを受信し得る。多重器４８は、エネーブル信号Ａ＿ＢＥおよびＢ＿ＢＥのうちの１つをその出力に選択的にルーティングさせるために使用され得る。
信号ＢＹＴＥ＿ＥＮは、書き込みドライバー回路網３８の選択された部分をオンにするために使用され得る。例えば、書き込みドライバー回路網３８が３２個の書き込みドライバーを含むシナリオを考える。単一ＢＹＴＥ＿ＥＮは、８つの行が同時にロードされる（すなわち、１バイトのデータのみが一回で書き込まれる）ように、３２個の書き込みドライバーのうちの８つのみをオンにし、残り２４個の書き込みドライバーを停止させるために使用され得る。所望なら、単一ＢＹＴＥ＿ＥＮは、書き込みドライバー回路網３８の任意の適切なサブセットを選択するために使用され得る。
書き込みドライバー回路網３８およびＷＬドライバー回路網３２は、制御回路（例えば、制御回路網３０）によって制御され得る。例えば、制御回路３０は、読み取り／書き込み動作の間、回路網３２をオンにするために、パス３１をわたってワードラインエネーブル信号ＷＬ＿ＥＮをＷＬドライバー回路３２に提供し得る。制御回路３０はまた、書き込み動作の間、書き込みドライバー回路網３８をオンにするために、パス３７をわたって書き込みエネーブル信号ＷＤ＿ＥＮを、および読み取り動作の間、感知増幅器回路網４０をオンにするためにパス３９をわたって読み取りエネーブル信号ＳＡ＿ＥＮを提供し得る。
感知増幅器回路網４０は、多重器５２を介して、第１のメモリポートに関連付けられた第１の出力ラッチ５４−Ａと、第２のメモリポートに関連付けられた第２の出力ラッチ５４−Ｂとに連結され得る。多重器５２は、２つの出力ラッチ５４−Ａおよび５４−Ｂのうちの選択された１つに読み取り信号をルーティングさせるように構成され得る。出力ラッチ５４−Ａはまた、（例として）第１のポートに対する読み出しの間、ラッチ５４−Ａが感知増幅器回路網４０からの３２個の出力データ信号から８バイトを選択的に取り込むことを可能にするエネーブル信号Ａ＿ＯＵＴＥＮを受信し得る。同様に、出力ラッチ５４−Ｂは、第２のポートに対する読み出しの間、ラッチ５４−Ｂが感知増幅器回路網４０から全部の出力データバイトのサブセットを選択的に取り込むことを可能にする信号Ｂ＿ＯＵＴＥＮを受信し得る。信号Ａ＿ＯＵＴＥＮおよびＢ＿ＯＵＴＥＮは、信号ＢＴＹＥ＿ＥＮによって可能にされた行に対応する同じバイトを可能にし得る。概して、出力ラッチ５４−Ａおよび５４−Ｂは、感知増幅器回路網４０から出力バイトの任意の所望の部分を取り込むように構成され得る。
書き込みドライバー回路網３８は、多重器５０の出力から書き込みデータを受信し得る。多重器５０は、第１のメモリポートに関連付けられた書き込みデータＡ＿ＤＩＮを受信する第１の入力と、第２のメモリポートに関連付けられた書き込みデータＢ＿ＤＩＮを受信する第２の入力とを有し得る。多重器５０は、信号Ａ＿ＤＩＮおよびＢ＿ＤＩＮのうちの１つを書き込みドライバー回路の入力にルーティングさせるように構成され得る。図１に示されるように、アドレス信号Ａ＿ＡＤＤＲおよびＢ＿ＡＤＤＲ、エネーブル信号Ａ＿ＢＥおよびＢ＿ＢＥ、入力データ信号Ａ＿ＤＩＮおよびＢ＿ＤＩＮ、並びに他の制御信号は、データレジスタおよび論理回路網７２を用いて提供され得る。回路網７２は、第１のメモリポートに関連付けられた第１のクロック信号Ａ＿ＣＬＫと、第２のメモリポートに関連付けられた第２のクロック信号Ｂ＿ＣＬＫとを受信し得る。メモリ回路網が、第１および第２のポートから読み取りおよび書き込み要求を渡すことが可能であるので、メモリ回路網は、データレジスタおよび論理回路網７２の参照ポイントからのデュアルポートメモリとして見え、第１および第２のポートの各々が、異なる信号Ａ＿ＣＬＫおよび／またはＢ＿ＣＬＫを用いて制御される。
回路網７２は、第１のポートに関連付けられた第１の書き込み要求信号Ａ＿ＷＲＥＱおよび第１の読み取り要求信号Ａ＿ＲＲＥＱが生成される第１の対の出力と、第２のポートに関連付けられた第２の書き込み要求信号Ｂ＿ＷＲＥＱおよび第２の読み取り要求信号Ｂ＿ＲＲＥＱが生成される第２の対の出力とを有し得る。信号Ａ＿ＷＲＥＱおよびＡ＿ＲＲＥＱは、第１の要求生成器６０−Ａを用いて受信され得、その一方で、信号Ｂ＿ＷＲＥＱおよびＢ＿ＲＲＥＱは、第２の要求生成器６０−Ｂを用いて受信され得る。第１および第２の要求生成器は各々、未処理の満たされていない要求の存在を高くラッチし、メモリ要求のないことを低くラッチするラッチング回路６２を含み得る。
要求生成器は、読み取りまたは書き込み要求を受信することに応じてその出力においてパルスを生成するように構成され得る。例えば、要求生成器６０−Ａが、書き込み要求を受信する場合に、信号Ａ＿ＲＥＱは、所定の時間期間に対して高くパルス化される。別の例として、要求生成器６０−Ｂが、読み取り要求を受信する場合に、信号Ｂ＿ＲＥＱは、所定の時間期間に対して高くパルス化される。
信号Ａ＿ＲＥＱおよびＢ＿ＲＥＱは、仲裁回路（例えば、仲裁回路６４）を用いて受信され得る。仲裁回路６４はまた、（点線に示されるように）データレジスタおよび論理回路網７２から直接に読み取り要求信号Ａ＿ＲＲＥＱおよびＢ＿ＲＲＥＱを受信し得る。仲裁回路６４は、第１および第２のポートからの要求を処理する順番を決定するために機能し得る。仲裁回路６４は、出力パス７０をわたってポート選択信号ＰＯＲＴ＿ＳＥＬを出力し得る。信号ＰＯＲＴ＿ＳＥＬは、選択されたポートに関連付けられた回路網をメモリアレイ２２に対してルーティングさせるために、パス７０をわたって、多重器４６、４８、５０および５２の制御入力を与えられ得る。例えば、低いＰＯＲＴ＿ＳＥＬは、第１のポートからの要求が、現在、処理のために選択されていることを示し得、その一方で、高いＰＯＲＴ＿ＳＥＬは、第２のポートからの要求が、現在、処理のために選択されていることを示し得る。仲裁回路６４が、要求を実行することを決定する場合に、回路６４は、所望の読み取り／書き込み動作を始動させるために、出力信号ＳＴＡＲＴを制御回路３０に指示するように一時的にアサートする。
現在のメモリ要求が満たされた場合（すなわち、所望のメモリ位置においてメモリアレイ２２内に読み取り／書き込み動作を完了した際に）、仲裁回路６４は、制御回路３０からアサートされた信号ＥＮＤを受信し得る。信号ＥＮＤは、論理ＡＮＤゲート６６を介して戻るように要求生成器６０−Ａに連結され得、論理ＡＮＤゲート６８を介して戻るように要求生成器６０−Ｂに連結され得る。特に、論理ＡＮＤゲート６６は、信号ＥＮＤを受信する第１の入力と、信号ＰＯＲＴ＿ＳＥＬを受信する第２の反転入力と、信号Ａ＿ＥＮＤが提供される生成器６０−Ａに連結された出力とを有し得る。論理ＡＮＤゲート６８は、信号ＥＮＤを受信する第１の入力と、信号ＰＯＲＴ＿ＳＥＬを受信する第２の反転入力と、信号Ｂ＿ＥＮＤが提供される生成器６０−Ｂに連結された出力とを有し得る。要求生成器６０−Ａのラッチ６２は、高いＡ＿ＥＮＤを受信することに応じて消去され得、その一方で、要求生成器６０−Ｂのラッチ６２は、高いＢ＿ＥＮＤを受信することに応じて消去され得る。
図１に関連して説明されたメモリ構造は、単なる例示に過ぎず、本発明の範囲を限定するように意図されていない。所望なら、仲裁回路６４は、３ポートメモリモード、４ポートメモリモード等をサポートするために、任意の所望の数のポートからのメモリ要求を扱うように構成され得る。
図２は、４：１行多重化（すなわち、４行に１行が、書き込みの間、共用の差動書き込みドライバー３４’によって駆動され、その一方で、４行に１行が、読み取りの間、共用の差動感知増幅器４０’に連結される）を例示するダイヤグラムである。図２に示されるように、各行は、１対のビットライン８２−１および８２−２に連結された複数のメモリポートを含み得る。例えば、メモリセル１００は、１対の交差連結されたインバータ１０２および１０４から形成された双安定要素を含み得る。インバータ１０４は、セル１００に対して、第１のデータストレージノードとして機能する出力を有し得、その一方で、インバータ１０２は、セル１００に対して第２のデータストレージノードとして機能する出力を有し得る。第１のアクセストランジスタ１０６は、第１のデータストレージノードと第１のビットライン８２−１との間に連結され得、その一方で、第２のアクセストランジスタ１０８は、第２のデータストレージノードと第１のビットライン８２−２との間に連結され得る。アクセストランジスタ１０６および１０８（ときには、アドレストランジスタと呼ばれる）は、ワードライン８０をわたって提供されたワードライン信号ＷＬによって制御され得る。この例において、信号ＷＬは、メモリセル１００のうちの１列を選択するようにアサートされ得、隣接するセルの４つに１つからの外側の１つは、データローディング動作の間に関連付けられた書き込みドライバー３４’、またはデータ感知する動作の間に関連付けられた感知増幅器に連結され得る。
図２のメモリセルは、単なる例示に過ぎず、本発明の範囲を限定するように意図されていない。所望なら、メモリセル１０は、単一端部の単一ポートメモリセルであり得、２つより多い交差連結された反転回路を含み得、または任意の適切な単一ポートメモリ構成を用いて実装され得る。
図３は、要求生成器６０（すなわち、要求生成器６０−Ａまたは６０−Ｂ）の回路ダイヤグラムである。図３に示されるように、要求生成器６０は、書き込み要求信号ＷＲＥＱが受信され得る第１の入力と、読み取り要求信号ＲＲＥＱが受信され得る第２の入力と、信号ＥＮＤが受信され得る第３の出力とを有し得る。要求生成器６０は、生成器６０に対して第１および第２の入力として機能する第１および第２の入力を有する（すなわち、生成器１１０の第１の入力がＷＲＥＱを受信し得、その一方で、生成器１１０の第２の入力がＲＲＥＱを受信し得る）論理ＯＲゲート１１０を含み得る。論理ゲート１１０は、１ショットパルス生成器１１２に連結されている出力を有し得る。１ショットパルス生成器１１２は、信号ＷＲＥＱおよび／またはＲＲＥＱの立ち上りエッジを検出することに応じて所与のパルス幅を有するパルスを生成するように構成され得る。
生成器１１２によって生成されたパルスは、インバータ１１４を介してラッチング回路６２の第１の入力に与えられ得る。回路６２は、（例として）交差連結された論理ＮＡＮＤゲート１１６および１１８を含む設定−再設定（ＳＲ）ラッチであり得る。所与のパルス幅は、ラッチ６２の状態を設定または再設定するように十分の時間を提供するために、十分に広くあり得る。ラッチング回路６２は、インバータ１１９を介して信号ＥＮＤを受信するように構成された第２の入力と、信号ＲＥＱが提供される出力とを有し得る。１ショットパルス生成器１１２がＳＲラッチ６２の「設定」入力に連結されているので、信号ＲＥＱは、信号ＷＥＲＱおよび／またはＲＲＥＱの立ち上りエッジを検出することに応じて高く上げられる（すなわち、ラッチ６２は、高い状態に置かれる）。信号ＥＮＤがＳＲラッチ６２の「再設定」入力にルーティングされるので、ラッチ６２は、アサートされた信号ＥＮＤを検出することに応じて低い状態に置かれ得る（すなわち、信号ＲＥＱは、強制的に低くされる）。
仲裁回路６４は、同期モードまたは非同期モードで動作可能であり得る。同期モードにおいて、複数のポートからの要求は、単一クロックソースを用いて制御され得る。結果として、複数のポートからのメモリアクセス要求は、単一クロック信号の立ち上りエッジにおいて同時に到達し得る。同期モードの仲裁回路６４は、例えば、複数のポートのうちのどれが図４の表に基づいて選択されるべきであるかを決定し得る。
２つのポートのうちの１つのみに未処理の要求があるシナリオにおいて、未処理の要求に関連付けられたポートは、処理のために選択され得る（例えば、列１２０を参照）。１つのポートが書き込み要求を受信し、およびもう１つのポートが読み取り要求を受信するシナリオにおいて、読み取り要求を受信するポートは、処理のために選択され得る（すなわち、列１２２に示されるように、仲裁回路６４は、読み取りポートの優先度を実装するように構成され得る）。所望なら、仲裁回路６４はまた、書き込みポート優先度を実装するように構成され得る（すなわち、書き込み要求を受信するポートは、処理のために選択され得る）。両方のポートが書き込み要求を受信し、または両方のポートが読み取り要求を受信するシナリオにおいて、列１２４に例示されるように、第２のポートＢは、所与の優先度を有し得る（すなわち、ポートＢでの要求は、ポートＡでの要求の前に処理される）。所望なら、仲裁回路６４はまた、両方のポートが同じタイプのメモリ要求を受信したときに、ポートＡが優先であることを実装するように構成され得る（すなわち、ポートＡおよびＢの両方が読み取り要求を受信する場合、またはポートＡおよびＢの両方が書き込み要求を受信する場合、ポートＡでの要求は、ポートＢでの要求の前に処理される）。
図５は、図４の表に関連して説明されるポート選択能力を提供するように構成された仲裁回路６４の回路ダイヤグラムである。図５に示されるように、仲裁回路６４は、論理ＮＡＮＤゲート１３２および１３４、並びに論理ＮＯＲゲート１３６および１４０を含み得る。論理ＮＡＮＤゲート１３２は、要求生成器６０−Ａから信号Ａ＿ＲＥＱを受信する第１の入力と、要求生成器６０−Ｂから信号Ｂ＿ＲＥＱを受信する第２の入力と、インバータ１３０を介して制御回路３０から信号ＥＮＤを受信する第３の入力とを有し得る。論理ＮＡＮＤゲート１３４は、信号Ａ＿ＲＥＱを受信する第１の入力と、データレジスタおよび論理回路網７２から信号Ａ＿ＲＲＥＱを受信する第２の入力と、出力とを有し得る。論理ＮＯＲゲート１３６は、ゲート１３４の出力に連結されている第１の入力と、データレジスタおよび論理回路網７２から信号Ｂ＿ＲＲＥＱを受信する第２の入力と、出力とを有し得る。論理ＮＯＲゲート１４０は、ゲート１３６の出力に連結されている第１の入力と、インバータ１３８を介して要求生成器６０−Ｂから信号Ｂ＿ＲＥＱを受信する第２の入力と、信号ＰＯＲＴ＿ＳＥＬが生成される出力とを有し得る。図５の例示的な回路ダイヤグラムは、単なる例示に過ぎず、本発明の範囲を限定するように機能しない。仲裁回路６４は、所望のポート選択能力を提供するように構成された任意の適切な配列を用いて形成され得る。
図６は、同期モードにおいてメモリ回路網を動作させることにかかわる代表的なステップのフローチャートである。ステップ１５０において、仲裁回路６４は、未処理の要求の存在をチェックし得る。少なくとも１つの未処理の要求が検出される場合に、選択されたポートに関連付けられた要求が満たされる（すなわち、要求が、図４に関連して説明されたタイプの論理表に基づいて選択されたポートに関連付けられる）。
選択された要求を満たすことにおいて、仲裁回路６４は、メモリアレイ２２のアクセスを始動させるように制御回路３０に指示するために、信号ＳＴＡＲＴをアサートし得る（ステップ１５４）。ステップ１５６において、信号ＰＯＲＴ＿ＳＥＬは、仲裁回路６４の論理に基づいて所望の値に設定され得る。ステップ１５８は、選択されたポートに関連付けられた読み取りまたは書き込み動作は、所望のメモリアドレスにおいて実行され得る。
メモリアクセスが完了した際に、制御回路３０は、現在の要求の完了を信号で送るために、選択されたポートに関連付けられた要求生成器を消去するように信号ＥＮＤを高くパルス化し得る（ステップ１６０）。パス１６２に示されるように、処理は、連続的な要求を処理するために、ステップ１５０に戻るようにループし得る。このときに、選択されていないポートに関連付けられた以前に未処理の要求（すなわち、選択されたポートに関連付けられた要求と平行して受信された要求）は、（存在する場合）、選択されたポートからの別の要求を処理する前に処理され得る。未処理の要求が存在しない場合に、仲裁回路６４は、新しく到着するメモリ要求を待ち、かつその入力を監視し得る（ステップ１５０）。
本発明の別の実施形態において、仲裁回路６４は、非同期モードで（例えば、複数のポートからの要求が異なる位相および／または周波数のクロックを用いて制御されるモードにおいて）動作するように構成され得る。非同期デュアルポート動作において、異なるメモリポートからの要求は、しばしば、異なる時間に到達し得る。結果として、仲裁回路６４は、第１の到達するメモリ要求が回路６４によって受信されるとすぐに処理されることと、第１の到達メモリ要求が満たされたときに第２の（後に）到達するメモリ要求が処理されることとを行うように構成され得る。
図７は、非同期モードで動作可能な仲裁回路６４の１つの適切な配列の例示的な回路ダイヤグラムである。図７に示されるように、仲裁回路６４は、それぞれ、複数の入力および１つの出力を有する論理ＮＡＮＤゲート１７２、１７４、１７６、１７８、および１８０を含み得る。論理ＮＡＮＤゲート１７６は、要求生成器６０−Ａから信号Ａ＿ＲＥＱを受信する第１の入力と、ゲート１７２の出力に連結されている第２の入力と、ゲート１７８の出力に連結されている第３の入力とを有し得、その出力において信号ｎＡ＿ＧＲＡＮＴを生成し得る。論理ＮＡＮＤゲート１７８は、要求生成器６０−Ｂから信号Ｂ＿ＲＥＱを受信する第１の入力と、ゲート１７４の出力に連結されている第２の入力と、ゲート１７６の出力に連結されている第３の入力とを有し得、その出力において信号ｎＢ＿ＧＲＡＮＴを生成し得る。信号ｎＡ＿ＧＲＡＮＴは、生成器６０−Ａからの要求が選択される場合に強制的に低くされ得、その一方で、信号ｎＢ＿ＧＲＡＮＴは、生成器６０−Ｂからの要求が選択される場合に強制的に低くされ得る。
仲裁回路６４はまた、ゲート１７８の出力に連結された入力と、信号ＰＯＲＴ＿ＳＥＬが提供される出力とを有するインバータ１８２を含み得る。論理ＮＡＮＤゲート１８０は、ゲート１７６の出力に連結された第１の入力と、ゲート１７８の出力に連結された第２の入力とを有し得、その出力において信号ＳＴＡＲＴを生成し得る。論理ＮＡＮＤゲート１７２は、インバータ１８２の出力に連結された第１の入力と、制御回路３０から信号ＥＮＤを受信する第２の入力とを有し得、その一方で、論理ＮＡＮＤゲート１７４は、別のインバータ１７０を介してインバータ１８２の出力に連結されている第１の入力と、信号ＥＮＤを受信する第２の入力とを有し得る。
このように交差連結されたＮＡＮＤゲート１７６および１７８は、仲裁回路６４に対してラッチングおよびゲーティング能力を提供するように機能し得る。例えば、ゲート１７６および１７８は、信号ｎＡ＿ＧＲＡＮＴおよびｎＢ＿ＧＲＡＮＴのうちの１つのみをアサートし、信号ＥＮＤの立ち上りエッジが検出される場合にのみＰＯＲＴ＿ＳＥＬをトグルする。図７の例示的な回路ダイヤグラムは、単なる例示に過ぎず、本発明の範囲を限定するように機能しない。
図８は、非同期モードで図１のメモリ回路網を動作させるための例示的なステップのフローチャートである。ステップ２００において、仲裁回路６４は、要求生成器６０−Ａ（ポートＡ）および６０−Ｂ（ポートＢ）から要求を待ち得る。ポートＡでの要求が、ポートＢでの要求を検出する前に検出される場合に、ポートＡからの要求が満たされ得る（ステップ２０２）。ポートＢでの要求が、ポートＡでの要求を検出する前に検出される場合に、ポートＢからの要求が満たされ得る（ステップ２１６）。
ステップ２０２において、信号ＳＴＡＲＴが、高く上げられ得、信号ＰＯＲＴ＿ＳＥＬが、「０」に設定され得、所望の読み取り／書き込み動作が、特定のアドレス位置において実行され得る。ステップ２１０において、信号ＥＮＤは、要求生成器６０−Ａを消去し、および現在のメモリアクセスの完了を表すために信号ＳＴＡＲＴを低くするように高くパルス化され得る。未処理の要求がない場合には、パス２１２によって示されるように、処理は、ステップ２００に戻るようにループされ得る。ポートＢにおいて未処理の要求（すなわち、ステップ２０２が実行されている間に受信されている未処理の要求）が検出される場合には、パス２１４に示されるように、処理は、ステップ２１６に戻るようにループされ得る。
ステップ２１６において、ポートＢからの要求が満たされ得る。例えば、信号ＳＴＡＲＴが、高く上げられ得、信号ＰＯＲＴ＿ＳＥＬが、「１」に設定され得、所望の読み取り／書き込み動作が、特定のアドレス位置において実行され得る。ステップ２２４において、信号ＥＮＤは、要求生成器６０−Ｂを消去し、および現在のメモリアクセスの完了を表すために信号ＳＴＡＲＴを低くするように高くパルス化され得る。未処理の要求がない場合には、パス２２６によって示されるように、処理は、ステップ２００に戻るようにループされ得る。ポートＡにおいて未処理の要求（すなわち、ステップ２１６が実行されている間に受信されている未処理の要求）が検出される場合には、パス２２８に示されるように、処理は、ステップ２０２に戻るようにループされ得る。
概して、ポートＡおよびＢからのメモリ要求が同時に到達するような場合に、２つの要求のうちのランダムの１つが、処理のために選択される。ポートＡおよびＢからの同時に到達するメモリ要求が満たされる順番に関わらず、仲裁回路６４は、両方の要求されたメモリが確実に実行されるようにする。
図９は、非同期モードにおける仲裁回路６４の動作を示すタイミングダイヤグラムである。図９に示されるように、ポートＡクロック信号Ａ＿ＣＬＫおよびポートＢクロック信号Ｂ＿ＣＬＫは、異なるクロック周波数および位相を有し得る。時間ｔ１において、信号Ａ＿ＲＥＱが高く上げられ、その一方で、Ｂ＿ＲＥＱは低いままである（すなわち、ポートＡからの単一の要求が受信される）。Ａ＿ＲＥＱの立ち上りに応じて、信号ＳＴＡＲＴが強制的に高くされ得、信号ｎＡ＿ＧＲＡＮＴが強制的に低くされ得る。時間ｔ２において、信号ＥＮＤは、ポートＡの要求の完了を表すために（生成器６０−Ａ内のラッチ６２を消去するために）一時的に高くパルス化され得、Ａ＿ＲＥＱおよびＳＴＡＲＴが強制的に低くさせられ、ｎＡ＿ＧＲＡＮＴが強制的に高くさせられる。
時間ｔ３において、信号Ｂ＿ＲＥＱが高く上げられ、その一方で、Ａ＿ＲＥＱは低いままである（すなわち、ポートＢからの単一の要求が受信される）。Ｂ＿ＲＥＱの立ち上りに応じて、信号ＰＯＲＴ＿ＳＥＬが強制的に高くされ得、信号ＳＴＡＲＴが強制的に高くされ得、信号ｎＢ＿ＧＲＡＮＴが強制的に低くされ得る。時間ｔ４において、信号ＥＮＤは、ポートＢの要求の完了を表すために（生成器６０−Ｂ内のラッチ６２を消去するために）一時的に高くパルス化され得、Ｂ＿ＲＥＱ、ＳＴＡＲＴ、およびＰＯＲＴ＿ＳＥＬが強制的に低くさせられ、ｎＢ＿ＧＲＡＮＴが強制的に高くさせられる。それ故に、時間ｔ１〜ｔ４は、仲裁回路６４は、２つの異なるポートから第１および第２の要求を受信し、第１の要求が満たされた後に第２の要求が受信されるシナリオを示す。
時間ｔ５からｔ９までに例示されるように、仲裁回路６４は、ポートＡからのメモリ要求を処理している間に、ポートＢからメモリ要求を受信することも可能である。時間ｔ５において、信号Ａ＿ＲＥＱが高く上げられ、その一方で、Ｂ＿ＲＥＱは低いままである。Ａ＿ＲＥＱの立ち上りに応じて、信号ＳＴＡＲＴが強制的に高くされ得、信号ｎＡ＿ＧＲＡＮＴが強制的に低くされ得る。時間ｔ６において、信号Ｂ＿ＲＥＱが高く上げられ、その一方で、Ａ＿ＲＥＱは依然高い（すなわち、ポートＡに関連付けられたアクセスが完了する前に、要求がポートＢにおいて受信された）。ポートＡからの要求が未だ、完了されていないので、Ｂ＿ＲＥＱにおけるこの変化は、制御信号（すなわち、信号ｎＡ＿ＧＲＡＮＴ、ｎＢ＿ＧＲＡＮＴ、ＳＴＡＲＴ、ＰＯＲＴ＿ＳＥＬ、およびＥＮＤ）に影響しない。
時間ｔ６の直後（時間ｔ７）において、信号ＥＮＤは、ポートＡの要求の完了を表すために高くパルス化され得、信号Ａ＿ＲＥＱおよびＳＴＡＲＴが強制的に低くさせられ、ｎＡ＿ＧＲＡＮＴが強制的に高くさせられる。Ｂ＿ＲＥＱが依然高いので、仲裁回路６４は、（時間ｔ８において）信号ＰＯＲＴ＿ＳＥＬを高く、信号ＳＴＡＲＴを高く、信号ｎＢ＿ＧＲＡＮＴを強制的に低くすることによってポートＢからのこの未処理の要求を直ちに実行する。時間ｔ９において、信号ＥＮＤは、ポートＢの要求の完了を表すために一時的に高くパルス化され得、Ｂ＿ＲＥＱ、ＳＴＡＲＴ、およびＰＯＲＴ＿ＳＥＬが強制的に低くさせられ、ｎＢ＿ＧＲＡＮＴが強制的に高くさせられる。それ故に、時間ｔ５〜ｔ９は、仲裁回路６４は、２つの異なるポートから第１および第２の要求を受信し、第１の要求が満たされる前に第２の要求が受信されるシナリオを示す。
時間ｔ１０からｔ１４までに例示されるように、仲裁回路６４は、ポートＢからのメモリ要求を処理している間に、ポートＡからメモリ要求を受信することも可能である。時間ｔ１０において、信号Ｂ＿ＲＥＱが高く上げられ、その一方で、Ａ＿ＲＥＱは低いままである。Ｂ＿ＲＥＱの立ち上りに応じて、信号ＰＯＲＴ＿ＳＥＬが強制的に高くされ得、信号ＳＴＡＲＴが強制的に高くされ得、信号ｎＢ＿ＧＲＡＮＴが強制的に低くされ得る。時間ｔ１１において、信号Ａ＿ＲＥＱが高く上げられ、その一方で、Ｂ＿ＲＥＱは依然高い（すなわち、ポートＢに関連付けられたアクセスが完了する前に、要求がポートＡにおいて受信された）。ポートＢからの要求が未だ、完了されていないので、Ａ＿ＲＥＱにおけるこの変化は、制御信号ｎＡ＿ＧＲＡＮＴ、ｎＢ＿ＧＲＡＮＴ、ＳＴＡＲＴ、ＰＯＲＴ＿ＳＥＬ、およびＥＮＤに影響しない。
時間ｔ１１の直後（時間ｔ１２）において、信号ＥＮＤは、ポートＢの要求の完了を表すために高くパルス化され得、信号Ｂ＿ＲＥＱ、ＳＴＡＲＴ、およびＰＯＲＴ＿ＳＥＬが強制的に低くさせられ、ｎＢ＿ＧＲＡＮＴが強制的に高くさせられる。Ａ＿ＲＥＱが依然高いので、仲裁回路６４は、（時間ｔ１３において）信号ＳＴＡＲＴを高く、信号ｎＡ＿ＧＲＡＮＴを強制的に低くすることによってポートＡからのこの未処理の要求を直ちに実行する。時間ｔ１４において、信号ＥＮＤは、ポートＡの要求の完了を表すために一時的に高くパルス化され得、Ａ＿ＲＥＱおよびＳＴＡＲＴが強制的に低くさせられ、ｎＡ＿ＧＲＡＮＴが強制的に高くさせられる。
図１〜９に関連して説明されたメモリ回路網のデュアル機能は、単なる例示に過ぎず、本発明の範囲を限定するように意図されていない。仲裁回路６４は、ユーザーによって望まれるような同期モードまたは非同期モードで動作するように構成され得る（仲裁回路６４は、現在のカスタム化可能な用途に依存して、同期モードと非同期モードとの間で切り替え得る）。所望なら、本明細書において説明された実施形態は、他のタイプのメモリセルに適用され得、同期および非同期モードで多重ポートメモリ動作をサポートするように構成され得る。
（追加の実施形態）
（実施形態１）
第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
単一ポートメモリ要素のアレイと、
該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
を含み、
該仲裁回路は、同期モードで動作可能であり、該同期モードにおいて、該第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御され、該少なくとも２つのクロック信号の各クロックサイクルの間に、該第１および第２のメモリアクセス要求のうちの１つのみを満たすために、該制御回路に指示するように動作可能である、デュアルポートメモリ。
（実施形態２）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が上記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、実施形態１に記載のデュアルポートメモリ。
（実施形態３）
上記仲裁回路は、所定の論理表に基づく満足に対して、上記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、実施形態１に記載のデュアルポートメモリ。
（実施形態４）
上記仲裁回路は、上記第１の要求生成器から第１の出力信号を受信するように動作可能である第１の入力と、上記第２の要求生成器から第２の出力信号を受信するように動作可能である第２の入力と、上記制御回路から制御信号を受信するように動作可能である第３の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、該制御回路が上記アレイにアクセスしている間にアサートされる、実施形態１に記載のデュアルポートメモリ。
（実施形態５）
上記仲裁回路は、上記第２の要求生成器に連結されている第１の入力と、上記第１の要求生成器および該第２の要求生成器に連結されている第２の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、上記第１のメモリアクセス要求を満たす場合に、第１の論理値を有し、上記第２のメモリアクセス要求を満たす場合に、該第１の論理値とは異なる第２の論理値を有する、実施形態１に記載のデュアルポートメモリ。
（実施形態６）
上記仲裁回路は、非同期モードにおいてさらに動作可能であり、該非同期モードにおいて、上記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御されている、実施形態１に記載のデュアルポートメモリ。
（実施形態７）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が上記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、実施形態６に記載のデュアルポートメモリ。
（実施形態８）
上記仲裁回路は、上記同期モードで動作するとき、所定の論理表に基づく満足に対して、上記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、実施形態６に記載のデュアルポートメモリ。
（実施形態９）
上記第１および第２のメモリアクセス要求は、異なる時間に到達し、上記仲裁回路は、上記非同期モードで動作するとき、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、実施形態６に記載のデュアルポートメモリ。
（実施形態１０）
上記仲裁回路は、上記第１および第２のメモリアクセス要求のうちの選択された１つを満たすように上記制御回路に指示するために、出力信号をアサートし、該選択されたメモリアクセス要求の満足に応じて該出力信号をデアサートするように動作可能である、実施形態６に記載のデュアルポートメモリ。
（実施形態１１）
第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
単一ポートメモリ要素のアレイと、
該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
を含み、
該仲裁回路は、非同期モードで動作可能であり、該非同期モードにおいて、該第１および第２の要求生成器は、異なるそれぞれの周波数を有する２つの異なるクロック信号を用いて制御される、デュアルポートメモリ。
（実施形態１２）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が上記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、実施形態１１に記載のデュアルポートメモリ。
（実施形態１３）
上記第１および第２の要求生成器を制御する上記２つの異なるクロック信号は、異なるそれぞれの位相を有する、実施形態１１に記載のデュアルポートメモリ。
（実施形態１４）
上記第１および第２のメモリアクセス要求は、異なる時間に到達し、上記仲裁回路は、上記非同期モードで動作する間、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、実施形態１１に記載のデュアルポートメモリ。
（実施形態１５）
上記仲裁回路は、第１および第２の交差連結された論理ゲートを有するラッチング回路を含み、該第１の論理ゲートは、上記第１の要求生成器から第１の出力信号を受信するように動作可能であり、かつ第１の論理値を有する第１の制御信号を生成するように動作可能であり、該第２の論理ゲートは、上記第２の要求生成器から第２の出力信号を受信するように動作可能であり、かつ該第１の論理値とは異なる第２の論理値を有する第２の制御信号を生成するように動作可能である、実施形態１１に記載のデュアルポートメモリ。
（実施形態１６）
単一ポートメモリ要素のアレイと、第１および第２のポートとを含むデュアルポートメモリを使用するための方法であって、該方法は、
制御回路を用いて、該単一ポートメモリ要素のアレイにアクセスすることと、
第１の要求生成器を用いて、該第１のポートから第１のメモリアクセス要求を受信することと、
第２の要求生成器を用いて、該第２のポートから第２のメモリアクセス要求を受信することと、
仲裁回路を用いて、出力信号をアサートすることによって、該第１および第２のメモリアクセス要求のうちの選択された１つを満たすように該制御回路に指示することと
を含む、方法。
（実施形態１７）
上記選択されたメモリアクセス要求の満足に応じて上記出力信号をデアサートすることをさらに含む、実施形態１６に記載の方法。
（実施形態１８）
同期モードで上記デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、上記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される、実施形態１６に記載の方法。
（実施形態１９）
非同期モードで上記デュアルポートメモリを動作させることをさらに含み、該非同期モードにおいて、上記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、実施形態１６に記載の方法。
（実施形態２０）
同期モードで上記デュアルポートメモリを動作させることと、非同期モードで該デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、上記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御され、該非同期モードにおいて、該第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、実施形態１６に記載の方法。
（実施形態２１）
上記制御回路を用いて、上記選択されたメモリアクセス要求の満足に応じて制御信号をアサートすることと、
上記第１および第２の要求生成器を用いて該制御信号を受信することと
をさらに含む、実施形態１６に記載の方法。
（実施形態２２）
上記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、上記方法は、
該パルス生成器を用いて、メモリアクセス要求が該第１および第２の要求生成器のうちの該少なくとも１つに到達したことを検出することに応じてパルスを生成することと、
該ラッチング回路を用いて、該メモリアクセス要求が未だ満たされていない場合に、第１の論理値を格納し、該メモリアクセス要求が上記制御回路を用いて満たされた場合に、該第１の論理値とは異なる第２の論理値を格納することと
をさらに含む、実施形態１６に記載の方法。
上記の内容は、単なる本発明の原理の例示に過ぎず、さまざまな改変が、本発明の範囲および精神から逸脱することなしに、当業者によって加えられ得る。上記実施形態は、単独も任意の組み合わせでも実装され得る。

Claims (22)

  1. 第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
    単一ポートメモリ要素のアレイと、
    該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
    該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
    該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
    該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
    を含み、
    該仲裁回路は、同期モードで動作可能であり、該同期モードにおいて、該第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御され、該少なくとも２つのクロック信号の各クロックサイクルの間に、該第１および第２のメモリアクセス要求のうちの１つのみを満たすために、該制御回路に指示するように動作可能である、デュアルポートメモリ。
  2. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が前記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、請求項１に記載のデュアルポートメモリ。
  3. 前記仲裁回路は、所定の論理表に基づく満足に対して、前記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、請求項１に記載のデュアルポートメモリ。
  4. 前記仲裁回路は、前記第１の要求生成器から第１の出力信号を受信するように動作可能である第１の入力と、前記第２の要求生成器から第２の出力信号を受信するように動作可能である第２の入力と、前記制御回路から制御信号を受信するように動作可能である第３の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、該制御回路が前記アレイにアクセスしている間にアサートされる、請求項１に記載のデュアルポートメモリ。
  5. 前記仲裁回路は、前記第２の要求生成器に連結されている第１の入力と、前記第１の要求生成器および該第２の要求生成器に連結されている第２の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、前記第１のメモリアクセス要求を満たす場合に、第１の論理値を有し、前記第２のメモリアクセス要求を満たす場合に、該第１の論理値とは異なる第２の論理値を有する、請求項１に記載のデュアルポートメモリ。
  6. 前記仲裁回路は、非同期モードにおいてさらに動作可能であり、該非同期モードにおいて、前記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御されている、請求項１に記載のデュアルポートメモリ。
  7. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が前記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、請求項６に記載のデュアルポートメモリ。
  8. 前記仲裁回路は、前記同期モードで動作するとき、所定の論理表に基づく満足に対して、前記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、請求項６に記載のデュアルポートメモリ。
  9. 前記第１および第２のメモリアクセス要求は、異なる時間に到達し、前記仲裁回路は、前記非同期モードで動作するとき、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、請求項６に記載のデュアルポートメモリ。
  10. 前記仲裁回路は、前記第１および第２のメモリアクセス要求のうちの選択された１つを満たすように前記制御回路に指示するために、出力信号をアサートし、該選択されたメモリアクセス要求の満足に応じて該出力信号をデアサートするように動作可能である、請求項６に記載のデュアルポートメモリ。
  11. 第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
    単一ポートメモリ要素のアレイと、
    該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
    該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
    該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
    該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
    を含み、
    該仲裁回路は、非同期モードで動作可能であり、該非同期モードにおいて、該第１および第２の要求生成器は、異なるそれぞれの周波数を有する２つの異なるクロック信号を用いて制御される、デュアルポートメモリ。
  12. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が前記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、請求項１１に記載のデュアルポートメモリ。
  13. 前記第１および第２の要求生成器を制御する前記２つの異なるクロック信号は、異なるそれぞれの位相を有する、請求項１１に記載のデュアルポートメモリ。
  14. 前記第１および第２のメモリアクセス要求は、異なる時間に到達し、前記仲裁回路は、前記非同期モードで動作する間、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、請求項１１に記載のデュアルポートメモリ。
  15. 前記仲裁回路は、第１および第２の交差連結された論理ゲートを有するラッチング回路を含み、該第１の論理ゲートは、前記第１の要求生成器から第１の出力信号を受信するように動作可能であり、かつ第１の論理値を有する第１の制御信号を生成するように動作可能であり、該第２の論理ゲートは、前記第２の要求生成器から第２の出力信号を受信するように動作可能であり、かつ該第１の論理値とは異なる第２の論理値を有する第２の制御信号を生成するように動作可能である、請求項１１に記載のデュアルポートメモリ。
  16. 単一ポートメモリ要素のアレイと、第１および第２のポートとを含むデュアルポートメモリを使用するための方法であって、該方法は、
    制御回路を用いて、該単一ポートメモリ要素のアレイにアクセスすることと、
    第１の要求生成器を用いて、該第１のポートから第１のメモリアクセス要求を受信することと、
    第２の要求生成器を用いて、該第２のポートから第２のメモリアクセス要求を受信することと、
    仲裁回路を用いて、出力信号をアサートすることによって、該第１および第２のメモリアクセス要求のうちの選択された１つを満たすように該制御回路に指示することと
    を含む、方法。
  17. 前記選択されたメモリアクセス要求の満足に応じて前記出力信号をデアサートすることをさらに含む、請求項１６に記載の方法。
  18. 同期モードで前記デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、前記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される、請求項１６に記載の方法。
  19. 非同期モードで前記デュアルポートメモリを動作させることをさらに含み、該非同期モードにおいて、前記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、請求項１６に記載の方法。
  20. 同期モードで前記デュアルポートメモリを動作させることと、非同期モードで該デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、前記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御され、該非同期モードにおいて、該第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、請求項１６に記載の方法。
  21. 前記制御回路を用いて、前記選択されたメモリアクセス要求の満足に応じて制御信号をアサートすることと、
    前記第１および第２の要求生成器を用いて該制御信号を受信することと
    をさらに含む、請求項１６に記載の方法。
  22. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、前記方法は、
    該パルス生成器を用いて、メモリアクセス要求が該第１および第２の要求生成器のうちの該少なくとも１つに到達したことを検出することに応じてパルスを生成することと、
    該ラッチング回路を用いて、該メモリアクセス要求が未だ満たされていない場合に、第１の論理値を格納し、該メモリアクセス要求が前記制御回路を用いて満たされた場合に、該第１の論理値とは異なる第２の論理値を格納することと
    をさらに含む、請求項１６に記載の方法。
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