JPH11213662A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 この発明はメモリアクセスリクエストからメ
モリアクセスコマンドを生成させるためのメモリアクセ
ス制御装置であり、メモリの種類やシステムが異なって
も、容易に適用可能なメモリアクセス制御装置を提案す
る。 【解決手段】 メモリアクセスリクエストのシーケンス
は要求生成器へ入力され分配される。各要求生成器はそ
れぞれのメモリアクセスリクエストによって要求される
メモリアクセスコマンドを決定する。これらの要求は優
先順位決定回路へ回されて優先の順位がつけられる。次
にメモリの要求に従ってこれらの順位つき要求から所望
のメモリアクセスコマンドが選択される。これは所定の
ルールに基づき順位つき要求をチェックすることによっ
て出来る。所定のルールを満足した順位つき要求は、コ
マンド出力選択器へ送られ、最適なコマンドが選ばれ
て、メモリアクセスコマンドとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチメデイアプロ
セッサに適するメモリアクセスインターフェースに関す
る。

【０００２】

【従来の技術】多くのコンピュータ及びマルチメデイア
システムは、メモリへ制御コマンドの送り出しや、メモ
リへ、またはメモリからデータの送受信をするためメモ
リアクセスインターフェースを必要とする。このメモリ
は変数、制御情報、画像収納用のフレームデータを一時
的に保持したり、システムの他の要求を保持するために
用いられる。そのようなメモリに対する制御コマンドは
メモリの初期化、更新、ピンポンとして知られるメモリ
バンクオーバーラッピングなどに必要である。データ転
送の速度及びデータ転送の効率は、ますます開発が望ま
れる。マルチメデイアシステム及びコンピュータシステ
ムにおいては、メモリに対し、高度な性能のアクセスを
必要とする。最低のコストで高度な性能を確保するため
には、メモリを限られた用途に限定して作用させること
が多い。概して、安価なメモリは性能が低い。開発者
は、システムのコストを下げるため安価なメモリを用
い、その性能をできるだけ高めることに努力してきた
が、限界が有った。

【０００３】この性能を上限に近いところに持ってゆく
には、たとえば、複合メモリアクセスインターフェース
が用いられる。ＤＲＡＭ半導体メモリアクセスにあって
は、行アドレスを設定するのにＲＡＳサイクルを必要と
し、その後、列アドレスで特定された行にデータが送り
込まれる。二つ以上のＤＲＡＭのバンクを用いることに
よって、一つのバンクはＲＡＳサイクルを実行し、他の
バンクはデータ転送を実行することができる。これは、
バンクのピンポンを採用するＳＤＲＡＭにおいて利用さ
れている。（例えば、16ＭビットＳＤＲＡＭのNEC uPD4
5161561G5-A12-7JFの説明書を参照） メモリアクセスインターフェースを実現する場合、複雑
さの低減と、費用の低減の両方を満足させる最も容易な
方法は、内部プロセスのタイミングを、種類または形態
が異なる外部メモリのタイミングに合わせることであ
る。例えば、ＳＤＲＡＭをフレームメモリとして用いる
MPEG-2（国際標準化機構による「IS13818- 動画及び関
連のオーデイオのジェネリックコーデイング」、ISO MP
EG書類、ISO-IEC/JTC1/SC2/WG11, 1994を参照）ビデオ
デコーダー集積回路では、 ＳＤＲＡＭから動き補償さ
れたマクロブロックの画素情報を読む動き補償プロセス
は、ＳＤＲＡＭに必要なタイミングとほぼ同様のタイミ
ングで行及び列のアドレスを生成させることが出来る。
こうして、動き補償プロセスにおいて、バンクのピンポ
ンがなされる。内部プロセスのタイミングを外部メモリ
型に合わせることは通常内部構造を、外部メモリの形式
又は形状に合わせる必要がある。このように、特別の形
式または形態の外部メモリに合致したアドレスを、内部
プロセスで生成するためには、特別のアドレス生成手段
を必要とする。

【０００４】

【発明が解決しようとする課題】本発明が解決する問題
は幾つかある。本発明の一つの課題は、メモリアクセス
の性能を最大限にするため、メモリアクセスを出来るだ
け待ち時間をなくして、継続的に生成できるようにする
ことである。メモリの種類によっては、メモリアクセス
のデータ転送の準備が出来るまでにある種の前プロセッ
シングを必要とするものがある。例えば、ＤＲＡＭ半導
体メモリーはメモリアクセスを開始するのにＲＡＳサイ
クル及びＣＡＳサイクルを必要とする。複数のＤＲＡＭ
を備えたシステムでは、一つ又は複数のＤＲＡＭのＲＡ
Ｓサイクルを他のＤＲＡＭのＣＡＳサイクルと時間的に
重複させることが可能である。

【０００５】別の例として、一つのバンクの前処理が別
のバンクのデータ転送と重複できる、複数のバンクを含
むＳＤＲＡＭである。この重複した処理のタイミングの
制御及び最適化をするためには、複雑なインターフェー
スや、複雑なメモリアクセス制御を必要とする。

【０００６】本発明の課題の一つは、メモリのアクセス
に必要なプロセスを、簡単なインターフェースを備えた
メモリアクセス制御装置を提案することである。

【０００７】本発明のもう一つの課題は、メモリ自体の
コントロールと、メモリアクセスに必要なプロセスとを
独立させることである。

【０００８】本発明の課題の一つは、メモリアクセス制
御装置を、新規な又は異なったタイプ又は形状のメモリ
にも容易に利用することが出来るようにすることであ
る。メモリを必要とする電子製品において、コストや性
能により、利用されるメモリのタイプや形態がしばしば
変更されることがある。これは、メモリのコストや性能
が、メモリ技術の進歩に従い急速に変化するからであ
る。同様に、メモリを用いるアプリケーションもこれら
の変化に適合するよう、急速に変化しなければならな
い。

【０００９】本発明の課題の一つは、あるメモリタイプ
をサポートするメモリアクセス制御装置であっても、別
のメモリタイプでもサポートすることができるメモリア
クセス制御装置を提案することである。また、本発明の
課題の一つは、異なったメモリタイプ又は異なったメモ
リシステムのいずれのメモリタイプまたはいずれのメモ
リシステムであっても動作可能なメモリアクセス制御装
置を提案することである。

【００１０】本発明の課題の一つは、異なったメモリア
クセスの要求を備えた、異なったアプリケーションに用
いることができるメモリアクセス制御装置を提案するこ
とである。新規なアプリケーションは以前のアプリケー
ションとは異なった形式でメモリを用いる場合があり、
かかる場合、メモリアクセス制御装置を設計し直してい
たのでは、安価な装置を作ることができない。かわり
に、ほとんど変更を必要としない万能なメモリアクセス
制御装置を用いることができれば、コストの低減を図る
ことができる。本発明の課題の一つは、かかる万能なメ
モリアクセス装置、すなわち、あるメモリに対するアク
セスの要求及び機能に合致したメモリアクセス制御装置
を、別の種類のメモリに対するアクセスの要求及び機能
をもサポートすることができるメモリアクセス制御装置
を提案することである。本発明の課題の一つは異なった
メモリアクセスシステムを有する種々のメモリに対して
も共通して利用できるメモリアクセス制御装置を提案す
ることである。

【００１１】本発明の課題の一つは性能を低下させるこ
となく、コンパクトなメモリアクセス制御装置を提案す
ることである。これにより、高性能な電子製品を安価に
提供することが可能となる。

【００１２】

【課題を解決するための手段】上記の問題点を解決する
ために、本発明にかかるメモリアクセス制御装置が開発
された。該メモリアクセス制御装置はメモリアクセスリ
クエストをメモリアクセスコマンドに変換するために用
いられる。一連のメモリアクセスリクエストはリクエス
ト入力から入力される。入力論理回路はリクエスト入力
から入力されるメモリアクセスリクエストをアクセプト
してメモリアクセスリクエストを一つ又は複数のリクエ
ストにデマルチプレックスし、それらは対応する要求生
成器へ送られる。要求生成器は要求を決定するために用
いられ、要求はリクエストに対しどのメモリアクセスコ
マンドが必要であるかを示している。要求は優先順位決
定回路によって順位がつけられ、順位つき要求となる。
要求選択器は順位つき要求に基づきメモリアクセスコマ
ンドを選択する。要求選択器は、ルールチェッカから成
り、各順位つき要求を所定のルールを用いてチェック
し、もし所定のルールに適合すれば対応する順位つきコ
マンドを生成する。ルールチェッカにおいて、順位つき
ルールチェッカは、ルール論理回路によって生成された
所定のルールに順位つき要求の各々が適合しているか否
かをチェックする。コマンド出力選択器は順位つきコマ
ンドからメモリアクセスコマンドを選択する。メモリア
クセスコマンドの配列はコマンド出力から出力される。

【００１３】一連のメモリアクセスリクエストの入力
は、メモリのタイプ又は形態に関わらず動作可能な簡単
なインターフェースに送られる。このインターフェース
は、メモリへのアクセスを必要とするプロセスとメモリ
との間に存在する。多段の要求生成器、優先順位決定回
路、及び順位つきルールチェッカを用い、メモリアクセ
スの前処理と、データ転送又は他の前処理とを適宜、並
行処理する。順位つきルールチェッカから得られる順位
つきコマンドは、メモリアクセスに対する制御信号とし
て利用される可能性のあるコマンドである。それらはメ
モリに送り出される最適な瞬間まで、コマンド出力選択
器に保持されている。これにより、メモリアクセスコマ
ンドの最適な連続出力が行われ、メモリアクセスの最高
の性能が達成できるようになる。メモリアクセスリクエ
ストを生成するプロセスは、メモリアクセス制御コマン
ドの重複には関わらないので、それらはモリアクセス自
体の設計の詳細の多くから独立している。それらは単純
に一連のメモリアクセスリクエストを本発明にかかるメ
モリアクセス制御装置に送るだけであり、それらは本発
明にかかるメモリアクセス制御装置により、接続された
メモリに合致したメモリアクセスコマンドを生成する。

【００１４】この分離、独立は、メモリの形式又は形態
が変わっても、メモリアクセスリクエストを発するプロ
セスには大きな変更を要求しないことを意味する。例え
ば、要求生成器、ルール論理回路、及びルールチェッカ
を変更することにより、メモリアクセスを要求する内部
プロセスの変更をすることなく、異なったメモリ形態を
サポートすることも出来る。同様に、プロセスの変更、
例えば新規なプロセスが加わったとしても、大局的には
同じであるので、メモリアクセス制御装置に大きな変更
をする必要はない。例えば、一旦ＳＤＲＡＭアクセス用
に設計されれば、 ＳＤＲＡＭアクセスを必要とする多
くのアプリケーションに対して同一の設計が適してい
る。それは、一連のメモリアクセスコマンド間のオーバ
ーヘッドを最小にすることは、最大の性能を必要とする
すべてのアプリケーションに対して適当であるからであ
る。本発明にかかるメモリアクセス制御装置は、簡単な
構成でしかも少ない論理回路で作ることができるので、
安価にすることができ、最適なメモリアクセスコマンド
出力が可能な、高性能な装置である。

【００１５】

【発明の実施の形態】本発明の実施形態の一例を図１に
示す。リクエスト入力100からメモリアクセスリクエス
ト110が入力論理回路120に送られる。入力論理回路はリ
クエスト130を、要求生成器140へ送り、要求150を生成
する。優先順位決定回路160は要求150を優先順位に従っ
て並び換え、それらに順位をつけ、順位つき要求170と
して要求選択器180へ送る。要求選択器180は順位つき要
求170に基づき、いずれの要求をメモリアクセスコマン
ド190として選択すべきかを決定し、選択された要求を
コマンド出力190を介して出力される。

【００１６】図１の実施態様の動作について記述する。
入力論理回路120はリクエスト入力100からメモリアクセ
スリクエスト110を受け、それらを順次、要求生成器140
へデマルチプレックスする。各要求生成器140は、メモ
リアクセスリクエストを受けると、メモリアクセス制御
信号を生成する。要求順位決定回路160は、各要求生成
器140から出力される要求150に対し、時間的に早く出さ
れたメモリアクセスリクエストに対応する要求の方が、
優先順位が高くなるように、優先順位を決定し、記録す
る。このようにして、最も高い優先順位つき要求170に
対応するメモリアクセスリクエストは、最優先して処理
される。要求選択器180は優先順位に従って、順位つき
要求170を順次選択し、選択結果をメモリアクセスコマ
ンド190として出力する。一般に、順位つき要求170はメ
モリ自体に発せられるコマンドを示す。要求選択器180
は、順位つき要求170を優先順位に従って選択してもよ
いし、さらに追加のルールを適用してもよい。例えば、
所定の組み合わせで順位つき要求170が要求された場
合、要求選択器180は優先順位が低い方の順位つき要求1
70を選択するかもしれない。例えば、優先順位が低い方
の順位つき要求170は、後続のデータを所定の配列でメ
モリに記憶することができるようにメモリを予め設定す
る、前処理・コマンドであるかもしれない。要求選択器
180は、この前処理・コマンドをまず出力し、優先順位
が高いデータの転送が行われている際に、前処理が行わ
れるよう、前処理とデータ転送とを重複させることが出
来る。

【００１７】図１の実施形態は要求生成器140、要求150
及び順位つき要求170の数を限定するものではない。更
に、メモリアクセスリクエスト110が順次デマルチプレ
ックスされて要求生成器140に送られる構成は一例であ
って、この構成に限られる必要性はない。別の適当な順
番でデマルチプレクスしてもよい。

【００１８】図１により記述された本実施形態の効果
は、メモリアクセスリクエストのシーケンシャルな順次
入力が、最適に重複されたメモリアクセスコマンドに変
換されることである。メモリコマンドの生成は、メモリ
アクセスを必要とする処理からメモリアーキテクチャを
独立させ、メモリアクセス制御装置によって行われる。

【００１９】次に本発明の第2の実施形態を図２に示
す。リクエスト入力200はメモリアクセスリクエスト210
を入力論理回路220へ送る。入力論理回路220はリクエス
ト230を、要求250を生成する要求生成器240へ分配す
る。優先順位決定回路260は要求250を優先順位によって
編成し、それらを順位つき要求270として要求選択器280
へ送る。各順位つき要求270はルールチェッカ281へ送ら
れ、そこで送られてきた順位つき要求270に相当する順
位つきコマンド285が生成される。コマンド出力選択器2
89は、順位つきコマンド285から一つのコマンドを選択
し、メモリアクセスコマンド290として、コマンド出力2
99を介して出力する。

【００２０】次に図２の実施形態の動作について説明す
る。特に要求選択器280の詳細を説明する。この実施形
態の要求選択器280は、順位つき要求270が受け入れ可能
なメモリアクセスコマンド290であるかどうかをチェッ
クする多段ルールチェッカ281を有する。もし可能であ
れば、順位つき要求270は順位つきコマンド285として出
力され、コマンド出力選択器289に送り出される。コマ
ンド出力選択器289は、適切なメモリアクセスコマンド2
90を選択し、出力する。図１の実施形態に対して述べた
ように、コマンド出力選択器289は優先順位にしたがっ
て順位つきコマンド285を選択してもよいし、追加の基
準、たとえば順位つきコマンド285の種類に基づいて選
択することも出来る。

【００２１】図１の実施形態と同様に、図２の実施形態
も要求生成器240、要求250、順位つき要求270及び順位
つきコマンド285の数を限定するものではない。

【００２２】次に本発明の第3の実施形態を図３に示
す。リクエスト入力300はメモリアクセスリクエスト310
を入力論理回路320へ送る。入力論理回路320はこれらの
リクエストをリクエスト０330及びリクエスト１331と
し、それぞれ要求生成器０340及び要求生成器１341に送
る。要求生成器０340及び要求生成器１341はそれぞれ要
求０350及び要求１351を生成する。優先順位決定回路36
0は要求０350及び要求１351のそれぞれについて優先順
位を決定し、それらを順位つき要求０370及び順位つき
要求１371として要求選択器380へ送る。優先順位決定器
365は要求０350及び要求１351の優先順位を決定し、こ
の結果をprio０363及びprio１364としてそれぞれ優先順
位選択器０361及び優先順位選択器１362に送る。優先順
位選択器０361はprio０363に基づいて要求０350又は要
求１351のいずれかを選択し、順位つき要求０370として
出力する。優先順位選択器０362はprio１364に基づいて
要求０350又は要求１351のいずれかを選択し、順位つき
要求１371として出力する。順位つき要求０370はルール
チェッカ382へ送られ、所定の判断がなされ、その判断
をパスしたものは、順位つきコマンド０385として出力
される。順位つき要求１371はルールチェッカ383へ送ら
れ、所定の判断がなされ、その判断をパスしたものは、
順位つきコマンド１386として出力される。ルール論理
回路387によって生成されたルール384は順位つきルール
チェッカ０382及び順位つきルールチェッカ１383へ送ら
れる。コマンド出力選択器389は順位つきコマンド０385
及び順位つきコマンド１386に基づき、メモリアクセス
コマンドとしてどちらを選択するべきかを決定し、決定
されたコマンドは、コマンド出力399を介して出力され
る。

【００２３】次に図３の実施形態の動作について述べ
る。特に、選択器360について詳細を述べる。この実施
形態の優先順位決定回路360は、要求０350又は要求１35
1のいずれかを選択して、順位つき要求０370を決定する
優先順位選択器０361と、要求０350又は要求１351のい
ずれかを選択して、順位つき要求１371を決定する優先
順位選択器１362を有する。どちらの要求を選択するか
の決定は、優先順位決定回路365によって決定され、こ
の優先順位決定回路365は、選択決定prio０363を優先順
位選択器０361へ出力する一方、また選択決定prio１364
を優先順位選択器１362へ出力する。この実施形態のル
ールチェッカ381は、順位つき要求０370をチェックする
順位つきルールチェッカ０382と、順位つき要求１371を
チェックする順位つきルールチェッカ１381を有する。
もし順位つき要求370,371がルール論理回路387によって
生成されたルール384により問題なしと判断されれば、
それらは順位つきコマンド０385及び順位つきコマンド
１386としてコマンド出力選択器389へ送られ、適宜選択
され、メモリアクセスコマンド390として出力される。

【００２４】図３の実施形態は二つのリクエスト330,33
1、二つの要求生成器340,341、二つの優先順位選択器36
1,362、二つの順位つき要求370,371、二つの順位つきル
ールチェッカ382,383、及び二つの順位つきコマンド38
5,386を備えているが、数は問題ではなく、本発明はこ
れらの部材についてそれぞれ二つに限定されるものでは
ない。これらの部材は１個又はそれ以上であってもよ
い。また、prio363,364の数も１又はそれ以上であって
もよい。例えば、優先順位選択器361,362のいずれか又
はすべてに対して同一の信号を用いることもできる。同
様に、同一又は異なったルールが、順位つきルールチェ
ッカ382,383によって用いられることも可能である。

【００２５】次に本発明の第4の実施形態を図４に示
す。リクエスト入力400はメモリアクセスリクエスト410
をリクエスト430及びリクエスト431としてそれぞれ要求
生成器０440および要求生成器１441へ送られ、送られて
きたリクエスト430,431は、入力論理回路420からのenip
０信号423及びenip１信号424を用いてデマルチプレクス
される。この実施形態では、入力論理回路420は、例え
ば、ＦＩＦＯインターフェースとして作用し、入力され
たメモリアクセスリクエスト410をＦＩＦＯ形式で読み
込み、これらのリクエスト430、431を要求生成器 44
0、441へ送り出す。空信号421を用い、ＦＩＦＯ形式で
入力されたデータが有効なメモリアクセスリクエスト41
0を含むことを示す。要求生成器０440および要求生成器
１441はそれぞれ要求０450及び要求１451を発生する。
優先順位決定回路460は要求０450及び要求１451を優先
順位にしたがって配列し、それらを順位つき要求０470
及び順位つき要求１471として要求選択器480へ送る。優
先順位決定器468は要求０450及び要求１451の優先順位
を決定し、この結果は、priosel信号467として優先順位
選択器０461及び優先順位選択器１462へ伝えられる。優
先順位選択器０461はpriosel信号467に基づいて要求０4
63又は要求１464のいずれかを順位つき要求０470として
選択する。優先順位選択器１462はpriosel信号467に基
づいて要求０465又は要求１466を順位つき要求１471と
して選択する。順位つき要求０470は、順位つきルール
チェッカ０482へ送られ、所定の判断がなされて順位つ
きコマンド０485として出力される。順位つき要求１471
は、順位つきルールチェッカ１483へ送られ、所定の判
断がなされて順位つきコマンド１486として出力され
る。ルール論理回路487によって生成されたルール484は
順位つきルールチェッカ０482及び順位つきルールチェ
ッカ１483へ送られる。コマンド出力選択器489は、順位
つきコマンド０485及び順位つきコマンド１486のいずれ
かを選択し、メモリアクセスコマンド490としてコマン
ド出力499を介して出力される。

【００２６】次に図４の実施形態の動作について述べ
る。この実施形態では順次送られてくるメモリアクセス
リクエスト(410)を供給するため、ＦＩＦＯ形式をどの
ように用いることができるかを示す。入力論理回路420
はＦＩＦＯを読むタイミングを制御する。すなわちenip
０423及びenip１424を用い、いずれのリクエスト430,43
1をいずれの要求生成器０440及び要求生成器１441へ入
力するべきかを制御する。この実施形態では、入力論理
回路420は交互にそれらを選択する。最初のメモリアク
セスリクエスト410は要求生成器０440へ送られ、次のメ
モリアクセスリクエスト410は要求生成器１441へ送ら
れ、さらに次のメモリアクセスリクエスト410は要求生
成器０440へ送られる。

【００２７】この実施形態では、要求生成器440,441
は、２つのメモリバンクを持っているＳＤＲＡＭにアク
セスするためのコマンドを生成する。各リクエスト430,
431は一連のＳＤＲＡＭコマンドを生成する。二つのシ
リーズのコマンドが可能である。即ち、一つはプリチャ
ージコマンド、アクテイベートコマンド、読み出しコマ
ンドのシリーズであり、もう一つは、単純に読み出しコ
マンドのシリーズである。この実施形態では、メモリア
クセスリクエストに相当する一連のコマンドの終了は、
コマンド出力選択器489から出力されるdonereq信号425,
469,494を用いて示される。入力論理回路420に入力され
るdonereq信号425を用い、リクエスト０430及びリクエ
スト１431がそれぞれ要求生成器440,441に入力されるタ
イミングを制御する。

【００２８】優先順位決定器468に入力されるdonereq信
号469は、優先順位選択器461,462に入力されるpriosel
信号467の入力されるタイミングを制御する。この実施
形態では、一シリーズ内のコマンドの終了はアクセプト
０信号442,491及びアクセプト１信号443,492によって示
される。これらのアクセプト信号はコマンド出力選択器
489から出力される。要求生成器０440に送られるアクセ
プト０信号442は、要求生成器０440から出力された要求
０に基づく一連のコマンドの内、特定のコマンドがアク
セプトされ、続いて新たな要求０を出力してもよいこと
を要求生成器０440に示す。同様に、要求生成器１441に
送られるアクセプト１信号443は、要求生成器１441から
出力された要求１に基づく一連のコマンドの内、特定の
コマンドがアクセプトされ、続いて新たな要求１を出力
してもよいことを要求生成器１441に示す。

【００２９】この実施形態においては、ルール論理回路
487は前に選択されたメモリアクセスコマンド出力490に
基づいてルールを生成する。ルール論理回路487に入力
されるcmd信号493は、どのメモリアクセスコマンドが出
力されたかを示す。この実施形態においては、ルール論
理回路487はＳＤＲＡＭに適合したルールに基づいてル
ールを生成する。例えば、それは、プリチャージコマン
ドからアクテイベートコマンドに変わるタイミング、及
びアクテイベートコマンドから読み出しコマンドに変わ
るタイミングのように、連続したコマンドの間のタイミ
ングを定める。この実施形態では、論理回路487からの
出力は、どのようなＳＤＲＡＭのコマンドが可能である
かを示すルール484である。例えば、もしバンク０のプ
リチャージが可能であれば、ルール484はそれを示す。
もしバンク１の読み出しが可能であれば、ルール484は
それを示す。順位つきルールチェッカ482,483はルール4
84に基づき順位つき要求470,471をチェックし、アクセ
プトできるコマンドが順位つきコマンド485,486として
出力される。例えば、もし順位つき要求470の内容が、
バンク０にプリチャージコマンドが必要であることを示
すとともに、ルール484の内容が、ＳＤＲＡＭにプリチ
ャージコマンドを与えてもよいことを示すならば、順位
つきコマンド０485の内容は、バンク０にプリチャージ
コマンドが必要であることを示す。他方、もしルール48
4の内容が、ＳＤＲＡＭはプリチャージコマンドをアク
セプト出来ないことを示すならば、順位つきコマンド０
485の内容は、プリチャージコマンドを必要とするとい
う内容を取ることができない。

【００３０】この実施形態では、コマンド出力選択器48
9は、一連のＳＤＲＡＭコマンドにおいて最終コマンド
が出れば、donereq信号494を発生させる。本実施形態に
おいては、最終コマンドは読み出しであるので、読み出
しコマンドが出れば、コマンド出力選択器489はdonereq
信号494を出力する。

【００３１】図５は図４の実施形態の動作のタイミング
図で、特にＳＤＲＡＭメモリアクセス制御装置に用いら
れる場合について述べている。このタイミング図におい
ては、いくつかの簡略化して書かれた記号が、リクエス
ト410、分類された要求及びコマンド450,451,470,471,4
85,486,490、及びルール484に対して用いられる。

【００３２】メモリアクセスリクエスト410の簡略化さ
れた記号： [バンク=０/１] [読み出し=R] [新たな行を示すフラ
グ=N/-] 例1：０RNは、「バンク０は、新たな行から読み出せ」
を意味する。 （読み出しの前にはプリチャージ及びアクテイベートの
処理が必要）

【００３３】例２：１Ｒ−は、「バンク1は、同じ行
（新たな行でない）から読み出せ」を意味する。 （プリチャージ及びアクテイベートの処理は必要なし）

【００３４】要求及びコマンド450,451,470,471,485,48
6,490の簡略化された記号： [バンク＝０/１] [コマンド=Ｐ/Ａ/Ｒ] 例１：０Ｐは、「バンク０をプリチャージせよ」を意味
する。

【００３５】例２：１Ａは、「バンク１をアクテイベー
トせよ」を意味する。

【００３６】例３：１Ｒは、「バンク1を読み出せ」を
意味する。

【００３７】例４：−−は、「無」（リクエスト又はコ
マンド無し）を意味する。

【００３８】ルール484の簡略化された記号：２進法表
示を用いて、[OP][OA][OR] [1P][1A][1R]の有無を表
す。項目[0P]が有りであれば１で、無しであれば0とな
る。他の項目についても同様とする。111 111は、すべ
ての項目[OP][OA][OR] [1P][1A][1R]が有りとなり、11
1 １１１を８進法で表示すれば77となる。また、010
000は、項目[0A]のみが有りとなり、010 000を８進法
で表示すれば20となる。

【００３９】例１：77は、「バンク0のプリチャージ[0
P]、バンク0のアクテイベート[0A]、バンク0の読み出し
[0R]、バンク１のプリチャージ[1P]、バンク１のアクテ
イベート[1A]、バンク1の読み出し[1R]、のいずれも可
能であること」を意味する。

【００４０】例２：07は、「バンク１のプリチャージ、
バンク１のアクテイベート及びバンク１の読み出しが可
能であること」を意味する。

【００４１】例３：00は、「いずれのコマンドも可能で
ないこと」を意味する。

【００４２】例４：20は、「バンク0のアクテイベート
[0A]が可能であること」を意味する。

【００４３】クロック信号は実施形態に対するものとＳ
ＤＲＡＭに対するものとの両方に対するクロック信号と
して用いられる。

【００４４】この簡単な例に対して、ルール論理回路48
7は下記の表に示すルールを含む。

【００４５】 変化前 変化後 最小クロック数 バンク０/１のプリチャージ バンク０/１のアクテイベート ３ バンク０/１のアクテイベート バンク０/１の読み出し ３ バンク０/１のアクテイベート バンク０/１のアクテイベート ３ 図5において、クロック0の間、空信号はローとなり、有
効なメモリアクセスリクエスト410が存在することを示
す。読み出し信号はハイとなり、このリクエストを読
み、そしてenip0はリクエストを要求生成器０440へ送
る。最初のリクエストは0RNであって、バンク0の新たな
行の読み出しを意味する。新たな行なので、先行してプ
リチャージ・コマンド及びアクテイベード・コマンドが
必要である。要求生成器０440は、クロック0の間、プリ
チャージが必要であると判断し、クロック1の間、内容
がOP、すなわち「バンク０をプリチャージせよ」を意味
する要求０450を出力する。この間、ルール484はどのコ
マンドでも可能という意味の信号77を表しているので、
0Pはコマンド出力から出力される。アクセプト０491,44
2は、ハイになり、要求生成器０440からのコマンドがア
クセプトされたことを示す。その結果、要求生成器０44
0は、クロック2に示すように、内容がOA、すなわち「バ
ンク０をアクテイベートせよ」を意味する要求０450を
出力する。しかし、この時点では、ルール484は07を示
して、バンク０に対してはコマンドをアクセプトするこ
とは出来ないことを示しているので、OAはアクセプトさ
れない。また、クロック２の間、内容が1P、すなわち、
「バンク１をプリチャージせよ」を意味する要求１451
はアクセプトされる。

【００４６】このようにして、入力されたリクエスト
が、クロック０の時0RN、クロック１の時1RN、クロック
７の時1R-であれば、ＳＤＲＡＭに最適なコマンドシー
ケンス0P、1P、0A、0R、1A、1Rを出力することができ、
これらのコマンドは、ＳＤＲＡＭのコマンドタイミング
の要件を満たしている。

【００４７】図４及び５図に示された実施形態によれ
ば、淡々と直列に送られてくるメモリアクセスリクエス
トは、メモリアクセスコマンドのシーケンスと最適な関
係で重なることが出来るという効果を持つ。上述した簡
単なＦＩＦＯインターフェースは、メモリアクセスリク
エストを作るプロセスにおける簡単なインターフェース
の一例である。本発明は簡単な構成で効率のよいメモリ
アクセスコマンドを生成することができる。出力コマン
ドのタイミングは、入力リクエストのタイミングとは独
立しているので、メモリアクセスリクエストを生成する
プロセスをほとんど変えることなく、メモリの形式や構
成が変わっても容易に対応することができる。

【００４８】図４の実施形態においては、二つのリクエ
スト430,431、二つの要求作成器440,441、二つの優先順
位選択器461,462、二つの順位つき要求470,471、二つの
順位つきルールチェッカ482,483及び二つの順位つきコ
マンド485,486を示したが、本発明はこれらの部材の数
がそれぞれ二つに限定されるものではない。これらの部
材の数は、１又はそれ以上で有ってもよい。この実施形
態においては、２つのバンクを有するＳＤＲＡＭを使用
する例を示したが、２つのバンクのＳＤＲＡＭに限定さ
れるものではない。本発明は、１つ又は複数のＲＡＭ又
は他の形式又は形状のメモリに対応したものを構成する
ことも可能である。

【００４９】また、本発明は、メモリアクセス制御に必
要な種々のコマンド、例えば、リフレッシュ・アンド・
ライト・コマンドに対するメモリアクセスリクエストに
も対応可能である。本発明は実施形態で説明したメモリ
アクセスリクエストに限定されるものではない。この場
合は、ルール論理回路487に種々のコマンドの情報も含
めるようにすればよい。このように、ルールは、限定さ
れたものではなく、必要に応じて新たなルールの追加又
は既存のルールの削除を行ってもよい。

【００５０】

【発明の効果】本発明によれば、メモリアクセスの待ち
時間は少なくなり、メモリアクセスの性能を最大限に発
揮させることができる。並行処理が可能なコマンド出力
選択器においてアクセプトされたメモリアクセスコマン
ドが配列されるので、データ伝送とプロセッシングは並
行処理され、メモリアクセスの性能を最大限に発揮する
ことができる。多段の要求生成器は、各メモリアクセス
に対しコマンドを生成する一方、コマンド出力選択器
は、出力すべきコマンドを選択することができるので、
最適の順番でコマンドを出力することができ、メモリア
クセスの性能を最適にすることができるものである。

【００５１】本発明によれば、メモリアクセスに必要な
プロセスと、メモリ自体の制御を並行して行うことがで
きる。これは、簡単なメモリアクセスリクエストインタ
フェースによりこれらのリクエストを順次受けることが
できからである。これにより、新規な又は異なった形式
又は形状のメモリにも対応することができると共に、異
なったプロセスを必要とする複数のメモリが有ってもメ
モリアクセス制御を容易にすることができるものであ
る。

【図面の簡単な説明】

【図１】 本発明の第1の実施態様を説明するブロック
構成図である。

【図２】 本発明の第2の実施態様を説明するブロック
構成図である。

【図３】 本発明の第3の実施態様を説明するブロック
構成図である。

【図４】 本発明の第4の実施態様を説明するブロック
構成図である。

【図５】 図４に示した実施態様における動作を説明す
るタイミング図である。

【符号の説明】

100，200，300，400 リクエスト入力 110，210，310，410 メモリアクセスリクエスト 120，220，320，420 入力論理回路 140，240，340，440 要求生成器 160，260，360，460 優先順位決定回路 180，280，380，480 要求選択器 190，290，390，490 メモリアクセスコマンド 199，299，399，499 コマンド出力

Claims (7)

【特許請求の範囲】
1. 【請求項１】 メモリアクセスリクエストをメモリアク
   セスコマンドに変換するメモリアクセス制御装置であっ
   て、 一連のメモリアクセスリクエストを入力するリクエスト
   入力部と；一連のメモリアクセスコマンドを出力するコ
   マンド出力部と；該リクエスト入力部から該メモリアク
   セスリクエストを受け、該メモリアクセスリクエストを
   一つ又は複数のリクエストにデマルチプレックスする入
   力論理回路と；該メモリアクセスリクエストに対応した
   メモリアクセスコマンドを示す要求を生成する一つ又は
   複数の要求生成器と；該要求を優先順位にしたがって順
   位をつけ、順位つき要求を生成する優先順位決定回路
   と；該順位つき要求から該メモリアクセスコマンドを選
   択すた要求選択器とから成るメモリアクセス制御装置。
2. 【請求項２】 上記要求選択器は、 該順位つき要求が所定のルールを満足している場合、該
   順位つき要求に対応した順位つきコマンドを生成するル
   ールチェッカと；該順位つきコマンドの中から一つを選
   出して、該メモリアクセスコマンドとして出力するコマ
   ンド出力選択器とから成る、請求項１に記載のメモリア
   クセス制御装置。
3. 【請求項３】 上記ルールチェッカは、 該順位つき要求が所定のルールを満足している場合、該
   順位つき要求に対応した順位つきコマンドを生成する一
   つまたは複数の順位つきルールチェッカと；該所定のル
   ールは、種々有るメモリアクセスコマンドの内、いずれ
   のメモリアクセスコマンドが受け入れ可能かを示すルー
   ルであって、かかる所定のルールを生成するルール論理
   回路とから成る、請求項２に記載のメモリアクセス制御
   装置。
4. 【請求項４】 上記ルール論理回路は、ＳＤＲＡＭにア
   クセスするのに必要なメモリアクセスコマンドに関する
   ルールを生成する、請求項３に記載のメモリアクセス制
   御装置。
5. 【請求項５】 上記入力論理回路は、 該メモリアクセスリクエストをＦＩＦＯ形式で読み取る
   ＦＩＦＯインターフェースと；該メモリアクセスリクエ
   ストをデマルチプレックスして一つ又は複数のリクエス
   トにするリクエストデマルチプレックサーとから成る、
   請求項1、2、3又は4に記載のメモリアクセス制御装置。
6. 【請求項６】 上記要求生成器は、ＳＤＲＡＭにアクセ
   スするのに必要なコマンドに基づいて要求を生成する生
   成器から成る、請求項1、2、3、4又は5に記載のメモリ
   アクセス制御装置。
7. 【請求項７】 上記優先順位決定回路は、 該要求を順位つき要求変換する一つ又は複数のマルチプ
   レクサーと；該要求のどれを優先させるかを該マルチプ
   レクサーに指示する優先順位決定器から成る、請求項
   1、2、3、4、5又は6に記載のメモリアクセス制御装置。