JPH07175714A - メモリアクセス調停装置及び方法 - Google Patents
メモリアクセス調停装置及び方法Info
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- JPH07175714A JPH07175714A JP31787593A JP31787593A JPH07175714A JP H07175714 A JPH07175714 A JP H07175714A JP 31787593 A JP31787593 A JP 31787593A JP 31787593 A JP31787593 A JP 31787593A JP H07175714 A JPH07175714 A JP H07175714A
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- block
- memory
- blocks
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Abstract
(57)【要約】
【目的】ＣＰＵ及び他のブロックから共有メモリへアク
セスする際に、優先順位と各ブロックのアクセス要求間
隔により効率的な調停を行なう。 【構成】１ブロックがアクセス中に他の優先順位の低い
ブロックがアクセス要求した際にはそのアクセス終了後
に当該ブロックが再アクセス要求しても、他のブロック
で優先順位の高い順に先にアクセス許可する第１調停処
理と、ブロック夫々のアクセス時間と要求間隔とを考慮
して次のアクセス要求までにデータ転送が終了不可能な
ブロックが複数ある際には要求間隔の大きいかアクセス
時間の短いブロックを選択し、選択ブロックのアクセス
要求は１つを処理し、残るブロックのアクセス要求はデ
ータ転送終了不可能なもののアクセス終了後に受付る第
２調停処理と、アクセス中のブロックの優先順位が下か
ら上に移る間にＣＰＵからのアクセスを許可して割込ま
せる第３調停処理とを行なう調停回路23を備える。
セスする際に、優先順位と各ブロックのアクセス要求間
隔により効率的な調停を行なう。 【構成】１ブロックがアクセス中に他の優先順位の低い
ブロックがアクセス要求した際にはそのアクセス終了後
に当該ブロックが再アクセス要求しても、他のブロック
で優先順位の高い順に先にアクセス許可する第１調停処
理と、ブロック夫々のアクセス時間と要求間隔とを考慮
して次のアクセス要求までにデータ転送が終了不可能な
ブロックが複数ある際には要求間隔の大きいかアクセス
時間の短いブロックを選択し、選択ブロックのアクセス
要求は１つを処理し、残るブロックのアクセス要求はデ
ータ転送終了不可能なもののアクセス終了後に受付る第
２調停処理と、アクセス中のブロックの優先順位が下か
ら上に移る間にＣＰＵからのアクセスを許可して割込ま
せる第３調停処理とを行なう調停回路23を備える。
Description
【０００１】
【産業上の利用分野】本発明は、例えばワークステーシ
ョンのメインメモリなどの共有メモリへのＣＰＵ及び他
の内部ブロックからのアクセス要求の調停を行なうメモ
リアクセス調停装置及び方法に関する。
ョンのメインメモリなどの共有メモリへのＣＰＵ及び他
の内部ブロックからのアクセス要求の調停を行なうメモ
リアクセス調停装置及び方法に関する。
【０００２】
【従来の技術】例えばワークステーションのメインメモ
リなどの共有メモリに対して、ＣＰＵ及び他の内部ブロ
ックあるいは他の端末などの外部ブロックからアクセス
要求があった場合、その調停方法としては、一般的にア
クセス要求を行なったものの優先順位に従って要求を順
次受付けるようにしている。また、これとは別に、ＣＰ
Ｕ及び各ブロック毎に専用のメモリを用意し、ＣＰＵ及
び各ブロックがそれぞれのメモリに対してアクセスする
ことで、調停の必要をなくしたシステムも考えられる。
リなどの共有メモリに対して、ＣＰＵ及び他の内部ブロ
ックあるいは他の端末などの外部ブロックからアクセス
要求があった場合、その調停方法としては、一般的にア
クセス要求を行なったものの優先順位に従って要求を順
次受付けるようにしている。また、これとは別に、ＣＰ
Ｕ及び各ブロック毎に専用のメモリを用意し、ＣＰＵ及
び各ブロックがそれぞれのメモリに対してアクセスする
ことで、調停の必要をなくしたシステムも考えられる。
【０００３】
【発明が解決しようとする課題】しかしながら上記前者
の優先順位による調停方法では、特に優先順位が低く、
アクセス要求間隔が小さいブロックに対しては、次のア
クセス要求までにデータ転送を間に合わせることができ
ないという問題を生じる可能性がある。
の優先順位による調停方法では、特に優先順位が低く、
アクセス要求間隔が小さいブロックに対しては、次のア
クセス要求までにデータ転送を間に合わせることができ
ないという問題を生じる可能性がある。
【０００４】また、上記後者のＣＰＵ及び各ブロック毎
に専用のメモリを用意する方法は、メモリの容量が大幅
に必要であり、コストがかかってしまうという不具合が
ある。
に専用のメモリを用意する方法は、メモリの容量が大幅
に必要であり、コストがかかってしまうという不具合が
ある。
【０００５】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、ＣＰＵ及び他のブ
ロックから１つの共有メモリへのアクセスを行なう場合
に、優先順位及び各ブロックのメモリアクセス要求の周
期に応じて効率的な調停を行なうことが可能なメモリア
クセス調停装置及び方法を提供することにある。
たもので、その目的とするところは、ＣＰＵ及び他のブ
ロックから１つの共有メモリへのアクセスを行なう場合
に、優先順位及び各ブロックのメモリアクセス要求の周
期に応じて効率的な調停を行なうことが可能なメモリア
クセス調停装置及び方法を提供することにある。
【０００６】
【課題を解決するための手段】すなわち本発明は、上記
複数のブロック中の任意の１つがメモリアクセス中にこ
のブロックよりも優先順位の低いブロックからアクセス
要求がきた場合に、そのアクセス終了後にまたこのアク
セスを終了した当該ブロックからの再アクセス要求がき
たとしても、上記アクセス中にきた要求のうち、優先順
位の高い他のブロックから先にメモリへのアクセスを許
可する第１の調停手段と、上記複数のブロックそれぞれ
のアクセス時間とアクセス要求間隔とをも考慮し、優先
順位の最も高いブロックのアクセス終了後、このブロッ
クの次のメモリアクセス要求間隔までに他のブロックの
アクセス要求を受付け、上記第１の調停手段で許可され
た順でメモリアクセスを実行する第２の調停手段とを備
えるようにしたものである。
複数のブロック中の任意の１つがメモリアクセス中にこ
のブロックよりも優先順位の低いブロックからアクセス
要求がきた場合に、そのアクセス終了後にまたこのアク
セスを終了した当該ブロックからの再アクセス要求がき
たとしても、上記アクセス中にきた要求のうち、優先順
位の高い他のブロックから先にメモリへのアクセスを許
可する第１の調停手段と、上記複数のブロックそれぞれ
のアクセス時間とアクセス要求間隔とをも考慮し、優先
順位の最も高いブロックのアクセス終了後、このブロッ
クの次のメモリアクセス要求間隔までに他のブロックの
アクセス要求を受付け、上記第１の調停手段で許可され
た順でメモリアクセスを実行する第２の調停手段とを備
えるようにしたものである。
【０００７】また本発明は、ＣＰＵ及び優先順位の異な
る複数のブロックからの共有メモリへのメモリアクセス
要求を調停するメモリアクセス調停装置であって、上記
複数のブロック中の任意の１つがメモリアクセス中にこ
のブロックよりも優先順位の低いブロックからアクセス
要求がきた場合に、そのアクセス終了後にまたこのアク
セスを終了した当該ブロックからの再アクセス要求がき
たとしても、上記アクセス中にきた要求のうち、優先順
位の高い他のブロックから先にメモリへのアクセスを許
可する第１の調停手段と、メモリにアクセスしているブ
ロックの優先順位が下位から上位に移行する間に上記Ｃ
ＰＵからのアクセスがあればこれを許可してＣＰＵのア
クセスをブロックのアクセスに割り込ませる第２の調停
手段とを備えるようにしたものである。
る複数のブロックからの共有メモリへのメモリアクセス
要求を調停するメモリアクセス調停装置であって、上記
複数のブロック中の任意の１つがメモリアクセス中にこ
のブロックよりも優先順位の低いブロックからアクセス
要求がきた場合に、そのアクセス終了後にまたこのアク
セスを終了した当該ブロックからの再アクセス要求がき
たとしても、上記アクセス中にきた要求のうち、優先順
位の高い他のブロックから先にメモリへのアクセスを許
可する第１の調停手段と、メモリにアクセスしているブ
ロックの優先順位が下位から上位に移行する間に上記Ｃ
ＰＵからのアクセスがあればこれを許可してＣＰＵのア
クセスをブロックのアクセスに割り込ませる第２の調停
手段とを備えるようにしたものである。
【０００８】
【作用】上記のようないずれの構成を用いても、ＣＰＵ
及び他のブロックから１つの共有メモリへのアクセスを
行なう場合に、優先順位及び各ブロックのメモリアクセ
ス要求の周期に応じて効率的な調停を行なうことが可能
となる。
及び他のブロックから１つの共有メモリへのアクセスを
行なう場合に、優先順位及び各ブロックのメモリアクセ
ス要求の周期に応じて効率的な調停を行なうことが可能
となる。
【０００９】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１はその回路構成を示すもので、11は共有メモ
リとなるメインメモリ、12はこのメインメモリ11のアク
セス要求の調停等の制御を行なうメモリコントローラ、
13はシステム全体の統括制御を行なうＣＰＵ、141 〜14
ｎ（ｎは２以上の自然数）はそれぞれある一定の周期
（メモリアクセス要求間隔）をもって上記メインメモリ
11にアクセスする第１乃至第ｎのブロック、ＳＢはこれ
らを接続したシステムバスである。第１乃至第ｎのブロ
ック141 〜14ｎは、上述した如くメモリアクセスの要求
間隔が固有であるばかりではなく、メモリのアクセスに
要する時間（メモリアクセス時間）もそれぞれ異なって
いる。
する。図１はその回路構成を示すもので、11は共有メモ
リとなるメインメモリ、12はこのメインメモリ11のアク
セス要求の調停等の制御を行なうメモリコントローラ、
13はシステム全体の統括制御を行なうＣＰＵ、141 〜14
ｎ（ｎは２以上の自然数）はそれぞれある一定の周期
（メモリアクセス要求間隔）をもって上記メインメモリ
11にアクセスする第１乃至第ｎのブロック、ＳＢはこれ
らを接続したシステムバスである。第１乃至第ｎのブロ
ック141 〜14ｎは、上述した如くメモリアクセスの要求
間隔が固有であるばかりではなく、メモリのアクセスに
要する時間（メモリアクセス時間）もそれぞれ異なって
いる。
【００１０】次に、主として上記メモリコントローラ12
内の構成を図２を用いて説明する。同図で、上記第１乃
至第ｎのブロック141 〜14ｎそれぞれからのメモリアク
セス要求信号ＲＱＤ１〜ＲＱＤｎがメモリコントローラ
12内の同期回路21を介して同期化された後に、フリップ
フロップ（Ｆ／Ｆ）221 〜22ｎで保持される。これらＦ
／Ｆ221 〜22ｎの保持内容とＣＰＵ13から直接入力され
るアクセス要求に対して調停回路23が後述する調停処理
を実行し、アクセス要求を受けたＦ／Ｆ221 〜22ｎにつ
いてはその保持内容を消去すると共に、調停結果をメモ
リアクセスコントローラ24及びメモリアドレス発生回路
25へ送出する。
内の構成を図２を用いて説明する。同図で、上記第１乃
至第ｎのブロック141 〜14ｎそれぞれからのメモリアク
セス要求信号ＲＱＤ１〜ＲＱＤｎがメモリコントローラ
12内の同期回路21を介して同期化された後に、フリップ
フロップ（Ｆ／Ｆ）221 〜22ｎで保持される。これらＦ
／Ｆ221 〜22ｎの保持内容とＣＰＵ13から直接入力され
るアクセス要求に対して調停回路23が後述する調停処理
を実行し、アクセス要求を受けたＦ／Ｆ221 〜22ｎにつ
いてはその保持内容を消去すると共に、調停結果をメモ
リアクセスコントローラ24及びメモリアドレス発生回路
25へ送出する。
【００１１】メモリアクセスコントローラ24は、調停回
路23からの信号に対応してメインメモリ11に対するメモ
リアクセスを実行させるもので、この時、メモリアドレ
ス発生回路25は上記調停回路23の調停結果に対応してア
クセスを許可されたブロックあるいはＣＰＵ13のアドレ
スをメインメモリ11に与える。
路23からの信号に対応してメインメモリ11に対するメモ
リアクセスを実行させるもので、この時、メモリアドレ
ス発生回路25は上記調停回路23の調停結果に対応してア
クセスを許可されたブロックあるいはＣＰＵ13のアドレ
スをメインメモリ11に与える。
【００１２】次いで上記実施例の動作について説明す
る。ここでは、例えば第１乃至第ｎのブロック141 〜14
ｎが全部で５個のブロックからなり、第１のブロック14
1 、第２のブロック142 、…、第５のブロック145の順
で優先順位が上から設定されており、且つ、各ブロック
に図３に示すようなメモリアクセス時間とメモリアクセ
ス間隔が設定されているものとする。図３中、「ＢＫ
１」は第１のブロック141 、「ＢＫ２」は第２のブロッ
ク142 、…、「ＢＫ５」は第５のブロック145 を示す。
る。ここでは、例えば第１乃至第ｎのブロック141 〜14
ｎが全部で５個のブロックからなり、第１のブロック14
1 、第２のブロック142 、…、第５のブロック145の順
で優先順位が上から設定されており、且つ、各ブロック
に図３に示すようなメモリアクセス時間とメモリアクセ
ス間隔が設定されているものとする。図３中、「ＢＫ
１」は第１のブロック141 、「ＢＫ２」は第２のブロッ
ク142 、…、「ＢＫ５」は第５のブロック145 を示す。
【００１３】このようなメモリアクセス要求の条件下で
メモリコントローラ12によって保証される、第１のブロ
ック141 を基準とした、他の各ブロック142 〜145 とＣ
ＰＵ13のアクセス状況と、第１のブロック141 の最大待
ち時間とを図４に例示する。
メモリコントローラ12によって保証される、第１のブロ
ック141 を基準とした、他の各ブロック142 〜145 とＣ
ＰＵ13のアクセス状況と、第１のブロック141 の最大待
ち時間とを図４に例示する。
【００１４】この図４は第１のブロック141 のメモリア
クセス設定条件が一番厳しいと考えられる場合であり、
時刻ａのタイミングで第１のブロック141 のメモリアク
セスが終了し、この時ただちに再び第１のブロック141
のメモリアクセス要求が発効されると仮定したものであ
る。この場合、第１のブロック141 のメモリアクセスは
次のメモリアクセス要求が発効される時刻ｂまでに行な
わなければならない。
クセス設定条件が一番厳しいと考えられる場合であり、
時刻ａのタイミングで第１のブロック141 のメモリアク
セスが終了し、この時ただちに再び第１のブロック141
のメモリアクセス要求が発効されると仮定したものであ
る。この場合、第１のブロック141 のメモリアクセスは
次のメモリアクセス要求が発効される時刻ｂまでに行な
わなければならない。
【００１５】一方、時刻ａのタイミングで第１のブロッ
ク141 のメモリアクセスが終了するまでに、残る第２の
ブロック142 、第３のブロック143 、第４のブロック14
4 及び第５のブロック145 のメモリアクセス要求がすべ
て発効されているために、時刻ａの後はただちに優先順
位にしたがって第２のブロック142 、第３のブロック14
3 、第４のブロック144 のメモリアクセスが続けて行な
われる。
ク141 のメモリアクセスが終了するまでに、残る第２の
ブロック142 、第３のブロック143 、第４のブロック14
4 及び第５のブロック145 のメモリアクセス要求がすべ
て発効されているために、時刻ａの後はただちに優先順
位にしたがって第２のブロック142 、第３のブロック14
3 、第４のブロック144 のメモリアクセスが続けて行な
われる。
【００１６】このとき、時刻ｂに至るまでに第５のブロ
ック145 のメモリアクセスも許可すると、この第５のブ
ロック145 のメモリアクセスを終了した時点で時刻ｂを
越えてしまい、時刻ｂのタイミングで上記第１のブロッ
ク141 のメモリアクセスを行なわせることができなくな
るため、第５のブロック145 のメモリアクセスは第１の
ブロック141 のメモリアクセス終了後に行なう。
ック145 のメモリアクセスも許可すると、この第５のブ
ロック145 のメモリアクセスを終了した時点で時刻ｂを
越えてしまい、時刻ｂのタイミングで上記第１のブロッ
ク141 のメモリアクセスを行なわせることができなくな
るため、第５のブロック145 のメモリアクセスは第１の
ブロック141 のメモリアクセス終了後に行なう。
【００１７】第４のブロック144 のメモリアクセスから
第１のブロック141 のメモリアクセスに移行する時に優
先順位が下位から上位に移行するため、ここで割り込み
を発生してＣＰＵ13のメモリアクセスを確保するもので
ある。
第１のブロック141 のメモリアクセスに移行する時に優
先順位が下位から上位に移行するため、ここで割り込み
を発生してＣＰＵ13のメモリアクセスを確保するもので
ある。
【００１８】また、時刻ａのタイミングでの第１のブロ
ック141 のメモリアクセス要求は、本来時刻ｂのタイミ
ングまでに終了すべきであるが、ここではある程度のデ
ータ転送はなされているためにデータ処理に支障はない
と考える。したがって、第１のブロック141 の最大待ち
時間１３２０［ｎｓ］は上記図３の要求を満たすことと
なる。
ック141 のメモリアクセス要求は、本来時刻ｂのタイミ
ングまでに終了すべきであるが、ここではある程度のデ
ータ転送はなされているためにデータ処理に支障はない
と考える。したがって、第１のブロック141 の最大待ち
時間１３２０［ｎｓ］は上記図３の要求を満たすことと
なる。
【００１９】同様に、第２のブロック142 、第３のブロ
ック143 、第４のブロック144 及び第５のブロック145
に関してもメモリアクセス要求間隔内でのメモリアクセ
スが可能となるものである。
ック143 、第４のブロック144 及び第５のブロック145
に関してもメモリアクセス要求間隔内でのメモリアクセ
スが可能となるものである。
【００２０】次いで、上記図３に示したアクセス要求条
件の下で、最もアクセス条件が厳しい状態でのアクセス
調停動作のタイミングチャートを図５に例示する。同図
中、白抜きの矩形はその左辺位置がアクセス要求を行な
ったタイミングを、矩形の左右両辺間の距離がアクセス
待ちの時間を、そして、密なハッチングで示す矩形の左
右両辺間の距離が実際にメモリアクセスを行なっている
時間を示す。
件の下で、最もアクセス条件が厳しい状態でのアクセス
調停動作のタイミングチャートを図５に例示する。同図
中、白抜きの矩形はその左辺位置がアクセス要求を行な
ったタイミングを、矩形の左右両辺間の距離がアクセス
待ちの時間を、そして、密なハッチングで示す矩形の左
右両辺間の距離が実際にメモリアクセスを行なっている
時間を示す。
【００２１】図中に丸記号で囲って示すタイミングＡは
第１のブロック141 がメモリアクセスを開始した時に第
２のブロック142 、第３のブロック143 及び第４のブロ
ック144 のアクセス要求が同時に発光したことを示して
いる。第１のブロック141 のアクセス終了後、再度この
第１のブロック141 のアクセス要求が直ちに発効される
が、優先順位の低いものから高いものへと移行すること
となるので、このときにＣＰＵ13がアクセス要求を発効
していればメモリアクセスを実行し、その後に第１のブ
ロック141 のメモリアクセスに移行する。
第１のブロック141 がメモリアクセスを開始した時に第
２のブロック142 、第３のブロック143 及び第４のブロ
ック144 のアクセス要求が同時に発光したことを示して
いる。第１のブロック141 のアクセス終了後、再度この
第１のブロック141 のアクセス要求が直ちに発効される
が、優先順位の低いものから高いものへと移行すること
となるので、このときにＣＰＵ13がアクセス要求を発効
していればメモリアクセスを実行し、その後に第１のブ
ロック141 のメモリアクセスに移行する。
【００２２】図中のタイミングＢでは、第１のブロック
141 のメモリアクセスが終わる前に同じく第１のブロッ
ク141 がアクセス要求を発効している。これは、前記の
タイミングＡでのアクセス待ちによって第１のブロック
141 のメモリアクセスの開始が遅れたために生じたもの
であり、ここではある程度のデータ転送はなされている
ためにデータ処理には支障を生じない。
141 のメモリアクセスが終わる前に同じく第１のブロッ
ク141 がアクセス要求を発効している。これは、前記の
タイミングＡでのアクセス待ちによって第１のブロック
141 のメモリアクセスの開始が遅れたために生じたもの
であり、ここではある程度のデータ転送はなされている
ためにデータ処理には支障を生じない。
【００２３】また、図中のタイミングＣでは、第１のブ
ロック141 のメモリアクセス終了時に第２のブロック14
2 と第５のブロック145 のメモリアクセスが続けて実行
される。上記タイミングＡで第４のブロック144 がメモ
リアクセスを実行したので、第４のブロック144 の次の
アクセス要求はこれより７５６６［ｎｓ］後になり、こ
のタイミングＣでは第４のブロック144 のアクセス要求
はない。そのため、第５のブロック145 のメモリアクセ
スが許可される。
ロック141 のメモリアクセス終了時に第２のブロック14
2 と第５のブロック145 のメモリアクセスが続けて実行
される。上記タイミングＡで第４のブロック144 がメモ
リアクセスを実行したので、第４のブロック144 の次の
アクセス要求はこれより７５６６［ｎｓ］後になり、こ
のタイミングＣでは第４のブロック144 のアクセス要求
はない。そのため、第５のブロック145 のメモリアクセ
スが許可される。
【００２４】続く図中のタイミングＤでは、第１のブロ
ック141 のメモリアクセス終了後に第５のブロック145
のメモリアクセスが実行される。上記タイミングＣで第
２のブロック142 がメモリアクセスしたため、この第２
のブロック142 が次にアクセス要求を発効するのはそれ
から３７７９［ｎｓ］後になり、このタイミングＤでは
第２のブロック142 がアクセス要求を発効することはな
い。また、上記タイミングＣと同様に、第４のブロック
144 のアクセス要求もないため、第５のブロック145 の
メモリアクセスが許可される。
ック141 のメモリアクセス終了後に第５のブロック145
のメモリアクセスが実行される。上記タイミングＣで第
２のブロック142 がメモリアクセスしたため、この第２
のブロック142 が次にアクセス要求を発効するのはそれ
から３７７９［ｎｓ］後になり、このタイミングＤでは
第２のブロック142 がアクセス要求を発効することはな
い。また、上記タイミングＣと同様に、第４のブロック
144 のアクセス要求もないため、第５のブロック145 の
メモリアクセスが許可される。
【００２５】
【発明の効果】以上に述べた如く本発明によれば、ＣＰ
Ｕ及び他のブロックから１つの共有メモリへのアクセス
を行なう場合に、優先順位及び各ブロックのメモリアク
セス要求の周期に応じて効率的な調停を行なうことが可
能なメモリアクセス調停装置及び方法を提供することが
できる。
Ｕ及び他のブロックから１つの共有メモリへのアクセス
を行なう場合に、優先順位及び各ブロックのメモリアク
セス要求の周期に応じて効率的な調停を行なうことが可
能なメモリアクセス調停装置及び方法を提供することが
できる。
【図１】本発明の一実施例に係る全体の回路構成を示す
ブロック図。
ブロック図。
【図２】図１の主としてメモリコントローラ内の詳細な
回路構成を示すブロック図。
回路構成を示すブロック図。
【図３】同実施例に係る動作を説明するための図。
【図４】同実施例に係る動作を説明するための図。
【図５】同実施例に係る動作を説明するための図。
11…メインメモリ、12…メモリコントローラ、13…ＣＰ
Ｕ、141 〜14ｎ…ブロック、21…同期回路、221 〜22ｎ
…フリップフロップ（Ｆ／Ｆ）、23…調停回路、24…メ
モリアクセスコントローラ、25…メモリアドレス発生回
路。
Ｕ、141 〜14ｎ…ブロック、21…同期回路、221 〜22ｎ
…フリップフロップ（Ｆ／Ｆ）、23…調停回路、24…メ
モリアクセスコントローラ、25…メモリアドレス発生回
路。
Claims (4)
- 【請求項１】 ＣＰＵ及び優先順位の異なる複数のブロ
ックからの共有メモリへのメモリアクセス要求を調停す
るメモリアクセス調停装置であって、 上記複数のブロック中の任意の１つがメモリアクセス中
にこのブロックよりも優先順位の低いブロックからアク
セス要求がきた場合に、そのアクセス終了後にまたこの
アクセスを終了した当該ブロックからの再アクセス要求
がきたとしても、上記アクセス中にきた要求のうち、優
先順位の高い他のブロックから先にメモリへのアクセス
を許可する第１の調停手段と、 上記複数のブロックそれぞれのアクセス時間とアクセス
要求間隔とをも考慮し、優先順位の最も高いブロックの
アクセス終了後、このブロックの次のメモリアクセス要
求間隔までに他のブロックのアクセス要求を受付け、上
記第１の調停手段で許可された順でメモリアクセスを実
行する第２の調停手段とを具備したことを特徴とするメ
モリアクセス調停装置。 - 【請求項２】 ＣＰＵ及び優先順位の異なる複数のブロ
ックからの共有メモリへのメモリアクセス要求を調停す
るメモリアクセス調停装置であって、 上記複数のブロック中の任意の１つがメモリアクセス中
にこのブロックよりも優先順位の低いブロックからアク
セス要求がきた場合に、そのアクセス終了後にまたこの
アクセスを終了した当該ブロックからの再アクセス要求
がきたとしても、上記アクセス中にきた要求のうち、優
先順位の高い他のブロックから先にメモリへのアクセス
を許可する第１の調停手段と、 メモリにアクセスしているブロックの優先順位が下位か
ら上位に移行する間に上記ＣＰＵからのアクセスがあれ
ばこれを許可してＣＰＵのアクセスをブロックのアクセ
スに割り込ませる第２の調停手段とを具備したことを特
徴とするメモリアクセス調停装置。 - 【請求項３】 ＣＰＵ及び優先順位の異なる複数のブロ
ックからの共有メモリへのメモリアクセス要求を調停す
るメモリアクセス調停方法であって、 上記複数のブロック中の任意の１つがメモリアクセス中
にこのブロックよりも優先順位の低いブロックからアク
セス要求がきた場合に、そのアクセス終了後にまたこの
アクセスを終了した当該ブロックからの再アクセス要求
がきたとしても、上記アクセス中にきた要求のうち、優
先順位の高い他のブロックから先にメモリへのアクセス
を許可する第１の調停処理と、 上記複数のブロックそれぞれのアクセス時間とアクセス
要求間隔とをも考慮し、優先順位の最も高いブロックの
アクセス終了後、このブロックの次のメモリアクセス要
求間隔までに他のブロックのアクセス要求を受付け、上
記第１の調停処理で許可された順でメモリアクセスを実
行する第２の調停処理とを有することを特徴とするメモ
リアクセス調停方法。 - 【請求項４】 ＣＰＵ及び優先順位の異なる複数のブロ
ックからの共有メモリへのメモリアクセス要求を調停す
るメモリアクセス調停方法であって、 上記複数のブロック中の任意の１つがメモリアクセス中
にこのブロックよりも優先順位の低いブロックからアク
セス要求がきた場合に、そのアクセス終了後にまたこの
アクセスを終了した当該ブロックからの再アクセス要求
がきたとしても、上記アクセス中にきた要求のうち、優
先順位の高い他のブロックから先にメモリへのアクセス
を許可する第１の調停処理と、 メモリにアクセスしているブロックの優先順位が下位か
ら上位に移行する間に上記ＣＰＵからのアクセスがあれ
ばこれを許可してＣＰＵのアクセスをブロックのアクセ
スに割り込ませる第２の調停処理とを有することを特徴
とするメモリアクセス調停方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31787593A JPH07175714A (ja) | 1993-12-17 | 1993-12-17 | メモリアクセス調停装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31787593A JPH07175714A (ja) | 1993-12-17 | 1993-12-17 | メモリアクセス調停装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175714A true JPH07175714A (ja) | 1995-07-14 |
Family
ID=18093038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31787593A Pending JPH07175714A (ja) | 1993-12-17 | 1993-12-17 | メモリアクセス調停装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07175714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327953B1 (ko) * | 1998-01-22 | 2002-03-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 메모리 액세스 제어기 |
-
1993
- 1993-12-17 JP JP31787593A patent/JPH07175714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327953B1 (ko) * | 1998-01-22 | 2002-03-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 메모리 액세스 제어기 |
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