JPH0981449A

JPH0981449A - 擬似デュアルポートメモリ

Info

Publication number: JPH0981449A
Application number: JP23511795A
Authority: JP
Inventors: Hiroyuki Kawahara; 弘幸河原; Fumiaki Tahira; 文明田平; Keiko Yuki; 恵子結城
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-09-13
Filing date: 1995-09-13
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】デュアルポートメモリの改良に関し、大容量
で実装面積の少ないデュアルポートメモリを、経済的に
実現可能とすることを目的とする。【解決手段】異なるアドレス領域を有する二個のシン
グルポートメモリ（１００）と、二つのアクセス源（２
００）からのアクセス要求（ｒｑ）の一方に優先権を付
与する競合手段（３００）と、競合手段が優先権を付与
したアクセス源から入力されるアドレス（ａ）により、
アクセスするメモリを決定すると共に、非優先側を他方
のメモリに同時にアクセスを可能とする切替手段（４０
０）とを設ける様に構成し、また両方のアクセス源が同
一のメモリにアクセスを要求した場合に、優先側がアク
セスし終る迄、非優先側からのアクセスを待機させ、ま
た競合手段（３００）は、両方のアクセス源からのアク
セスが競合する度に、交互に、或いは所定比率で優先権
を付与する様に構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデュアルポートメモ
リの改良に関し、特にシングルポートメモリを用いて実
現する擬似デュアルポートメモリに関する。

【０００２】

【従来の技術】デュアルポートメモリは、二つのアクセ
ス源から同時にアクセスを可能とする有用な記憶装置で
あるが、高価であり、且つ小容量のメモリしか実現され
ていなかった。

【０００３】従って、大容量のデュアルポートメモリを
実現する為には、小容量のデュアルポートメモリを多数
併用する必要があり、経済的には実現出来ず、また実装
面積も増大することとなり、その結果、使用範囲はデー
タ転送能力を要求される部分等に限定されていた。

【０００４】

【発明が解決しようとする課題】以上の説明から明らか
な如く、従来あるデュアルポートメモリは、高価且つ小
容量であり、大容量のメモリが経済的にまた実装面積の
点で実現困難であった為、使用範囲が限定されていた。

【０００５】本発明は、大容量で実装面積の少ないデュ
アルポートメモリを、経済的に実現可能とすることを目
的とする。

【０００６】

【課題を解決するための手段】図１は本発明の原理図で
ある。図１において、１００_Aおよび１００_Bは、本発
明により設けられた二個のシングルポートメモリであ
る。

【０００７】２００₁および２００₂は、本発明により
設けられた二つのアクセス源である。３００は、本発明
により設けられた競合手段である。

【０００８】４００は、本発明により設けられた切替手
段である。シングルポートメモリ（１００_A）および
（１００_B）は、互いに異なるアドレス領域を有してい
る。

【０００９】競合手段（３００）は、二つのアクセス源
（２００₁、２００₂）からのアクセス要求（ｒｑ₁、
ｒｑ₂）を競合制御し、一方のアクセス要求（ｒｑ₁）
にアクセス優先権を付与する。

【００１０】切替手段（４００）は、競合手段（３０
０）がアクセス優先権を付与した一方のアクセス源（２
００₁）から入力されるアドレス（ａ₁）により、アク
セスするシングルポートメモリ（１００_A）を決定する
と共に、他方のアクセス源（２００₂）を他方のシング
ルポートメモリ（１００_B）に同時にアクセスを可能と
する。

【００１１】なお切替手段（４００）は、両方のシング
ルポートメモリ（１００_A、１００ _B）が同一のシング
ルポートメモリ（１００_A）にアクセスを要求した場合
に、競合手段（３００）がアクセス優先権を付与したア
クセス源（２００₁）がアクセスを終了する迄、他方の
アクセス源（２００₂）からの同一のシングルポートメ
モリ（１００_A）に対するアクセスを待機させることが
考慮される。

【００１２】また競合手段（３００）は、両方のアクセ
ス源（２００₁、２００₂）からのアクセスが競合する
度に、両アクセス源（２００₁、２００₂）に交互にア
クセス優先権を付与することが考慮される。

【００１３】また競合手段（３００）は、両方のアクセ
ス源（２００₁、２００₂）からのアクセスが競合した
場合に、両アクセス源（２００₁、２００₂）に、予め
定められた回数比率で、アクセス優先権を付与すること
が考慮される。

【００１４】更に各シングルポートメモリ（１００_A、
１００_B）は、それぞれ奇数アドレス領域と、偶数アド
レス領域とを付与されることが考慮される。従って、経
済的で且つ大容量を容易に実現可能なシングルポートメ
モリを用いて、擬似的なデュアルポートメモリを実現可
能となり、大容量で実装面積の少ないデュアルポートメ
モリを、経済的に実現可能となる。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を図面に
より説明する。図２は本発明の実施形態による擬似デュ
アルポートメモリを示す図であり、図３は図２における
制御部を例示する図であり、図４は図３におけるアクセ
ス要求受付部を例示する図であり、図５は図３における
アクセス権判定部を例示する図であり、図６は図３にお
けるＲＥＡＤＹ計数部を例示する図である。なお、全図
を通じて同一符号は同一対象物を示す。

【００１６】図２においては、図１におけるシングルポ
ートメモリ（１００_A）および（１００_B）として二組
の読取り書込み記憶装置（ＲＡＭ）（１_e）および（１
_o）が設けられ、また図１におけるアクセス源（２００
₁）および（２００₂）として二組のバス（２₁）およ
び（２₂）が設けられ、また図１における競合手段（３
００）および切替手段（４００）として制御部（３）お
よび四組のデータ切替ゲート部（Ｇ）（４_1e）、
（４_1o）、（４_2e）および（４_2o）〔データ切替ゲート
部（Ｇ）（４）と総称する〕が設けられている。

【００１７】また制御部（３）は、図３に示される如
く、アクセス要求受付部（３１）、アクセス権判定部
（３２）、アドレスゲート制御部（３３）およびＲＡＭ
制御部（３４）から構成されており、アクセス要求受付
部（３１）およびアクセス権判定部（３２）が図１にお
ける競合手段（３００）の役割を果たし、またアドレス
ゲート制御部（３３）およびＲＡＭ制御部（３４）が、
前述のデータ切替ゲート部（Ｇ）（４）と共に図１にお
ける切替手段（４００）の役割を果たす。

【００１８】またアクセス要求受付部（３１）には、本
発明（請求項４）の実施形態を実現する場合には、ＲＥ
ＡＤＹ計数部（３５）が付加される。最初に、当該擬似
デュアルポートメモリの動作概要を、図２を用いて説明
する。

【００１９】図２において、二個の読取り書込み記憶装
置（ＲＡＭ）（１_e）および（１_o）の内、読取り書込
み記憶装置（ＲＡＭ）（１_e）には偶数アドレス領域が
割当てられ、また読取り書込み記憶装置（ＲＡＭ）（１
_o）には奇数アドレス領域が割当てられている。

【００２０】バス（２₁）に当該擬似デュアルポートメ
モリに対するアクセス要求が発生すると、アドレス（ａ
₁）およびアドレスストローブ信号（ａｄｓ₁）が制御
部（３）に入力される。

【００２１】同様に、バス（２₂）に当該擬似デュアル
ポートメモリに対するアクセス要求が発生すると、アド
レス（ａ₂）およびアドレスストローブ信号（ａｄ
ｓ₂）が制御部（３）に入力される。

【００２２】制御部（３）は、一方のバス〔例えば（２
₁）〕のみからアドレス（ａ₁）およびアドレスストロ
ーブ信号（ａｄｓ₁）を入力された場合には、当該バス
（２ ₁）に読取り書込み記憶装置（ＲＡＭ）（１_e）ま
たは（１_o）に対するアクセスを許容し、許容したバス
（２₁）から入力されたアドレス（ａ₁）が偶数である
か奇数であるかを最下位ビットにより識別し、偶数であ
れば、データ切替ゲート部（Ｇ）（４_1e）および
（４_2o）を導通状態、データ切替ゲート部（Ｇ）
（４ _1o）および（４_2e）を遮断状態に設定し、入力され
たアドレス（ａ₁）〔＝偶数アドレス（ａ_e）〕と、制
御部（３）で生成したＲＡＭ制御信号（ｒｍｃ_e）とを
読取り書込み記憶装置（ＲＡＭ）（１_e）に入力し、ま
たデータ（ｄ₁）は、読取り書込み記憶装置（ＲＡＭ）
（１_e）とバス（２₁）との間で、導通状態にあるデー
タ切替ゲート部（Ｇ）（４_1e）を介して読取りまたは書
込む。

【００２３】なおバス（２₁）が読取り書込み記憶装置
（ＲＡＭ）（１_e）にアクセス中に、バス（２₂）に当
該擬似デュアルポートメモリに対するアクセス要求が発
生した場合には、制御部（３）はバス（２₂）から入力
されるアドレス（ａ₂）が偶数であるか奇数であるかを
識別し、奇数であれば、バス（２₁）から読取り書込み
記憶装置（ＲＡＭ）（１_e）に対するアクセスと並行し
て、入力されたアドレス（ａ₂）〔＝奇数アドレス（ａ
_o）〕と、制御部（３）で生成したＲＡＭ制御信号（ｒ
ｍｃ_o）とを読取り書込み記憶装置（ＲＡＭ）（１_o）
に入力し、またデータ（ｄ₂）は、読取り書込み記憶装
置（ＲＡＭ）（１_o）とバス（２₂）との間で、導通状
態にあるデータ切替ゲート部（Ｇ）（４_2o）を介して読
取りまたは書込む。

【００２４】一方、バス（２₂）から入力されるアドレ
ス（ａ₂）が偶数であった場合には、制御部（３）はバ
ス（２₁）から読取り書込み記憶装置（ＲＡＭ）
（１_e）に対するアクセスが終了する迄、バス（２₁）
から読取り書込み記憶装置（ＲＡＭ）（１_e）に対する
アクセスを待機させる。

【００２５】また、バス（２₁）から入力されたアドレ
ス（ａ₁）が奇数であれば、データ切替ゲート部（Ｇ）
（４₁₀）および（４_2e）を導通状態、データ切替ゲート
部（Ｇ）（４_1e）および（４_2o）を遮断状態に設定し、
以下前述と同様の過程で、バス（２₁）には読取り書込
み記憶装置（ＲＡＭ）（１_o）にアクセスを許容し、続
いてバス（２₂）から読取り書込み記憶装置（ＲＡＭ）
（１_e）に対するアクセス要求が発生した場合には並行
してアクセスを許容し、読取り書込み記憶装置（ＲＡ
Ｍ）（１_o）に対するアクセス要求が発生した場合には
バス（２₁）からのアクセスが終了する迄待機させる。

【００２６】以上の過程は、バス（２₂）から先にアク
セス要求が発生した場合にも、同様に処理される。更
に、バス（２₁）および（２₂）から同時に当該擬似デ
ュアルポートメモリに対するアクセスが発生した場合に
は、制御部（３）は一方〔例えば先着〕のバス〔例えば
（２₁）〕に優先的にアクセス権を付与し、前述と同様
に、バス（２ ₁）に対しては所望する読取り書込み記憶
装置（ＲＡＭ）（１_e）または（１_o）にアクセスを許
容し、他方のバス（２₂）にはバス（２₁）がアクセス
していない読取り書込み記憶装置（ＲＡＭ）（１_o）ま
たは（１_e）に対しては並行してアクセスを許容し、同
一の読取り書込み記憶装置（ＲＡＭ）（１_e）または
（１_o）に対してはアクセスを待機させる。

【００２７】以上の如く、一回の同時アクセスで一方の
バス（２₁）に優先権を付与して終了すると、制御部
（３）は次回に同時アクセスが発生した場合に、他方の
バス（２₂）に優先権を付与する如く設定しており、以
下同様に、同時アクセスが発生する度に、バス（２₁）
および（２₂）に交互に優先権を付与する如く設定し、
両バス（２₁）および（２₂）に対して平等にアクセス
可能としている〔本発明（請求項３）を適用した実施形
態の場合〕。

【００２８】なお、両バス（２₁）および（２₂）から
のアクセス頻度が等しくない場合には、前述の如く、ア
クセス要求受付部（３１）にＲＥＡＤＹ計数部（３５）
を付加することにより、バス（２₁）および（２₂）に
交互に優先権を付与する代わりに、予め設定された比率
で、両バス（２₁）および（２₂）に優先権を付与する
ことにより、アクセス頻度に比例してアクセス可能とし
ている〔本発明（請求項４）を適用した実施形態の場
合〕。

【００２９】次に、以上の動作概要の内、本発明（請求
項３）を適用した実施形態の詳細を、図２乃至図５を併
用して説明する。図２乃至図５において、バス（２₁）
から制御部（３）に入力されたアドレス（ａ₁）および
アドレスストローブ信号（ａｄｓ₁）、並びにバス（２
₂）から制御部（３）に入力されたアドレス（ａ₂）お
よびアドレスストローブ信号（ａｄｓ₂）は、アクセス
要求受付部（３１）に入力される。

【００３０】アクセス要求受付部（３１）内では、アド
レス（ａ₁）およびアドレスストローブ信号（ａｄ
ｓ₁）は、アドレスデコーダ（３１１）および論理積ゲ
ート（３１３）を介してフリップフロップ（ＦＦ）（３
１５）のセット入力端子（Ｓ）に入力され、クロック信
号（ｃｌｋ）に同期化され、アクセス要求信号（ｒ
ｑ₁）として出力端子（Ｑ）から出力されると共に、論
理和ゲート（３１７）およびフリップフロップ（ＦＦ）
（３１８）を介してバス開始信号（ｂｓ）として出力さ
れる。

【００３１】同様に、アドレス（ａ₂）およびアドレス
ストローブ信号（ａｄｓ₂）も、アドレスデコーダ（３
１２）および論理積ゲート（３１４）を介してフリップ
フロップ（ＦＦ）（３１６）のセット入力端子（Ｓ）に
入力され、クロック信号（ｃｌｋ）に同期化され、アク
セス要求信号（ｒｑ₂）として出力端子（Ｑ）から出力
されると共に、論理和ゲート（３１７）を介してバス開
始信号（ｂｓ）として出力される。

【００３２】アクセス要求受付部（３１）から出力され
たアクセス要求信号（ｒｑ₁）および（ｒｑ₂）は、ア
クセス権判定部（３２）に入力される。なおアクセス要
求受付部（３１）に入力されたアドレス（ａ₁）および
（ａ₂）は、その儘アドレスゲート制御部（３３）に転
送される。

【００３３】アクセス権判定部（３２）内では、アクセ
ス要求信号（ｒｑ₁）および（ｒｑ ₂）は、直接および
インバータ（３２１）および（３２２）を介して四個の
論理積ゲート（３２３）、（３２４）、（３２５）およ
び（３２６）に入力される。

【００３４】論理積ゲート（３２３）は、アクセス要求
信号（ｒｑ₁）のみが入力された場合に〔即ちアクセス
要求信号（ｒｑ₁）がＨレベル、アクセス要求信号（ｒ
ｑ₂）がＬレベルの場合に〕Ｈレベル信号を出力し、ま
た論理積ゲート（３２４）は、アクセス要求信号（ｒｑ
₂）のみが入力された場合に〔即ちアクセス要求信号
（ｒｑ₂）がＨレベル、アクセス要求信号（ｒｑ₁）が
Ｌレベルの場合に〕Ｈレベル信号を出力し、また論理積
ゲート（３２５）は、何れのアクセス要求信号（ｒ
ｑ₁）および（ｒｑ₂）も入力されなかった場合に〔即
ちアクセス要求信号（ｒｑ₁）および（ｒｑ₂）が何れ
もＬレベルの場合に〕Ｈレベル信号を出力し、更に論理
積ゲート（３２６）は、両アクセス要求信号（ｒｑ₁）
および（ｒｑ₂）が入力された場合に〔即ちアクセス要
求信号（ｒｑ₁）および（ｒｑ₂）が何れもＨレベルの
場合に〕Ｈレベル信号を出力する。

【００３５】論理積ゲート（３２３）の出力信号は、論
理和ゲート（３２９）を介してフリップフロップ（Ｆ
Ｆ）（３２Ｂ）の入力端子（Ｊ）に入力され、また論理
積ゲート（３２４）の出力信号は、論理和ゲート（３２
Ａ）を介してフリップフロップ（ＦＦ）（３２Ｂ）の入
力端子（Ｋ）に入力される。

【００３６】また論理積ゲート（３２５）の出力信号
は、直接論理積ゲート（３２８）に入力され、論理積ゲ
ート（３２６）の出力信号は、フリップフロップ（Ｆ
Ｆ）（３２７）によりクロック信号（ｃｌｋ）に同期化
された後、論理積ゲート（３２８）に入力され、更に論
理積ゲート（３２８）の出力信号は、論理和ゲート（３
２９）および（３２Ａ）を介してフリップフロップ（Ｆ
Ｆ）（３２Ｂ）の入力端子（Ｊ）および（Ｋ）に入力さ
れる。

【００３７】従って、アクセス要求信号（ｒｑ₁）のみ
が入力された場合には、フリップフロップ（ＦＦ）（３
２Ｂ）の出力端子（Ｑ）から直接出力される判定信号
（ｄｃ ₁）がＨレベルに設定され、また出力端子（Ｑ）
からインバータ（３２Ｃ）を介して出力される判定信号
（ｄｃ₂）がＬレベルに設定され、バス（２₁）に優先
権が付与されたことをアドレスゲート制御部（３３）お
よびＲＡＭ制御部（３４）に通知する。

【００３８】また、アクセス要求信号（ｒｑ₂）のみが
入力された場合には、フリップフロップ（ＦＦ）（３２
Ｂ）の出力端子（Ｑ）から直接出力される判定信号（ｄ
ｃ₁）がＬレベルに設定され、また出力端子（Ｑ）から
インバータ（３２Ｃ）を介して出力される判定信号（ｄ
ｃ₂）がＨレベルに設定され、バス（２₂）に優先権が
付与されたことをアドレスゲート制御部（３３）および
ＲＡＭ制御部（３４）に通知する。

【００３９】また、何れのアクセス要求信号（ｒｑ₁）
および（ｒｑ₂）も入力されなかった場合には、フリッ
プフロップ（ＦＦ）（３２Ｂ）の出力端子（Ｑ）から直
接出力される判定信号（ｄｃ₁）、並びにインバータ
（３２Ｃ）を介して出力される判定信号（ｄｃ₂）が現
状を維持し、バス（２₁）および（２₂）に付与されて
いる優先権が変化しないことをアドレスゲート制御部
（３３）およびＲＡＭ制御部（３４）に通知する。

【００４０】更に、前のクロック周期に何れのアクセス
要求信号（ｒｑ₁）および（ｒｑ₂）も入力されていな
かった状態で、次のクロック周期に両アクセス要求信号
（ｒｑ₁）および（ｒｑ₂）が入力された場合には、フ
リップフロップ（ＦＦ）（３２Ｂ）の出力端子（Ｑ）か
ら直接出力される判定信号（ｄｃ₁）、並びにインバー
タ（３２Ｃ）を介して出力される判定信号（ｄｃ₂）
は、前のクロック周期に出力済の信号レベルを反転し、
バス（２₁）および（２₂）に付与されていた優先権が
反転したことをアドレスゲート制御部（３３）およびＲ
ＡＭ制御部（３４）に通知する。

【００４１】アドレスゲート制御部（３３）は、アクセ
ス権判定部（３２）から入力される判定信号（ｄｃ₁）
および（ｄｃ₂）の信号レベルにより、バス（２₁）に
読取り書込み記憶装置（ＲＡＭ）（１_e）および
（１_o）に対するアクセスの優先権が付与されたと判定
した場合には、アクセス要求受付部（３１）から転送さ
れるアドレス（ａ₁）が偶数であるか奇数であるかを最
下位ビットにより分析し、偶数と識別した場合には、デ
ータ切替ゲート部（Ｇ）（４_1e）および（４_2o）に入力
するゲート制御信号（ｇ_1e）および（ｇ_2o）をＨレベル
に設定し、またデータ切替ゲート部（Ｇ）（４_1o）およ
び（４_2e）に入力するゲート制御信号（ｇ_1o）および
（ｇ_2e）をＬレベルに設定することにより、データ切替
ゲート部（Ｇ）（４_1e）および（４_2o）を導通状態に設
定し、またデータ切替ゲート部（Ｇ）（４ _1o）および
（４_2e）を遮断状態に設定し、更にアクセス要求受付部
（３１）から転送されるアドレス（ａ₁）を偶数アドレ
ス（ａ_e）として読取り書込み記憶装置（ＲＡＭ）（１
_e）に入力する。

【００４２】また分析の結果、アドレス（ａ₁）を奇数
と識別した場合には、アドレスゲート制御部（３３）
は、データ切替ゲート部（Ｇ）（４_1o）および（４_2e）
に入力するゲート制御信号（ｇ_1o）および（ｇ_2e）をＨ
レベルに設定し、またデータ切替ゲート部（Ｇ）
（４_1e）および（４_2o）に入力するゲート制御信号（ｇ
_1e）および（ｇ_2o）をＬレベルに設定することにより、
データ切替ゲート部（Ｇ）（４ _1o）および（４_2e）を導
通状態に設定し、またデータ切替ゲート部（Ｇ）
（４_1e）および（４_2o）を遮断状態に設定し、更にアク
セス要求受付部（３１）から転送されるアドレス
（ａ₁）を奇数アドレス（ａ_o）として読取り書込み記
憶装置（ＲＡＭ）（１_O）に入力する。

【００４３】またアドレスゲート制御部（３３）は、ア
クセス権判定部（３２）から入力される判定信号（ｄｃ
₁）および（ｄｃ₂）の信号レベルにより、バス
（２₂）に読取り書込み記憶装置（ＲＡＭ）（１_e）お
よび（１_o）に対するアクセスの優先権が付与されたと
判定した場合には、アクセス要求受付部（３１）から転
送されるアドレス（ａ₂）が偶数であるか奇数であるか
を最下位ビットにより分析し、偶数と識別した場合に
は、データ切替ゲート部（Ｇ）（４_2e）および（４_1o）
に入力するゲート制御信号（ｇ_2e）および（ｇ_1o）をＨ
レベルに設定し、またデータ切替ゲート部（Ｇ）
（４_2o）および（４_1e）に入力するゲート制御信号（ｇ
_2o）および（ｇ_1e）をＬレベルに設定することにより、
データ切替ゲート部（Ｇ）（４_2e）および（４_1o）を導
通状態に設定し、またデータ切替ゲート部（Ｇ）
（４_2o）および（４_1e）を遮断状態に設定し、更にアク
セス要求受付部（３１）から転送されるアドレス
（ａ₂）を偶数アドレス（ａ_e）として読取り書込み記
憶装置（ＲＡＭ）（１_e）に入力する。

【００４４】また分析の結果、アドレス（ａ₂）を奇数
と識別した場合には、アドレスゲート制御部（３３）
は、データ切替ゲート部（Ｇ）（４_2o）および（４_1e）
に入力するゲート制御信号（ｇ_2o）および（ｇ_1e）をＨ
レベルに設定し、またデータ切替ゲート部（Ｇ）
（４_2e）および（４_1o）に入力するゲート制御信号（ｇ
_2e）および（ｇ_1o）をＬレベルに設定することにより、
データ切替ゲート部（Ｇ）（４ _2o）および（４_1e）を導
通状態に設定し、またデータ切替ゲート部（Ｇ）
（４_2e）および（４_1o）を遮断状態に設定し、更にアク
セス要求受付部（３１）から転送されるアドレス
（ａ₂）を奇数アドレス（ａ_o）として読取り書込み記
憶装置（ＲＡＭ）（１_O）に入力する。

【００４５】一方、ＲＡＭ制御部（３４）は、アクセス
要求受付部（３１）から出力されるバス開始信号（ｂ
ｓ）と、アクセス権判定部（３２）から出力される判定
信号（ｄｃ₁）および（ｄｃ₂）とを受信すると、アド
レスゲート制御部（３３）から読取り書込み記憶装置
（ＲＡＭ）（１_e）または（１_o）に偶数アドレス（ａ
_e）または奇数アドレス（ａ_o）が入力されるのと同期
して、ＲＡＭ制御信号（ｒｍｃ_e）または（ｒｍｃ_o）
を生成し、読取り書込み記憶装置（ＲＡＭ）（１_e）ま
たは（１_o）に入力する。

【００４６】なおアドレスゲート制御部（３３）が、バ
ス（２₁）に優先権が付与され、アドレス（ａ₁）を偶
数と判定し、ゲート制御信号（ｇ_1e）および（ｇ_2o）を
Ｈレベルに設定し、偶数アドレス（ａ_e）を読取り書込
み記憶装置（ＲＡＭ）（１_e）に入力し、またＲＡＭ制
御部（３４）がＲＡＭ制御信号（ｒｍｃ_e）を読取り書
込み記憶装置（ＲＡＭ）（１_e）に入力している状態
で、バス（２₁）から入力されたアドレス（ａ₂）がア
クセス要求受付部（３１）から転送された場合には、ア
ドレス（ａ₂）が奇数であるか否かを最下位ビットによ
り判定し、奇数と判定した場合には、アドレス（ａ₂）
を奇数アドレス（ａ_o）として読取り書込み記憶装置
（ＲＡＭ）（１_o）に入力すると共に、ＲＡＭ制御部
（３４）にもＲＡＭ制御信号（ｒｍｃ_o）を生成させ、
読取り書込み記憶装置（ＲＡＭ）（１_o）に入力させる
ことにより、バス（２₁）から読取り書込み記憶装置
（ＲＡＭ）（１_e）にアクセスするのと並行して、バス
（２₂）から読取り書込み記憶装置（ＲＡＭ）（１_o）
にアクセス可能とする。

【００４７】またアドレス（ａ₂）を偶数と判定した場
合には、ＲＡＭ制御部（３４）からレディ信号（ｒｄｙ
₁）が出力される迄、バス（２₂）から読取り書込み記
憶装置（ＲＡＭ）（１_e）へのアクセスを待機させる。

【００４８】また読取り書込み記憶装置（ＲＡＭ）（１
_e）または（１_o）に対するアクセスが終了すると、Ｒ
ＡＭ制御部（３４）はレディ信号（ｒｄｙ₁）または
（ｒｄｙ₂）を出力し、バス（２₁）または（２₂）お
よびアクセス要求受付部（３１）に返送する。

【００４９】アクセス要求受付部（３１）においては、
フリップフロップ（ＦＦ）（３１５）または（３１６）
が、ＲＡＭ制御部（３４）から返送されるレディ信号
（ｒｄｙ₁）または（ｒｄｙ₂）を入力端子（Ｒ）に入
力されると、出力端子（Ｑ）から出力中のアクセス要求
信号（ｒｑ₁）または（ｒｑ₂）を出力停止する。

【００５０】次に、前述の動作概要の内、本発明（請求
項４）を適用した実施形態の詳細を、更に図６を追加し
て説明する。図２乃至図６において、アクセス要求受付
部（３１）にはＲＥＡＤＹ計数部（３５）が追加され、
アクセス要求受付部（３１）から出力されるアクセス要
求信号（ｒｑ₁）および（ｒｑ₂）は、一旦ＲＥＡＤＹ
計数部（３５）に入力された後、アクセス要求信号（ｒ
ｑ₁′）および（ｒｑ₂′）として出力され、アクセス
権判定部（３２）に入力される。

【００５１】例えばバス（２₁）からデュアルポートメ
モリへのアクセス頻度と、バス（２ ₂）からデュアルポ
ートメモリへのアクセス頻度とが「１」対「２」とする
と、バス（２₁）からＲＥＡＤＹ計数部（３５）のレジ
スタ（ＲＥＧ）（３５６）のアドレス（ａ₁）と、頻度
「１」に相当するデータ（ｄ₁＝０）と、読取り書込み
信号（ｒ₁／ｗ₁）を書込み状態〔例えばＬレベル〕に
設定することにより、レジスタ（ＲＥＧ）（３５６）に
頻度「１」（レジスタ値＝０）を設定し、またバス（２
₂）からＲＥＡＤＹ計数部（３５）のレジスタ（ＲＥ
Ｇ）（３５７）のアドレス（ａ₂）と、頻度「２」に相
当するデータ（ｄ₂＝０）と、読取り書込み信号（ｒ₂
／ｗ₂）を書込み状態〔例えばＬレベル〕に設定するこ
とにより、レジスタ（ＲＥＧ）（３５７）に頻度「２」
（レジスタ値＝１）を設定する。

【００５２】なておダウンカウンタ（ＤＣＮＴ）（３５
Ａ）および（３５Ｂ）は、リセット信号（ｒｓｔ）によ
り、共に「０」に設定されているので、レジスタ（ＲＥ
Ｇ）（３５６）および（３５７）に何も設定しない場合
の初期値は、共に頻度「１」となっている。

【００５３】かかる状態で、バス（２₁）および
（２₂）からアクセス要求受付部（３１）にアドレス
（ａ₁）およびアドレスストローブ信号（ａｄｓ₁）、
並びにアドレス（ａ₂）およびアドレスストローブ信号
（ａｄｓ₂）が入力されると、アクセス要求受付部（３
１）は、前述と同様に、アクセス要求信号（ｒｑ₁）お
よび（ｒｑ₂）を生成し、ＲＥＡＤＹ計数部（３５）に
伝達する。

【００５４】ＲＥＡＤＹ計数部（３５）では、アクセス
要求信号（ｒｑ₁）および（ｒｑ₂）が単独で入力され
た場合には、論理積ゲート（３５３）の出力信号がＬレ
ベルに設定される為、インバータ（３５Ｃ）の出力信号
はＨレベルに設定され、論理積ゲート（３５Ｆ）および
（３５Ｇ）が導通状態に設定される為、入力されたアク
セス要求信号（ｒｑ₁）または（ｒｑ₂）は、それぞれ
アクセス要求信号（ｒｑ₁′）および（ｒｑ₂′）とし
て、アクセス権判定部（３２）に伝達される。

【００５５】一方、アクセス要求信号（ｒｑ₁）および
（ｒｑ₂）が同時に入力された場合には、論理積ゲート
（３５３）の出力信号がＨレベルに設定される為、論理
積ゲート（３５４）および（３５５）が導通状態に設定
され、ダウンカウンタ（ＤＣＮＴ）（３５Ａ）および
（３５Ｂ）は、ＲＡＭ制御部（３４）からそれぞれ論理
積ゲート（３５４）または（３５５）を介して入力され
るレディ信号（ｒｄｙ₁）または（ｒｄｙ₂）を計数す
る。

【００５６】なおダウンカウンタ（ＤＣＮＴ）（３５
Ａ）および（３５Ｂ）は、値０から更にダウンカウント
するときにのみ、出力端子（ＣＯ）の出力信号をＨレベ
ルに設定し、それ以外は出力端子（ＣＯ）の出力信号を
Ｌレベルに設定する。

【００５７】例えば、リセット信号（ｒｓｔ）がＨレベ
ルとなり、ダウンカウンタ（ＤＣＮＴ）（３５Ａ）およ
び（３５Ｂ）の内容が共に「０」にリセットされ、レジ
スタ（ＲＥＧ）（３５６）には頻度「１」（レジスタ値
＝０）、レジスタ（ＲＥＧ）（３５７）には頻度「２」
（レジスタ値＝１）を設定した後、最初にアクセス権が
バス（２₁）側に渡されたとすると、ダウンカウンタ
（ＤＣＮＴ）（３５Ａ）の出力端子（ＣＯ）の出力信号
がＨレベルに設定される為、論理和ゲール（３５Ｄ）に
はインバータ（３５８）によりＬレベルが入力される
為、次のアクセス要求信号（ｒｑ₁）および（ｒｑ₂）
が同時に入力された場合、論理和ゲート（３５Ｄ）から
はＬレベルが出力されて論理積ゲート（３５Ｆ）を遮断
状態に設定し、アクセス要求信号（ｒｑ₁）がアクセス
要求信号（ｒｑ₁′）として出力されず〔Ｌレベル〕、
アクセス要求信号（ｒｑ₂〕がアクセス要求信号（ｒｑ
₂′）として出力される〔Ｈレベル〕状態が設定された
とすると、ダウンカウンタ（ＤＣＮＴ）（３５Ａ）の出
力端子（ＣＯ）の出力信号が同時にダウンカウンタ（Ｄ
ＣＮＴ）（３５Ｂ）の入力端子（ＬＤ）に入力され、レ
ジスタ（ＲＥＧ）（３５７）の値がダウンカウンタ（Ｄ
ＣＮＴ）（３５Ｂ）に設定されると、バス（２₂）に優
先権が付与され、デュアルポートメモリに対するアクセ
スを実行し終わる度に、ＲＡＭ制御部（３４）から返送
されるレディ信号（ｒｄｙ₂）が入力され、導通状態に
設定されている論理積ゲート（３５５）を介してダウン
カウンタ（ＤＣＮＴ）（３５Ｂ）のクロック端子（Ｃ
Ｋ）に入力され、ダウンカウンタ（ＤＣＮＴ）（３５
Ｂ）がレディ信号（ｒｄｙ₂）を計数し、頻度「２」を
計数し終わると、出力端子（ＣＯ）の出力信号がＨレベ
ルに設定され、論理積ゲート（３５Ｇ）を遮断状態に設
定し、ダウンカウンタ（ＤＣＮＴ）（３５Ａ）の入力端
子（ＬＤ）をＨレベルに設定することにより、レジスタ
（ＲＥＧ）（３５６）の値を設定することにより、代わ
りにダウンカウンタ（ＤＣＮＴ）（３５Ａ）の出力端子
（ＣＯ）の出力信号がＬレベルに設定されて論理積ゲー
ト（３５Ｆ）が導通状態に設定され、アクセス要求信号
（ｒｑ₁）がアクセス要求信号（ｒｑ₁′）として出力
され〔Ｈレベル〕、アクセス要求信号（ｒｑ₂）がアク
セス要求信号（ｒｑ₂′）として出力されない〔Ｌレベ
ル〕状態が設定されたとすると、バス（２₁）に優先権
が付与されてデュアルポートメモリに対するアクセスを
実行し終わる度に、ＲＡＭ制御部（３４）から返送され
るレディ信号（ｒｄｙ₁）が入力され、導通状態に設定
されている論理積ゲート（３５４）を介してダウンカウ
ンタ（ＤＣＮＴ）（３５Ａ）のクロック端子（ＣＫ）に
入力され、ダウンカウンタ（ＤＣＮＴ）（３５Ａ）がレ
ディ信号（ｒｄｙ₁）を計数し、頻度「１」を計数し終
わると、出力端子（ＣＯ）の出力信号がＨレベルに設定
され、論理積ゲート（３５Ｆ）を遮断状態に設定し、再
びバス（２₂）に優先権が移行する。

【００５８】以上により、バス（２₁）および（２₂）
に対する優先権の付与が、アクセス頻度に比例すること
となる。以上の説明から明らかな如く、本発明の実施形
態によれば、二個の読取り書込み記憶装置（ＲＡＭ）
（１_e）および（１_o）を使用し、それぞれ偶数アドレ
ス領域および奇数アドレス領域を分担させ、二組のバス
（２₁）および（２₂）からのアクセス要求を制御部
（３）により競合処理を行ない、それぞれ優先権を付与
して均等に〔本発明の請求項３の実施形態〕、またはア
クセス頻度に比例して〔本発明の請求項４の実施形
態〕、アクセスを許容することにより、擬似的なデュア
ルポートメモリを実現することが可能となる。

【００５９】なお、図２乃至図６はあく迄本発明の一実
施形態に過ぎず、例えばアクセス要求受付部（３１）、
アクセス権判定部（３２）およびＲＥＡＤＹ計数部（３
５）の構成は、それぞれ図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。また二個のシングルポ
ートメモリ（１００_A）および（１００_B）は偶数アド
レス領域および奇数アドレス領域を分担させるものに限
定されることは無く、アドレス（ａ）の最下位ビット以
外により区分する等、他に幾多の変形が考慮されるが、
何れの場合にも本発明の効果は変わらない。更に競合手
段（３００）および切替手段（４００）の構成は、図示
される制御部（３）およびデータ切替ゲート部（Ｇ）
（４）に限定されることは無く、他に幾多の変形が考慮
されるが、何れの場合にも本発明の効果は変わらない。

【００６０】

【発明の効果】以上、本発明によれば、経済的で且つ大
容量を容易に実現可能なシングルポートメモリを用い
て、擬似的なデュアルポートメモリを実現可能となり、
大容量のデュアルポートメモリを、経済的に且つ実装面
積を増大させること無く実現可能となる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本発明の実施形態による擬似デュアルポート
メモリ

【図３】図２における制御部

【図４】図３におけるアクセス要求受付部

【図５】図３におけるアクセス権判定部

【図６】図３におけるＲＥＡＤＹ計数部

【符号の説明】

１読取り書込み記憶装置（ＲＡＭ）２バス３制御部４データ切替ゲート部（Ｇ）３１アクセス要求受付部３２アクセス権判定部３３アドレスゲート制御部３４ＲＡＭ制御部３５ＲＥＡＤＹ計数部１００シングルポートメモリ２００アクセス源３００競合手段３１１、３１２、３５１、３５２アドレスデコーダ３１３、３１４、３２３乃至３２６、３２８、３５３乃
至３５５、３５Ｆ、３５Ｇ論理積ゲート３１５、３１６、３１８、３２７、３２Ｂフリップフ
ロップ（ＦＦ）３１７、３２９、３２Ａ、３５Ｄ、３５Ｅ論理和ゲー
ト３２１、３２２、３２Ｃ、３５８、３５９、３５Ｃイ
ンバータ３５６、３５７レジスタ（ＲＥＧ）３５Ａ、３５Ｂダウンカウンタ（ＤＣＮＴ）４００切替手段

Claims

【特許請求の範囲】

【請求項１】互いに異なるアドレス領域を有する二個
のシングルポートメモリと、二つのアクセス源からのアクセス要求を競合制御し、一
方のアクセス要求にアクセス優先権を付与する競合手段
と、前記競合手段がアクセス優先権を付与した一方のアクセ
ス源から入力されるアドレスにより、アクセスするシン
グルポートメモリを決定すると共に、他方のアクセス源
を他方のシングルポートメモリに同時にアクセスを可能
とする切替手段とを設けることを特徴とする擬似デュア
ルポートメモリ。
【請求項２】前記切替手段は、両方のアクセス源が同
一のシングルポートメモリにアクセスを要求した場合
に、前記競合手段がアクセス優先権を付与したアクセス
源がアクセスを終了する迄、他方のアクセス源からの前
記同一のシングルポートメモリに対するアクセスを待機
させることを特徴とする請求項１記載の擬似デュアルポ
ートメモリ。
【請求項３】前記競合手段は、両方のアクセス源から
のアクセスが競合する度に、前記両アクセス源に交互に
アクセス優先権を付与することを特徴とする請求項１記
載の擬似デュアルポートメモリ。
【請求項４】前記競合手段は、両方のアクセス源から
のアクセスが競合した場合に、前記両アクセス源に、予
め定められた回数比率で、アクセス優先権を付与するこ
とを特徴とする請求項１記載の擬似デュアルポートメモ
リ。
【請求項５】前記各シングルポートメモリは、それぞ
れ奇数アドレス領域と、偶数アドレス領域とを付与され
ることを特徴とする請求項１記載の擬似デュアルポート
メモリ。