CN107315703B - 双优先级控制型公平仲裁器 - Google Patents

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Abstract

本发明涉及集成电路领域，为设计一种双优先级控制型的公平仲裁单元，并且进而构成树状公平仲裁器，增强公平仲裁器对于工艺偏差的容忍度，提高其鲁棒性。本发明采用的技术方案是，双优先级控制型公平仲裁器，由预选部分、仲裁部分、应答部分和请求传输部分组成，预选部分的输入为请求信号～req0和～req1，输出延时请求信号～r0和～r1，以及两个优先权选择信号ps_odd和ps_even；仲裁部分输入为～r0和～r1，根据ps_odd和ps_even的情况确定输出的优先权，从而输出仲裁结果信号～x0和～x1。本发明主要应用于集成电路设计制造场合。

Description

双优先级控制型公平仲裁器
技术领域
本发明涉及集成电路领域，尤其涉及强鲁棒性的优先级轮换公平仲裁器。
背景技术
仲裁器是一类在异步数字信号处理(Asynchronous Digital SignalProcessing，ADSP)电路中广泛运用的结构，其主要功能在于将单一的系统共享资源动态地分配给所有需求该资源的单元。例如，在异步单总线系统中，所有主模块在产生输出时均需要占用共享总线进行数据传输；当有多个主模块同时请求占用共享总线时，仲裁器将对这些请求进行排序，使得异步通信能够按照该顺序进行下去，避免因为请求的冲突而造成系统错乱。
仲裁器一个重要的特性在于其对请求排序的公平性。如果每次的排序完全一样，那么会造成系统中一些单元的请求总是会被优先响应，而另一些单元的请求总会被最后响应，这就使得同等级的系统单元具有不同的优先级，造成总线被高优先级的数据阻塞，甚至直接丢失低优先级数据，不利于保留信号的完整性。
常见的公平仲裁器基本结构如图1所示，它是由(2n-1)个公平仲裁单元组成的n层二叉树状结构，最底层(即第n层)有～req 0至～req(2n-1)共2n个请求信号输入与～ack 0到～ack(2n-1)共2n个应答信号输出。每一个公平仲裁单元能完成对于本层两个请求的仲裁工作，产生一个上一层的请求信号，并在接收到上层返回的应答信号后按照仲裁的顺序将应答信号返回到下一层仲裁单元中。树状公平仲裁器的顶层(即第1层)单元会将产生的请求信号传输到外部电路，并且接受外部电路返回的应答信号，向下层进行传递。
公平仲裁单元主要依靠RS触发器实现公平仲裁的功能，图2给出了基本RS触发器的电路结构，由两个与非门NAND1和NAND2组成，NAND1的输入为R和NAND2的输出Q，NAND2的输入为S和NAND1的输出～Q。该RS触发器正常工作需要满足约束条件，即
S+R＝1 (1)
可以看出，在R端和S端输入同时为0时，触发器的输出将均为1且处于不稳定状态，这将扰乱公平仲裁器的正常工作。为避免出现以上情况，公平仲裁单元通常分为四个部分，分别为预选部分、仲裁部分、应答部分和请求传输部分，如图3(a)所示，其中仲裁部分的具体电路如图3(b)、(c)所示。仲裁单元的工作时序如图4所示：预选部分在接收到低有效的请求信号～req0和～req1后，将其分别进行一定延时输出成～r0和～r1，同时判断～req0和～req1之间的交叠情况：若为本次交叠为电路开始工作以来的第奇数次交叠，则优先权选择信号ps保持为0；若为第偶数次交叠，则ps产生有效电平为高的脉冲输入至仲裁部分中，提升NAND1的优先权，在～r0和～r1到达仲裁部分之前提前拉低仲裁部分的输出x1，从而避免不稳定状态的产生。
以上结构的不足之处在于受到工艺影响过大，主要体现在：第一，在奇数次交叠的情况下，预选部分不会产生ps的有效脉冲，为避免在该情形下产生不确定状态，仲裁部分的NAND0必须始终保有较强的下拉能力，但又不能超过ps有效时NAND1的下拉能力，否则偶数次交叠时ps将无法起优先权选择的作用；第二，ps脉冲的有效区间必须横跨～r0和～r1的下降沿到来的前后，即ps上升沿必须在～r0和～r1的下降沿到来之前产生，并且ps的下降沿必须在在～r0和～r1的下降沿到来之后产生，如图4中虚线框部分所示。以上两点对电路性能的有极高要求，容易受到工艺偏差的影响，造成电路不能正常工作，电路鲁棒性较差。
发明内容
为克服现有技术的不足，针对现有公平仲裁单元电路对工艺偏差包容度较低、导致电路鲁棒性较差的问题，本发明目的在于设计一种双优先级控制型的公平仲裁单元，并且进而构成树状公平仲裁器，增强公平仲裁器对于工艺偏差的容忍度，提高其鲁棒性。本发明采用的技术方案是，双优先级控制型公平仲裁器，由预选部分、仲裁部分、应答部分和请求传输部分组成，预选部分的输入为请求信号～req0和～req1，输出延时请求信号～r0和～r1，以及两个优先权选择信号ps_odd和ps_even；仲裁部分输入为～r0和～r1，根据ps_odd和ps_even的情况确定输出的优先权，从而输出仲裁结果信号～x0和～x1；应答部分根据上级返回的应答信号～ack以及仲裁结果～x0、～x1产生本级的应答信号～ack0和～ack1，请求传输部分功能为将～req0和～req1做与操作后形成～req继续向下一级输出，仲裁部分为两个与门AND0和AND1，以及两个或非门NR0、NR1组成的两路完全对称的结构，AND0以NR1输出的仲裁信号～x1以及延时请求信号～r0为输入，其输出与ps_odd输入到NR0，从而产生仲裁信号～x0；AND1以NR0输出的仲裁信号～x0以及延时请求信号～r1为输入，其输出与ps_even输入到NR1，从而产生仲裁信号～x1，在请求信号～req0和～req1奇数次交叠时，由于ps_odd有效而ps_even无效，NR0被强制拉低，使得～x0优先级高于～x1；而在偶数次交叠时，由于ps_even有效而ps_odd无效，NR1被强制拉低，使得～x1优先级高于～x0，这样就实现了优先级轮换的公平仲裁。
预选部分中，请求信号～req0经过一个反相器形成req0，req0经过延时模块DL0后形成d_req0，d_req0再经过一个反相器和延时模块DL1后输出延时请求信号～r0；～r0与d_req0同时输入一个与非门，产生一个低电平有效的脉冲信号～c0，请求信号～req1也经过一个反相器形成req1，req1经过延时模块DL2后形成d_req1，d_req1再经过一个反相器和延时模块DL3后输出延时请求信号～r1；～r1与d_req1同时输入一个与非门，产生一个低电平有效的脉冲信号～c1，DL0～DL3的延迟时间完全相同，均记为td，～c0和～c1经过一个或非门形成冲突脉冲cp，即每当～req0和～req1同时为低电平时，cp就会产生一个宽度为2td的高电平脉冲，cp输入到两个D触发器FD1和FD2的clk端，FD1的～Q端与D端相连，Q端输出q1；FD2的～Q端与D端相连，同时输出q2，Q端不启用，cp分别和q1、q2做与操作，形成两个优先权控制信号ps_odd和ps_even，请求信号第奇数次交叠时ps_odd有效ps_even保持无效状态，而在请求信号第偶数次交叠时ps_even有效ps_odd保持无效状态，另外，由于～r0/～r1的下降沿到ps_odd/ps_even的下降沿需要经过DL1/DL3以及至少三个逻辑门的延时作用，～r0/～r1的下降沿一定会在ps_odd/ps_even下降沿之后到来，那么只要保证td大于d_req0/d_req1到ps_odd/ps_even所要经过的延迟，即可保证ps_odd/ps_even的有效电平横跨～r0/～r1下降沿到来的前后。
应答部分功能由两个三输入的与门构成，两个与门的输入分别为～req0、～x0、～ack以及～req1、～x1、～ack，应答部分在接到上一级返回的应答信号～ack后，将根据本级的请求信号～req0和～req1，以及仲裁结果～x0和～x1，来决定向下一级传递的应答信号～ack0或～ack1。
本发明的特点及有益效果是：
本发明基于单优先级控制的轮权公平仲裁结构，通过增加一路优先级控制信号，降低了仲裁部分对于输出电路下拉能力要求的精准度，使得电路对工艺偏差的包容性得到提升，从而增强了仲裁器的鲁棒性。
附图说明：
图1公平仲裁器树状结构图。
图2基本RS触发器结构图。
图3单优先级控制型公平仲裁单元(a)基本结构示意图(b)仲裁部分结构(c)NAND1的具体电路。
图4单优先级控制型公平仲裁单元工作时序图。
图5双优先级控制型公平仲裁单元，其中，(a)基本结构示意图，(b)预选部分电路结构，(c)仲裁部分电路结构，(d)应答部分电路结构，(e)请求传输部分电路结构。
图6双优先级控制型公平仲裁单元工作时序图。
具体实施方式
本发明采用的公平仲裁单元结构如图5(a)所示，由预选部分、仲裁部分、应答部分和请求传输部分组成，各部分的具体电路如图5(b)～(e)所示，其中预选部分的输入为请求信号～req0和～req1，输出延时请求信号～r0和～r1，以及两个优先权选择信号ps_odd和ps_even；仲裁部分输入为～r0和～r1，根据ps_odd和ps_even的情况确定输出的优先权，从而输出仲裁结果信号～x0和～x1；应答部分根据上级返回的应答信号～ack以及仲裁结果～x0、～x1产生本级的应答信号～ack0和～ack1。电路的工作时序如图6所示。对电路的工作原理叙述如下：
请求信号～req0经过一个反相器形成req0，req0经过延时模块DL0后形成d_req0，d_req0再经过一个反相器和延时模块DL1后输出延时请求信号～r0；～r0与d_req0同时输入一个与非门，产生一个低电平有效的脉冲信号～c0。请求信号～req1也经过一个反相器形成req1，req1经过延时模块DL2后形成d_req1，d_req1再经过一个反相器和延时模块DL3后输出延时请求信号～r1；～r1与d_req1同时输入一个与非门，产生一个低电平有效的脉冲信号～c1。DL0～DL3的延迟时间完全相同，均记为td。～c0和～c1经过一个或非门形成冲突脉冲cp，即每当～req0和～req1同时为低电平时，cp就会产生一个宽度为2td的高电平脉冲。cp输入到两个D触发器FD1和FD2的clk端，FD1的～Q端与D端相连，Q端输出q1；FD2的～Q端与D端相连，同时输出q2，Q端不启用。cp分别和q1、q2做与操作，形成两个优先权控制信号ps_odd和ps_even。请求信号第奇数次交叠时ps_odd有效ps_even保持无效状态，而在请求信号第偶数次交叠时ps_even有效ps_odd保持无效状态。另外，由于～r0/～r1的下降沿到ps_odd/ps_even的下降沿需要经过DL1/DL3以及至少三个逻辑门的延时作用，～r0/～r1的下降沿一定会在ps_odd/ps_even下降沿之后到来，那么只要保证td大于d_req0/d_req1到ps_odd/ps_even所要经过的延迟，即可保证ps_odd/ps_even的有效电平横跨～r0/～r1下降沿到来的前后。
仲裁部分为两个与门AND0和AND1，以及两个或非门NR0、NR1组成的两路完全对称的结构。AND0以NR1输出的仲裁信号～x1以及延时请求信号～r0为输入，其输出与ps_odd输入到NR0，从而产生仲裁信号～x0；AND1以NR0输出的仲裁信号～x0以及延时请求信号～r1为输入，其输出与ps_even输入到NR1，从而产生仲裁信号～x1。在请求信号～req0和～req1奇数次交叠时，由于ps_odd有效而ps_even无效，NR0被强制拉低，使得～x0优先级高于～x1；而在偶数次交叠时，由于ps_even有效而ps_odd无效，NR1被强制拉低，使得～x1优先级高于～x0。这样就实现了优先级轮换的公平仲裁。
请求传输部分功能为将～req0和～req1做与操作后形成～req继续向下一级输出。
应答部分功能由两个三输入的与门构成。两个与门的输入分别为～req0、～x0、～ack以及～req1、～x1、～ack。应答部分在接到上一级返回的应答信号～ack后，将根据本级的请求信号(～req0和～req1)以及仲裁结果(～x0和～x1)来决定向下一级传递的应答信号(～ack0或～ack1)。
在本发明的一个实例中，考虑在0.11μm工艺、电源电压为1.5V的条件下实现该种双优先级控制型公平仲裁器。由于需要保证td大于d_req0/d_req1到ps_odd/ps_even所要经过的延迟，而该延迟最长为一个与非门、一个或非门以及一个D触发器从clk端到Q/～Q端的延时之和，典型值为约0.7～1.1ns。另一方面，考虑到仲裁的速度，DL0～DL3的延时不应过长，故td可取约2ns。

Claims (2)

1.一种双优先级控制型公平仲裁器，其特征是，由预选部分、仲裁部分、应答部分和请求传输部分组成，预选部分的输入为请求信号～req0和～req1，输出延时请求信号～r0和～r1，以及两个优先权选择信号ps_odd和ps_even；仲裁部分输入为～r0和～r1，根据ps_odd和ps_even的情况确定输出的优先权，从而输出仲裁结果信号～x0和～x1；应答部分根据上级返回的应答信号～ack以及仲裁结果～x0、～x1产生本级的应答信号～ack0和～ack1，请求传输部分功能为将～req0和～req1做与操作后形成～req继续向下一级输出，仲裁部分为两个与门AND0和AND1，以及两个或非门NR0、NR1组成的两路完全对称的结构，AND0以NR1输出的仲裁信号～x1以及延时请求信号～r0为输入，其输出与ps_odd输入到NR0，从而产生仲裁信号～x0；AND1以NR0输出的仲裁信号～x0以及延时请求信号～r1为输入，其输出与ps_even输入到NR1，从而产生仲裁信号～x1，在请求信号～req0和～req1奇数次交叠时，由于ps_odd有效而ps_even无效，NR0被强制拉低，使得～x0优先级高于～x1；而在偶数次交叠时，由于ps_even有效而ps_odd无效，NR1被强制拉低，使得～x1优先级高于～x0，这样就实现了优先级轮换的公平仲裁；预选部分中，请求信号～req0经过一个反相器形成req0，req0经过延时模块DL0后形成d_req0，d_req0再经过一个反相器和延时模块DL1后输出延时请求信号～r0；～r0与d_req0同时输入一个与非门，产生一个低电平有效的脉冲信号～c0，请求信号～req1也经过一个反相器形成req1，req1再经过延时模块DL2后形成d_req1，d_req1再经过一个反相器和延时模块DL3后输出延时请求信号～r1；～r1与d_req1同时输入一个与非门，产生一个低电平有效的脉冲信号～c1，DL0～DL3的延迟时间完全相同，均记为td，～c0和～c1经过一个或非门形成冲突脉冲cp，即每当～req0和～req1同时为低电平时，cp就会产生一个宽度为2td的高电平脉冲，cp输入到两个D触发器FD1和FD2的clk端，FD1的～Q端与D端相连，Q端输出q1；FD2的～Q端与D端相连，同时输出q2，Q端不启用，cp分别和q1、q2做与操作，形成两个优先权控制信号ps_odd和ps_even，请求信号第奇数次交叠时ps_odd有效ps_even保持无效状态，而在请求信号第偶数次交叠时ps_even有效ps_odd保持无效状态，另外，由于～r0/～r1的下降沿到ps_odd/ps_even的下降沿需要经过DL1/DL3以及至少三个逻辑门的延时作用，～r0/～r1的下降沿一定会在ps_odd/ps_even下降沿之后到来，那么只要保证td大于d_req0/d_req1到ps_odd/ps_even所要经过的延迟，即可保证ps_odd/ps_even的有效电平横跨～r0/～r1下降沿到来的前后。
2.如权利要求1所述的双优先级控制型公平仲裁器，其特征是，应答部分功能由两个三输入的与门构成，两个与门的输入分别为～req0、～x0、～ack以及～req1、～x1、～ack，应答部分在接到上一级返回的应答信号～ack后，将根据本级的请求信号～req0和～req1，以及仲裁结果～x0和～x1，来决定向下一级传递的应答信号～ack0或～ack1。
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