CN2859942Y

CN2859942Y - 多路控制器局域网总线物理中继器

Info

Publication number: CN2859942Y
Application number: CN 200520117444
Authority: CN
Inventors: 吴建德; 杨波
Original assignee: Zhejiang University ZJU
Current assignee: Zhejiang University ZJU
Priority date: 2005-12-21
Filing date: 2005-12-21
Publication date: 2007-01-17
Anticipated expiration: 2015-12-21

Abstract

本实用新型公开的多路控制器局域网(CAN)总线物理中继器包括多个CAN收发器和一组逻辑控制电路，其中CAN收发器用于将CAN上差分线路信号转变为逻辑电平信号，逻辑控制电路用于实现该中继器的线路逻辑和信号控制功能。本实用新型的多路CAN总线物理中继器可提供多路的CAN信号总线分支，适合于各种速率的通信，具有保持数据透明传输，增加传输距离和节点数，隔离短路故障等优点，并具有自扩展和自适应功能，实现了一对多，多对多的信号传输，保证在任何一路分支上的自串联扩展、短路或断路故障，都不会影响该中继器的正常上作和功能实现。

Description

多路控制器局域网总线物理中继器

技术领域

本实用新型涉及一种多路控制器局域网总线物理中继器，属于现场总线传输领域。

背景技术

在工业控制、智能楼宇、设备监控等领域都大量应用了现场总线技术。控制器局域网(CAN)总线是一种廉价的现场总线，在很多场合得到广泛应用。CAN总线传输的通信介质可以是双绞线、同轴电缆或光导纤维，通信速率可高达1MBPS。CAN总线传输的最大特点是采用无破坏仲裁技术，可以保证网络即使在重负载情况下，也保持最大的吞吐量。目前CAN节点通讯一般直接通过与总线段相连的CAN收发器进行传输，尚存在以下缺点：收发器电气特性限制了一个CAN网段的节点数目不能超过110个；传输线特性限制了实际传输距离不能达到理论极限；总线上的故障会影响所有节点之间的通信。显然，CAN网络规模和传输距离的限制，都使CAN中继成为需要。

CAN总线协议定义了物理层和数据链路层的标准，可完成对通信数据的成帧处理，包括位填充、数据块编码、循环冗余检验、优先级判别等项工作。根据CAN协议，可在物理层和数据链路层上实现中继功能，都能达到扩展CAN总线传输距离和增加节点数目的目的。但采用数据链路层中继扩展CAN总线的方法，需要由微控制器单元(MCU)控制，并要有CAN控制器和数据缓冲区，线路复杂，需要编制MCU程序，只能针对某一频率。而且还存在一个重大缺陷，即破坏了CAN总线发送节点与最终接收节点的位应答机制，使发送方无法通过应答位判断最终接收节点是否已经接收数据，从而破坏了CAN总线协议。

中国专利CN1649301公开的控制器局域网总线物理中继器是一种两路的CAN总线物理中继器，实现了一路CAN信号到另一路CAN信号的简单中继，从功能上讲，不能提供多路的CAN总线分支，没有CAN总线信号的多路中继能力；从原理上讲，无法从该两路的CAN总线物理中继器扩展到能提供多路分支的CAN总线中继器的电路结构。因此，该两路的CAN总线物理中继器，无论在功能实现上，还是原理结构上，都存在较大的局限。

发明内容

本实用新型的目的是提供一种多路控制器局域网(CAN)总线物理中继器，在CAN网络的物理层上，提供N路(N≥2)CAN总线分支，以实现多路CAN总线分支上信号数据包的全透明传输，扩展CAN总线传输距离，增加总线节点数目，并实现该CAN总线物理中继器的自扩展和自适应功能。

本实用新型的多路CAN总线物理中继器提供N路控制器局域网总线分支，N≥2，其特征是包括数量与总线分支数N相同的CAN收发器和一个逻辑控制电路组，逻辑控制电路组包括数量与总线分支数N相同的具有M个输入端的或非门，M＝N，数量与总线分支数N相同的具有M-1个输入端的或非门，数量与总线分支数N相同的具有两个输入端的或门，数量与总线分支数N相同的触发器，一个具有M个输入端的与非门，一个具有M个输入端的或门和一个延迟电路，第n个CAN收发器的输入端与第n路总线段对应连接，第n个CAN收发器的一个输出端与第n个具有M个输入端的或非门的一个输入端及具有M个输入端的与非门的一个输入端和第n个触发器的时钟端共接，第n个CAN收发器的另一个输出端与第n个具有两个输入端的或门的输出端相连，第n个具有M个输入端的或非门的其它M-1个输入端分别和除第n个以外的其它具有M个输入端的或非门的输出端一一相连，第n个具有M-1个输入端的或非门的M-1个输入端分别和除第n个以外的其它具有M个输入端的或非门的输出端一一相连，第n个具有M-1个输入端的或非门的输出端与第n个具有两个输入端的或门的一个输入端相连，N个触发器的数据输入端共接后，与具有M个输入端的与非门的输出端相连，N个触发器的数据清零端共接后，与延迟电路的输出端相连，第n个触发器的数据输出端与具有M个输入端的或门的一个输入端相连，N个具有两个输入端的或门的另一个输入端共接后，与具有M个输入端的或门的输出端及延迟电路的输入端相连，上述的n＝1，2，……，N。

本实用新型的多路CAN总线物理中继器的工作原理：CAN总线传输是一种差分传输，在CAN总线上数据存在两种状态，显性(0，即差分高电平)和隐性(1，即差分低电平)，CAN总线依靠线与功能，实现数据的优先级仲裁。本实用新型的多路CAN总线物理中继器包括多个CAN收发器和一组逻辑控制电路，由CAN收发器将N路线路差分信号转变为逻辑电平信号；由逻辑控制电路组完成该中继器内部的线路逻辑和信号控制功能，通过多种逻辑门电路的组合，模拟CAN总线上的线与功能和控制N路信号的传输方向。为了防止多路CAN总线分支上同时传输信号可能带来的信号死锁和信号震荡现象，逻辑控制电路组还必须保证如下功能的实现：当N路总线段信号均为隐性时，N个CAN收发器均发送隐性信号；当某一路总线段为显性，其它N-1个总线段为隐性时，其对应的CAN收发器必须发送隐性信号而其它N-1路总线段CAN收发器必须发送显性信号；当不止一个总线段为显性时，相应总线段的CAN收发器必有一个保持发送隐性信号，以防止信号变换的死锁现象发生；发明中触发器组和延迟电路构成的单稳触发功能，可以产生预设定的延迟时间，不仅可以切换死区时间，同时也防止CAN总线段上从发送显性信号到发送隐性信号过程中发生振荡现象。逻辑控制电路组中，触发器组内触发器的数量和总线段数量、CAN收发器数量相对应，因此，对于任何一路CAN总线分支而言，产生延迟时间和切换死区时间的逻辑控制部件是具有对立性的，所以，任何一路总线分支上的自串联扩展、短路或断路故障，都不会影响其他总线分支的正常工作，从而实现了多路CAN物理中继器的自扩展和自适应功能。由于设计逻辑控制电路组时，充分考虑到了实现的普遍性，因此，逻辑控制电路组部分可选择采用独立元件或CPLD/FPGA等可编程逻辑器件(PLD)实现。

本实用新型的多路CAN总线物理中继器结构简单，提供了N路(N≥2)CAN总线分支，完成了对CAN总线的物理中继功能，可以实现多路CAN总线分支上信号数据包的全透明传输，不会破坏CAN总线发送节点与最终接收节点的位应答机制，扩展了CAN总线传输距离，增加了总线节点数目，实现了一对多，多对多的信号传输，并可实现CAN总线物理中继器的自扩展和自适应功能，保证在任何一路分支上的自串联扩展、短路或断路故障，都不会影响该中继器的正常工作和功能实现。

附图说明

图1是多路CAN总线物理中继器构成原理图(以N＝5为例)。

具体实施方法

参照图1，以N＝5路总线分支为例，本实用新型的多路CAN总线物理中继器包括：第一CAN收发器U1、第二CAN收发器U2、第三CAN收发器U3、第四CAN收发器U4、第五CAN收发器U5；第一5输入或非门X1、第二5输入或非门X2、第三5输入或非门X3、第四5输入或非门X4、第五5输入或非门X5；第一4输入或非门Y1、第二4输入或非门Y2、第三4输入或非门Y3、第四4输入或非门Y4、第五4输入或非门Y5；第一2输入或门F1、第二2输入或门F2、第三2输入或门F3、第四2输入或门F4、第五2输入或门F5；第一触发器D1、第二触发器D2、第三触发器D3、第四触发器D4、第五触发器D5；5输入与非门A、5输入或门B和延迟电路C。

第一CAN收发器U1的输入端与第一总线段H1连接，第一CAN收发器U1的一个输出端RD1与第一5输入或非门X1的一个输入端、5输入与非门A的一个输入端及第一触发器D1的时钟端t共接，第一CAN收发器U1的另一个输出端TD1与第一2输入或门F1的输出端相连；第二CAN收发器U2的输入端与第二总线段H2连接，第二CAN收发器U2的一个输出端RD2与第二5输入或非门X2的一个输入端、5输入与非门A的一个输入端及第二触发器D2的时钟端t共接，第二CAN收发器U2的另一个输出端TD2与第二2输入或门F2的输出端相连；第三CAN收发器U3的输入端与第三总线段H3连接，第三CAN收发器U3的一个输出端RD3与第三5输入或非门X3的一个输入端、5输入与非门A的一个输入端及第三触发器D3的时钟端t共接，第三CAN收发器U3的另一个输出端TD3与第三2输入或门F3的输出端相连；第四CAN收发器U4的输入端与第四总线段H4连接，第四CAN收发器U4的一个输出端RD4与第四5输入或非门X4的一个输入端、5输入与非门A的一个输入端及第四触发器D4的时钟端t共接，第四CAN收发器U4的另一个输出端TD4与第四2输入或门F4的输出端相连；第五CAN收发器U5的输入端与第五总线段H5连接，第五CAN收发器U5的一个输出端RD5与第五5输入或非门X5的一个输入端、5输入与非门A的一个输入端及第五触发器D5的时钟端t共接，第五CAN收发器U5的另一个输出端TD5与第五2输入或门F5的输出端相连。第一5输入或非门X1的其它4个输入分别和第二5输入或非门X2、第三5输入或非门X3、第四5输入或非门X4、第五5输入或非门X5的输出相连；第二5输入或非门X2的其它4个输入分别和第一5输入或非门X1、第三5输入或非门X3、第四5输入或非门X4、第五5输入或非门X5的输出相连；第三5输入或非门X3的其它4个输入分别和第一5输入或非门X1、第二5输入或非门X2、第四5输入或非门X4、第五5输入或非门X5的输出相连；第四5输入或非门X4的其它4个输入分别和第一5输入或非门X1、第二5输入或非门X2、第三5输入或非门X3、第五5输入或非门X5的输出相连；第五5输入或非门X5的其它4个输入分别和第一5输入或非门X1、第二5输入或非门X2、第三5输入或非门X3、第四5输入或非门X4的输出相连。第一4输入或非门Y1的输入分别和第二5输入或非门X2、第三5输入或非门X3、第四5输入或非门X4、第五5输入或非门X5的输出相连；第二4输入或非门Y2的输入分别和第一5输入或非门X1、第三5输入或非门X3、第四5输入或非门X4、第五5输入或非门X5的输出相连；第三4输入或非门Y3的输入分别和第一5输入或非门X1、第二5输入或非门X2、第四5输入或非门X4、第五5输入或非门X5的输出相连；第四4输入或非门Y4的输入分别和第一5输入或非门X1、第二5输入或非门X2、第三5输入或非门X3、第五5输入或非门X5的输出相连；第五4输入或非门Y5的输入分别和第一5输入或非门X1、第二5输入或非门X2、第三5输入或非门X3、第四5输入或非门X4的输出相连。第一4输入或非门Y1的输出与第一2输入或门F1的一个输入相连；第二4输入或非门Y2的输出与第二2输入或门F2的一个输入相连；第三4输入或非门Y3的输出与第三2输入或门F3的一个输入相连；第四4输入或非门Y4的输出与第四2输入或门F4的一个输入相连；第五4输入或非门Y5的输出与第五2输入或门F5的一个输入相连。5输入与非门A的输出和第一触发器D1的数据输入端d、第二触发器D2的数据输入端d、第三触发器D3的数据输入端d、第四触发器D4的数据输入端d、第五触发器D5的数据输入端d共接；延迟电路C的输出端与第一触发器D1的数据清零端clr、第二触发器的D2数据清零端clr、第三触发器的D3数据清零端clr、第四触发器的D4数据清零端clr、第五触发器D5的数据清零端clr共接；第一触发器D1的数据输出端q与5输入或门B的一个输入端相连；第二触发器D2的数据输出端q与5输入或门B的一个输入端相连；第三触发器D3的数据输出端q与5输入或门B的一个输入端相连；第四触发器D4的数据输出端q与5输入或门B的一个输入端相连；第五触发器D5的数据输出端q与5输入或门B的一个输入端相连；5输入或门B的输出端与第一2输入或门F1、第二2输入或门F2、第三2输入或门F3、第四2输入或门F4、第五2输入或门F5的另一个输入端以及延迟电路C的输入端共接。

第一5输入或非门X1、第二5输入或非门X2、第三5输入或非门X3、第四5输入或非门X4和第五5输入或非门X5共同构成回馈电路，保证X1、X2、X3、X4和X5的输出状态最多有一个为“1”，防止第一CAN收发器U1、第二CAN收发器U2、第三CAN收发器U3、第四CAN收发器U4和第五CAN收发器U5的输出端TD1、TD2、TD3、TD4和TD5同时为“0”，避免内部产生“死锁”。触发器采用了上跳沿触发方式，延迟电路的时间常数由延迟电路内部的RC决定。由触发器和延迟电路构成的单稳触发电路，防止从发送显性信号到发送隐性信号过程中发生振荡现象。

本实用新型中，所说的第一CAN收发器U1、第二CAN收发器U2、第三CAN收发器U3、第四CAN收发器U4和第五CAN收发器U5可采用82C250、82C251、TJA1040或TJA1050等CAN收发器芯片；逻辑控制电路部分可采用独立元件或CPLD/FPGA等可编程逻辑器件(PLD)实现。

Claims

1.多路控制器局域网总线物理中继器，提供N路控制器局域网总线分支，N≥2，其特征是包括数量与总线分支数N相同的CAN收发器(U)和一个逻辑控制电路组，逻辑控制电路组包括数量与总线分支数N相同的具有M个输入端的或非门(X)，M＝N，数量与总线分支数N相同的具有M-1个输入端的或非门(Y)，数量与总线分支数N相同的具有两个输入端的或门(F)，数量与总线分支数N相同的触发器(D)，一个具有M个输入端的与非门(A)，一个具有M个输入端的或门(B)和一个延迟电路(C)，第n个CAN收发器(Un)的输入端与第n路总线段对应连接，第n个CAN收发器(Un)的一个输出端RDn)与第n个具有M个输入端的或非门(Xn)的一个输入端及具有M个输入端的与非门(A)的一个输入端和第n个触发器(Dn)的时钟端(t)共接，第n个CAN收发器(Un)的另一个输出端(TDn)与第n个具有两个输入端的或门(Fn)的输出端相连，第n个具有M个输入端的或非门(Xn)的其它M-1个输入端分别和除第n个以外的其它具有M个输入端的或非门(X)的输出端一一相连，第n个具有M-1个输入端的或非门(Yn)的M-1个输入端分别和除第n个以外的其它具有M个输入端的或非门(X)的输出端一一相连，第n个具有M-1个输入端的或非门(Yn)的输出端与第n个具有两个输入端的或门(Fn)的一个输入端相连，N个触发器(D)的数据输入端(d)共接后，与具有M个输入端的与非门(A)的输出端相连，N个触发器(D)的数据清零端(clr)共接后，与延迟电路(C)的输出端(o)相连，第n个触发器(Dn)的数据输出端(q)与具有M个输入端的或门(B)的一个输入端相连，N个具有两个输入端的或门(F)的另一个输入端共接后，与具有M个输入端的或门(B)的输出端及延迟电路(C)的输入端(i)相连，上述的n＝1，2，……，N。