JPH0388196A

JPH0388196A - 半導体メモリ

Info

Publication number: JPH0388196A
Application number: JP1225316A
Authority: JP
Inventors: Makoto Watanabe; 誠渡邊
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-08-31
Filing date: 1989-08-31
Publication date: 1991-04-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野］本発明は、半導体メモリに関し、特に複数の非同期ポー
トを有する半導体メモリに関するものである。

〔発明の概要〕

本発明は、半導体メモリに関し、データを記憶するメモ
リセルアレーと、該メモリセルアレーと外部回路とのイ
ンターフェイスを行う複数のり−ド／ライトポートと、
複数のリード／ライトポートからの複数のデータ転送要
求の優先順位を付ける調停回路と、調停回路の出力を受
け、一定の長さのメモリ駆動制御信号を発生するパルス
信号発生回路とを有することにより、システムクロック
に依存しない、一定幅のＲＡＳパルス及びＩシステムク
ロック以上の幅のポートセレクト信号を形成できるよう
にしたものである。

〔従来の技術〕

近年、半導体メモリやデジタル信号処理の技術の発達に
伴い、映像（ビデオ）信号のデジタル信号処理が盛んに
行われるようになってきた。例えばビデオ・テープ・レ
コーダ（ＶＴＲ）やテレビジラン受像機における時間補
正等の画像処理、放送局においてＶＴＲの記録、再生、
多元中継にょる番組制作等非同期映像信号を自局の同期
信号に同期した信号に変換するための所謂フレームシン
クロナイザ−における画像処理等である。ビデオ信号を
デジタル処理する場合、ビデオ信号を一時的に記憶する
ための高速かつ大容量メモリ（画像用フィールドメモリ
）が用いられている。例えばテレビジラン信号の１フイ
一ルド分又は１フレ一ム分の容量を有するメモリが用い
られている。また、この画像用フィールドメモリは、複
数の入出力ポートを有し、例えば書き込み（ライト）と
読み出しくリード）を非同期で行うことができるように
なっている。すなわち、画像用フィールドメモリは、リ
ード要求とライトの要求が同時に発生したとき、２つの
要求に対するメモリセルアレーと入出力ポート間のデー
タ転送が互いにぶつかることがないように、これらの要
求を順序付ける所謂調停回路を有している。そして、こ
の調停結果により、メモリセルアレーの動作に必要とさ
れるＲＡＳ　（ロー・アドレス・ストローブ）パルス及
びリード／ライトを制御するためのポートセレクト信号
が形成される。このＲＡＳパルスのパルス幅Ｔｍａｓは
、メモリセルアレーの動作スピードによって、例えば最
小３００ｎｓとされる。また、このＲＡＳパルスは任意
の入出力要求動作が完了するまで、他の要求によるポー
トセレクト信号が発生しないように、調停回路からの出
力（ポートセレクト信号）をゲーティングする役目を有
している。すなわち、複数の入出力要求が競合した場合
、調停回路においてこれらの要求を順序付けると共に、
調停回路で選択された要求を実行するための、該要求に
対応したポートセレクト信号とメモリセルアレーの動作
に必要とされるＲＡＳパルスが形成される。

第６図は、従来の半導体メモリに使用される調停回路及
びＲＡＳパルス発生回路を示したものである。ここで、
この第６図に示す回路の動作を説明する。なお、第７図
は第６図に示す回路の主要な信号のタイミングチャート
である。この第６図において、例えばＪ−にクリップフ
ロップ（以下Ｊ４ＦＦといい、例えばシステムクロック
の立ち上がりに同期して入力信号をラッチするものであ
る。）５１に入力されるＲｅｑＯはライト要求信号であ
り、Ｊ−Ｋ　ＦＦ５２に入力されるＲｅｑｌ及びＪ−Ｋ
　ＦＦ５３に入力されるＲｅｑ２はリード要求信号であ
る。これらの３つの要求信号ＲｅｑＱ、Ｒｅｑｌ、Ｒｅ
ｑ２　（要求があるとき、論理「１」とする、）が、例
えば第７図に示す時刻ｔ１において同時に発生した場合
、これらの要求信号ＲｅｑＯ１Ｒｅｑｌ、Ｒｅｑ２は、
Ｊ−Ｋ　ＦＦ５１．５２．５３においてラッチされ、そ
れぞれ調停回路部５４に入力される。この調停回路部５
４において、例えばライト要求信号ＲｅｑＯ、リード要
求信号Ｒｅｑｌ。

リード要求信号Ｒｅｑ２の順に優先度が設定され、アン
ドゲート５５の入力が論理「１」、アンドゲート５６の
入力が論理「０」、アンドゲート５７の入力が論理「０
」となる、そして、Ｊ−にＦＦ６０の３人力が論理「１
」となり、他の２つのＪ−Ｋ　ＦＦ６１．６２のＪ入力
は論理「０」となる、これらのＪ−Ｋ　ＦＦ６０．６１
６２において、各Ｊ入力はラッチ（時刻ｈ）され、各Ｊ
−Ｋ　ＦＦ６０．６１．６２の出力であるポートセレク
ト信号ＴＰＯ，ＴＲＩ、ＴＲ２は、第７図に示すように
、それぞれ論理「１」、論理「０」、論理「０」となる
、この結果、ノアゲート６３の出力であるＲＡＳパルス
ＰＩＡｓは、第７図に示すように論理「０」となり、端
子６４から取り出される。また、このＲＡＳパルスＰ　
ｌｌＡｌはアンドゲート５５．５６．５７に入力され、
これらのゲートの出力は、ＲＡＳパルスＰ□、が論理「
０」である期間中論理「０」となる、一方調停回路部５
４の各出力は、上記アンドゲート５５．５６．５７を介
してＪ−Ｋ　ＦＦ５１．５２．５３のに入力端子及びオ
アゲート５８に入力されている。したがって、Ｊ−Ｋ　
ＦＦ５１．５２．５３の出力はそれぞれ論理「０」、論
理「１」、論理「１」となる、また、オアゲート５８の
出力は論理「１」となり、ＲＡＳ形戒形成ンタ５９はカ
ウントを開始する。このＲＡＳ形成カウント５９は所定
のｎ進カウンタで構成され、カウントアツプするとキャ
リア信号を発生するように構成されており、このキャリ
ア信号（論理「１」）は、Ｊ−ＫＦＦ６０．６１．６２
のに入力端子に入力され、Ｊ４ＰＦ６０．６１．６２に
おいて、ラッチ（時刻ｔｉ）される。すなわち、各Ｊ−
Ｋ　ＦＦ６０．６１．６２の出力であるボートセレクト
信号ＴＲ０１ＴＲＩ、ＴＲ２は、第７図に示すように時
刻ｔ□〜時刻Ｌ４し間中全て論理「０」となる。この結
果、ＲＡＳパルスＰ　ＩＡＩは、論理「１」となり、ア
ンドゲート５５．５６．５７は、調停回路部５４からの
出力をそのまま通過させるようになる。

以上の動作でライト要求信号ＲｅｑＱに対応するＲＡＳ
パルスＰ　ｌｌＡｓ及びボートセレクト信号ＴＲＯの形
成動作が終了する。

次に、調停回路部５４において、Ｊ−にＦＦ５１．５２
．５３でラッチされている出力論理ｒＯ，、論理「ｌ」
、論理「１」に基づいて順位付けられた結果（論理「０
」、論理「１」、論理「Ｏ」）が、Ｊ−Ｋ　ＦＦ６０．
６１．６２のＪ入力端子に人力される。そして、これら
のＪ−にＦＦ６０．６１１６２において、調停回路５４
の出力がラッチ（時刻ｔａ）される、この結果、第７図
に示すように、ボートセレクト信号ＴＲＯ％ＴＲＩ、Ｔ
Ｒ２は、それぞれ論理「Ｏ」、論理「ｌ」、論理「０」
となり、ＲＡＳ形戒形成ンタ５９のカウントが再び開始
し、ＲＡＳパルスＰ　ＲＡｌｌは再び論理「０」となる
。

上述と同様に、ＲＡＳ形戒形成ンタ５９がカウントアツ
プすると、第７図に示すように時刻ｔｓにおいて、ポー
トセレクト信号ＴＲ０１ＴＲＩ、ＴＲ２は全て論理「０
」となり、ＲＡＳパルスＰ　ＩＡＩが論理「１」となる
、このようにして、リード要求信号Ｒｅｑ　１に、対応
するボートセレクト信号ＴＲ１及びＲＡＳパルスＰ　ｌ
ｌＡｌの形成動作が終了する。

次に、時刻ｔ、において、最後のリード要求Ｒｅｑ２に
対応するポートセレクト信号ＴＲ２が論理「１」となり
、ＲＡＳパルスＰ　ｌｌＡｌが再び論理「０」となる、
ＲＡＳ形戒形成ンタ５９がカウントアツプすると、時刻
ｔ７においてポートセレクト信号ＴＲ０１ＴＲＩ、ＴＲ
２は全て論理「０」となり、ＲＡＳパルスｐ　ｍｍｓは
論理「１」となる。

以上のようにして、例えば画像用フィールドメモリのよ
うに複数の入出力ボートを有し、こらのボートに対する
リード要求やライト要求が非同期で発生する半導体メモ
リ（以下非同期多ポートメモリという、）において、複
数の要求、例えば１つのライトと２つのリード要求が同
時に発生したときの動作が完了する。

ところで、システムクロックの周期を２０ｎｓとすると
、上記ＲＡＳ形戒形成ンタ５９のカウント数ｎは１５　
（３００＋２０）となり、上述のように１つのライト要
求と２つのリード要求を完°了するための全クロック数
Ｎは、第７図に示すように、Ｎ−２＋３Ｘ１５＋１＋１
＝４７となる、したがって、例えばシステムクロックの６０ク
ロツク毎に１つのライト要求と２つのリード要求が発生
するときは、十分に一連の動作が完了することになる。

ところで、上記１つのライトポートと２つり一ドポート
を有するような画像フィールドメモリの場合、上述のよ
うな通常のリード／ライト動作に加えて、リードを２倍
の速度で行う（リードボートがシステムクロックの倍の
周波数で動作する）倍速リードという仕様が要求される
。この倍速リードモードにおいて、各ボートに対する要
求が上記と同様に６０クロツク毎に発生するときは、１
回のライトと２回のリードを３０　（６０＋２）クロッ
クで完了する必要がある。すなわち第８図に示すように
ボートセレクト信号ＴＲＯ，ＴＲＩ、ＴＲ２の周期は３
０システムクロツク（ＣＬＫ）となる、ところで、シス
テムクロックの周期が２０ｎｓの場合は、１つのライト
要求と２つのリード要求を完了するための全クロック数
Ｎは上述のように４７であり、上記条件の３０クロツク
を越えてしまうことになる。そこで、１回のライトと２
回のリードを３０システムクロツクで完了するためには
、システムクロックの周期を下記のように長くする必要
がある。すなわち、Ｎ＝２＋３Ｘｎ＋２≦３０を満足するように、ＲＡＳ形
戒形成ンタ５９のカウント数ｎを８（≦８゜６）とし、
システムクロックの周期を最小３７．５ｎｓ　（≧３０
０　＋　８　”）と長くする必要がある。

このように、倍速リードができるように上記ＲＡＳ形成
カウンク５９のカウント数ｎを８と決定すると、このカ
ウント数ｎは、通常のり−ド／ライト動作においても同
一のものであるから、このときの通常のリード／ライト
動作（通常のリードモード）のシステムクロックの周期
は、倍速り−ド時のシステムクロックの周期（３７，５
ｎｓ）と同一になる。

以上のようにＲＡＳパルス幅Ｔ＊ａｇを、システムクロ
ックをカウントし、このカウント数ｎで（倍速リードを
満足するように）決定すると、システムクロックの周期
の最小値が必然的に決まることになる。したがって、倍
速リードモードでない通常のり一ド／ライト動作時にお
いても、当該メモリの動作速度は上記システムクロック
の周期（すなわち、システムクロックレート）で制限さ
れ、例えば画像用フレームメモ゛り等の複数の入出力ボ
ートを有する非同期多ボートメモリの高速化の障害にな
っていた。また、システムクロックレートが低い（低速
で動作させる）ときは、カウント数ｎが固定のためＲＡ
Ｓパルス輻ＴＩＩＡＳも必然的に長くなるので、メモリ
セルアレーの動作による不要な消費電力も増え、好まし
くないものとなっていた。

〔発明が解決しようとする課題〕

ところで、システムクロックレートが低くなった（低速
動作の）ときに、ＲＡＳパルス幅ＴＩＡＳを長く出さな
いようにするための方法として、汎用ＤＲＡＭで用いら
れているＲＡＳタイムアウトという方式が知られている
。しかし、上記のような非同期多ボートメモリの場合、
システムクロックで動作する調停回路の出力にしたがっ
て各ボートセレクト信号を、各ボートのデータ転送が重
なり合わないようにゲーティングし、しかも最低１クロ
ック幅以上の転送ボートセレクト信号を出力しなければ
ならない、ところで、このＲＡＳタイムアウト方式では
、このような制御を行っていないので、非同期多ボート
メモリドにＲＡＳタイムアウト方式を応用することはで
きないものである。

本発明は、上述の実情に鑑みてなされたものであり、複
数の非同期入出力ボートを有する非同期多ボートメモリ
において、システムクロックに依存しない一定幅のＲＡ
Ｓパルスを有することにより、高速のり一ド／ライト動
作が可能な、さらに低速動作時の消費電力が少ない半導
体メモリの提供を目的とするものである。合わせて、ボ
ートセレクト信号幅を１システムクロック以上にするこ
とができるようにしたものである。

〔！ｌ！題を解決するための手段〕

本発明に係る半導体メモリでは、データを記憶するメモ
リセルアレーと、該メモリセルアレーと外部回路とのイ
ンターフェイスを行う複数のり−ド／ライトポートと、
該複数のリード／ライトポートからの複数のデータ転送
要求の優先順位を付ける調停回路（例えば第１図に未す
調停回路部１４）と、該調停回路の出力を受け、所定の
幅のメモリ駆動制御信号を発生するパルス信号発生回路
（例えば第１図に示すタイマー回路３０）とを有するよ
うにしたものである。

〔作用〕

本発明に係る半導体メモリでは、システムクロックに依
存しない、一定幅のＲＡＳパルス及びＩシステムクロッ
ク以上の幅のボートセレクト信号を形成する。

〔実施例〕

以下、本発明に係る半導体メモリの一実施例を図面を参
照しながら説明する。

第１図は、本発明に係る半導体メモリの要部のブロック
回路図であり、第２図はこの要部のタイごングチャート
である。

第１図において、Ｊ−にフリップフロップ（以下Ｊ−Ｋ
　ＦＦという、）１１．１２．１３は前述した第６図に
示すＪ−にＦＦ５１．５２．５３に対応し、調停回路部
１４は第６図に示す調停回路部５４に対応し、アンドゲ
ート１５．１６．１７は第６図に示すアンドゲート５５
．５６．５７に対応し、Ｊ−ＫＦＦｌＢ、１９．２０は
第６図に示すＪ−Ｋ　ＰＦ６０、６１．６２に対応する
。

この第１図において、例えば第６図に示す場合と同様に
、Ｊ−Ｋ　ＦＦＩ　１に入力されるＲｅｑＯはライト要
求信号であり、Ｊ−Ｋ　ＦＦ　１２に入力されるＲｅｑ
ｌ及びＪ−Ｋ　ＦＦ　１３に人力されるＲａｇ２はリー
ド要求信号である。これらの３つの要求（要求があると
き、論理「１」となる。）が同時に発生した場合、各要
求信号ＲｅｑＯ１Ｒｅｑ　１、Ｒａｇ２はＪ−にＦＦＩ
Ｉ、１２．１３においてラッチされ、それぞれ調停回路
部１４に入力される。この調停回路部１４において、例
えばライト要求信号ＲｅｑＱ、リード要求信号Ｒｅｑｌ
、υ−ド要求信号Ｒｅｑ２の順に優先度が設定され、ア
ンドゲート１５の入力が論理「１」となり、アンドゲー
ト１６．１７の入力が論理「０」となる。

そして、第２図に示すようにＪ−Ｋ　ＦＦ　１　ＢのＪ
入力Ａが論理「１」となり、他の２つのＪ−Ｋ　ＦＦ　
１９．２０のＪ入力は論理「０」となる。これらのＪ−
ＫＦＦｌＢ、１９．２０において、各３人力はラッチ（
時刻１＋　＋）され、各Ｊ−Ｋ　ＦＦＩ　Ｂ、１９．２
０の出力であるボートセレクト信号ＴＲＯ，ＴＲＩ、Ｔ
Ｒ２は、それぞれ論理「ｌ」、論理「０」、論理「０」
となる。この結果、オアゲート２１の出力は論理「１」
となり、この出力はタイマー回路３０、アンドゲート３
１．インバータ回路３２に供給される。

タイマー回路３０において、例えば直列に接続されたイ
ンバータ回路３０　ａ、　３０　ｂ、　　３０　ｃの遅
延時間で決まる所定の幅のパルス（負のパルス）が発生
される。この所定幅のパルスが上述したＲＡＳパルスＰ
　１ｌＡｆｆであり、端子１より取り出される。なお、
このＲＡＳパルスＰ　ＩＩｋＳの幅Ｔ　ＲＡＭ、すなわ
ち上記インバータ回路３０ａ、３０ｂ、３０ｃの遅延時
間は、例えば上述のように３００ｎｓに設定される。こ
のＲＡＳパルスＰ　１１０はアンドゲート３１に供給さ
れ、アンドゲート３１の出力はＪ−Ｋ　ＦＦ　１８．１
９．２０のに入力端子に供給される。インバータ回路３
２の出力Ｃはアンドゲート１５．１６．１７に入力され
る。

したがって、アンドゲート１５の出力Ａ及びアンドゲー
ト１６．１７の出力は、第２図に示すようにオアゲー）
２１の出力が論理「ｏ」の期間中論理「０」となる。す
なわち、Ｊ−Ｋ　ＦＦＩ　８．１９．２０の出力である
ボートセレクト信号ＴＲＯ，ＴＲ１、ＴＲ２の１つが論
理「ｌ」のとき、調停回路１４からの出力はインヒビッ
トされる。また、Ｊ−Ｋ　ＦＦＩ　８．１９．２０のに
入力Ｂ　（Ｊ−Ｋ　ＦＦＩ　Ｂ、１９．２０のリセット
信号）は、ＲＡＳパルスＰ真＾Ｓが論理ｒＯ」の期間中
論理「０」となる。

一方調停回路部１４の各出力は、アンドゲート１５．１
６．１７を介して各Ｊ−Ｋ　ＦＦＩ　１．１２．１３の
に入力端子に入力されており、Ｊ−にＦＦＩＩ。

１２．１３の出力は、調停回路の出力がＪ−Ｋ　ＦＦ　
１８．１９．２０においてラッチされると同時にそれぞ
れ論理「０」、論理「１」、論理「１」となる。

次に、タイマー回路３０の出力であるＲＡＳパルスＰＲ
ＡＳは、上記インバータ回路３０ａ、３゜ｂ、３０ｃの
遅延時間経過するとシステムクロックに関係なく論理「
１」となる。この結果、アンドゲート３１の出力Ｂは論
理ｒｌ」となり、各Ｊ−ＫＦＦ１Ｂ、１９．２０の出力
であるボートセレクト信号ＴＲ０ＳＴＲＩ、ＴＲ２は、
時刻ｔ＋ｚで全て論理「０」となる、また、ＲＡＳパル
スＰａＡａが論理「１」となることによって、アンドゲ
ート１５．１６．１７は調停回路部１４からの出力をそ
のまま通過させるようになる０以上のようにして、ライ
ト要求信号ＲｅｑＯに対応するポートセレクト信号ＴＰ
Ｏ１ＲＡＳパルスＰ　ＩＩｋＳが形成される。

次に、リード要求信号Ｒｅｑ　１に対する動作は次のよ
うに行われる。調停回路部１４において、Ｊ−にＦＦＩ
Ｉ、１２．１３でラッチされている出力論理「０」、論
理「１」、論理「１」に基づいて順位付けられた結果（
論理ｒＱ、　Ｓ論理１１）、論理「０」）が、Ｊ−Ｋ　
ＦＦ　１８．１９．２０１７）Ｊ入力端子に入力され、
これらノｊ−）ｌ　ＦＦ　１８．１９．２゜においてラ
ッチされる。そして、リード要求信号Ｒｅｑｌに対応し
た上述と同等の動作が行われる。すなわち、タイマー回
路３０からＲＡＳパルスＰ　Ｒａｇ（論理「Ｏ」）が出
力され、ボートセレクト信号ＴＲ０１ＴＲＩ、ＴＲ２は
、ツレツレ論理「０」、論理「１」、論理ｒｃＢとなる
。

次に、上述と同様に、タイマー回路３０からのＲＡＳパ
ルスＰえ□が、タイマー回路３０で特定される時間経過
後論理「ｌ」になると、再びポートセレクト信号ＴＲ０
１ＴＲＩ、ＴＲ２は全て論理「０」となる。

リード要求信号Ｒｅｑ２に対応する動作は次のようにな
る。ポートセレクト信号ＴＲ２が論理ｒｌＪとなり、Ｒ
ＡＳパルスＰ　１１０が再び論理「０」となる、タイマ
ー回路３０で特定される時間経過すると、タイマー回路
３０出力であるＲＡＳパルスＰ　ＩＡｓが論理「１」に
なり、ボートセレクト信号ＴＲ０１ＴＲＩ、ＴＲ２は全
て論理「０」となる。

以上のようにして、例えば画像用フィールドメモリのよ
うに複数の入出力ポートを有し、こらのポートに対する
リードやライト要求が非同期で発生するメモリにおいて
、複数の要求、例えば１つのライトと２つのリード要求
が同時に発生したときの一連の動作が完了する。また、
この場合、ＲＡＳパルスｐＨｏのパルス幅は、システム
クロックに依存せず、インバータ回路３０ａ、３０ｂ。

３０ｃの遅延時間で決定される一定の幅となり、また各
ボートセレクト信号ＴＲＯ，ＴＲＩ、ＴＲ２のパルス幅
は最低１システムクロック以上となる。したがって、こ
れらのポートセレクト信号ＴＲ０１ＴＲＩ、ＴＲ２を次
段に接続される例えばＦＦで確実にラッチすることがで
きる。

ここで、上述のシステムクロックの周期（システムクロ
ックレート〉の考察を行う０例えば、上述と同様にＲＡ
ＳパルスＰ　ａＡｓのパルス幅Ｔｍ＾３を３００ｎｓと
し、ライトクロック（システムクロック）とリードクロ
ックが同一である通常のり一ドモードのときの最小シス
テムクロックの周期をｘｎｓとすると、この最小システ
ムクロックの周期ｘｎｓは下記条件を満足するように設
定する必要がある。

ｘ　Ｘ　（６０−２−２−２）≧３００　Ｘ　３すなわ
ち、最小システムクロックの周期Ｘは１６．７ｎｓとな
る。したがって、システムクロックの周期を２０ｎｓ位
まで短總して通常のリードモードの動作を行うことがで
き、メモリの高速化が可能となる。

次に、倍速リードモードのとき、例えばシステムクロッ
クの周期を３７．５ｎｓとし、リードクロックの周期を
１８．７５ｎｓとしたとき、２Ｘ３７．５＋３００Ｘ３
＋２Ｘ３７．５≦３ＱＸ３７．３が成立する。したがっ
て、問題なくシステムクロックの周期を３７．５　ｎｓ
とし、リードクロックの周期を１８．７５ｎｓとする倍
速リード動作を行うことができる。

以上の説明で明らかなように、倍速リード動作時におい
ては、従来と同様にシステムクロックの周期が３７．５
ｎｓ（このときのり−ドクロンクの周期は１Ｂ、７５ｎ
ｓ）までの動作を行うことができ、合わせて倍速リード
動作でない通常のリードモードの動作時においては、２
０ｎｓ−（ｆｆまでの高速動作が可能となる。

ここで、第３図乃至第５図を用いて、システムクロック
の周期が２０ｎｓ、３７．５ｎｓ、１μｓの場合につい
て、ポートセレクト信号及びＲＡＳパルスのタイミング
を説明する。

第３図は、システムクロックの周期を２００３、ＲＡＳ
パルス幅Ｔ。、を３００ｎｓとする通常のり−ドモード
の場合を表す、この図に示すようにポートセレクト信号
ＴＲ０ＳＴＲＩ、ＴＲ２のパルス幅は１６システムクロ
ツク（ＣＬＫ）となり、１回のリードと２回のライトを
実行するための１サイクルは５２システムクロツク（Ｃ
ＬＫ）となる。

第４図は、システムクロックの周期を３７．５ｎｓ、Ｒ
ＡＳパルス幅ＴＲａｓを３００ｎｓとする倍速り一ドモ
ードの場合を表す、この図に示すようにボートセレクト
信号ＴＲ０１ＴＲＩ、ＴＲ２のパルス幅は８システムク
ロツク（ＣＬＫ）、１回のリードと２回のライトを実行
するための１サイクルは２８システムクロツク（ＣＬＫ
）となる、したがって、上述の３０システムクロツク内
で１サイクルの動作を完了することができる。

第５図は、システムクロックの周期を１．ｕｓ、ＲＡＳ
パルス幅Ｔｌ１Ａ、を３００ｎｓとする通常のす−ドモ
ードの場合を表す、この図に示すようにポートセレクト
信号ＴＲ０１Ｔ−Ｒ１、ＴＲ２のパルス幅は１システム
クロツク（ＣＬＫ）となる、ところで、ＲＡＳパルス幅
Ｔｌ１１は、上述のようにシステムクロックに依存して
いないので、３００ｎｓと変化がなく、データ保持電力
を消費するＲＡＳパルスが論理「０」である時間を、従
来のように不要に長くすることがない。

以上のように、本発明では、システムクロックを用いて
ＲＡＳパルスを形成するのではなく（システムクロック
によらず）、一定幅のＲＡＳパルスを用いることで、非
同期多ポートメモリの高速化、特に倍速リード時におけ
る動作速度を従来と同等にしたまま、倍速リードでない
通常のり一ドモード動作速度をより高速化することがで
きる。

また、各ポートセレクト信号を１システムクロツク以上
とすることができ、これらの信号を次段のＦＦで確実に
ラッチすることができると共に、非同期多ポートメモリ
のデータ転送タイミングを外部で観察することができ、
他の回路との同期をとることかできる０例えば、４ビツ
ト出力の非同期メモリを２個用いて８ビツト出力とする
ときに、データの転送タイミングを互いに合わせること
が可能となる。

なお、上述の実施例では、タイマー回路３０をゲートの
遅延時間を利用して構成したが、入力信号の立ち上がり
／立ち下がりをトリガとし、一定の幅のパルスを形成す
るようなタイマー回路であれば、その回路構成は問わな
いものである。

〔発明の効果）以上の説明からも明らかなように、本発明に係る半導体
メモリでは、ＲＡＳパルスのパルス幅を、システムクロ
ックに依存するとこなく、一定の幅とすることができる
ので、非同期多ポートメモリの高速化ができる。また、
例えば低速動作時のようにシステムクロックが遅くなっ
ても、ＲＡＳパルスのパルス幅が一定であるため、デー
タ保持のための消費電力の増加を防止することができる
。

また、１システムクロツク以上の幅を有するポートセレ
クト信号を発生するので、非同期メモリのデータ転送タ
イミングを外部で見ることができ、例えば４ビツト出力
の非同期メモリを２個用いて、８ビツト出力とするとき
に、互いのデータ転送タイミングを合わせることが可能
である。

【図面の簡単な説明】

第１図は本発明の一実施例となる半導体メモリの要部の
ブロック回路図であり、第２図は半導体メモリの要部の
タイ電ングチャートであり、第３図乃至第５図はポート
セレクト信号及びＲＡＳパルスの具体例を示すタイ旦ン
グチャートであり、第６図は従来の回路のブロック回路
図、第７図は従来の回路における各信号のタイ主ングチ
ャートであり、第８図は倍速リードモード時のタイ逅ン
グチャ声トである。１４・・・調停回路部３０・・・タイマー回路ト−

Claims

【特許請求の範囲】データを記憶するメモリセルアレーと、該メモリセルアレーと外部回路とのインターフェイスを
行う複数のリード／ライトポートと、該複数のリード／
ライトポートからの複数のデータ転送要求の優先順位を
付ける調停回路と、該調停回路の出力を受け、所定の幅
のメモリ駆動制御信号を発生するパルス信号発生回路と
を有することを特徴とする半導体メモリ。