JP2695535B2 - タイマ入力制御回路及びカウンタ制御回路 - Google Patents
タイマ入力制御回路及びカウンタ制御回路Info
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- timer
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Information Transfer Systems (AREA)
- Electric Clocks (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Description
【０００１】
【産業上の利用分野】この発明はタイマ入力制御回路、
及びそのカウンタ制御回路に関し、特に、そのタイマ入
力信号がシステムクロックに非同期であってもカウンタ
値のリードオンザフライ及びライトオンザフライ動作を
可能とするものに関する。
及びそのカウンタ制御回路に関し、特に、そのタイマ入
力信号がシステムクロックに非同期であってもカウンタ
値のリードオンザフライ及びライトオンザフライ動作を
可能とするものに関する。
【０００２】
【従来の技術】図７は従来技術によるタイマ入力制御回
路の構成を示した図で、２はタイマカウント許可／禁止
信号、３はタイマ入力信号、９はカウンタ入力信号を示
す。
路の構成を示した図で、２はタイマカウント許可／禁止
信号、３はタイマ入力信号、９はカウンタ入力信号を示
す。
【０００３】図８は上記タイマ入力制御回路によるタイ
マのカウント動作波形を示した図で、１はシステムクロ
ック、２はタイマカウント許可／禁止信号、３はタイマ
入力信号、９はカウンタ入力信号、２１はカウンタ動作
波形、２２はひげ状カウンタ入力信号を示す。
マのカウント動作波形を示した図で、１はシステムクロ
ック、２はタイマカウント許可／禁止信号、３はタイマ
入力信号、９はカウンタ入力信号、２１はカウンタ動作
波形、２２はひげ状カウンタ入力信号を示す。
【０００４】次に動作について詳しく説明する。まず、
タイマ入力信号が入力され、その入力信号はタイマカウ
ント許可／禁止信号が有効の時に限りカウンタへカウン
タ入力信号として供給する。よって、例えばタイマ入力
信号立ち上がり直後にタイマカウント許可／禁止信号が
禁止状態となった場合、図８の２２に示すようにひげ状
（スパイク状）のカウンタ入力信号を発生する。
タイマ入力信号が入力され、その入力信号はタイマカウ
ント許可／禁止信号が有効の時に限りカウンタへカウン
タ入力信号として供給する。よって、例えばタイマ入力
信号立ち上がり直後にタイマカウント許可／禁止信号が
禁止状態となった場合、図８の２２に示すようにひげ状
（スパイク状）のカウンタ入力信号を発生する。
【０００５】
【発明が解決しようとする課題】リップルカウンタによ
る従来のタイマではカウント入力信号がシステムクロッ
クと同期しない場合において、前記のひげ状のタイマカ
ウント出力信号はそのタイマカウンタの最下位ビットに
のみ影響を受けるが、カウント値の誤差は実用上問題な
い。この場合リップルカウンタであるためカウンタの各
ビットの変化タイミングにずれがあるためタイマカウン
ト値のリードオンザフライはできない。
る従来のタイマではカウント入力信号がシステムクロッ
クと同期しない場合において、前記のひげ状のタイマカ
ウント出力信号はそのタイマカウンタの最下位ビットに
のみ影響を受けるが、カウント値の誤差は実用上問題な
い。この場合リップルカウンタであるためカウンタの各
ビットの変化タイミングにずれがあるためタイマカウン
ト値のリードオンザフライはできない。
【０００６】仮に読み出しレジスタを設け、カウントソ
ースと読み出し制御信号をＳＲフリップフロップ等でカ
ウント値の読み出しレジスタへの転送を制御しても、カ
ウンタのビット数が大きいと動作周波数の上限が低くな
る。また、カウントソースにひげ状信号が来るため、前
記フリップフロップの動作が不安定などの問題があり、
用途に制限があった。
ースと読み出し制御信号をＳＲフリップフロップ等でカ
ウント値の読み出しレジスタへの転送を制御しても、カ
ウンタのビット数が大きいと動作周波数の上限が低くな
る。また、カウントソースにひげ状信号が来るため、前
記フリップフロップの動作が不安定などの問題があり、
用途に制限があった。
【０００７】リードオンザフライ動作を実現するために
はカウント時に全ビットが一斉に更新される同期カウン
タが使用される。しかし、カウンタ動作の許可／禁止の
動作切り換えに、図７に示すようなカウント入力制御回
路を用いると、同期カウンタの各段のクロックに前記ひ
げ状のパルスが入り、カウント値が大きく狂う可能性が
ある。したがって、カウンタへの入力信号が入力制御回
路の動作と非同期では正常なカウント動作が行えない。
すなわち、カウンタへの入力信号は、入力制御回路を駆
動するシステムクロックでサンプルし、同期させる必要
があった。したがって、カウンタへの入力信号の周波数
はシステムクロックより高くすることができなかった。
このように、リードオンザフライ機能を有する従来のタ
イマではカウンタ動作の許可／禁止の制御を行う場合、
システムクロックより高い周波数のタイマ入力信号にお
いてカウントを行ったり、停止したりすることができな
かった。
はカウント時に全ビットが一斉に更新される同期カウン
タが使用される。しかし、カウンタ動作の許可／禁止の
動作切り換えに、図７に示すようなカウント入力制御回
路を用いると、同期カウンタの各段のクロックに前記ひ
げ状のパルスが入り、カウント値が大きく狂う可能性が
ある。したがって、カウンタへの入力信号が入力制御回
路の動作と非同期では正常なカウント動作が行えない。
すなわち、カウンタへの入力信号は、入力制御回路を駆
動するシステムクロックでサンプルし、同期させる必要
があった。したがって、カウンタへの入力信号の周波数
はシステムクロックより高くすることができなかった。
このように、リードオンザフライ機能を有する従来のタ
イマではカウンタ動作の許可／禁止の制御を行う場合、
システムクロックより高い周波数のタイマ入力信号にお
いてカウントを行ったり、停止したりすることができな
かった。
【０００８】この発明は上記問題点を解消するためにな
されたもので、ひげ状パルスを発生させないことによ
り、カウント値を狂わせることのないタイマ入力制御回
路を得るとともにカウンタへの入力信号をシステムクロ
ックに同期させる必要がなく、カウンタへの入力信号の
周波数をシステムクロックより高くでき、カウンタのリ
ードオンザフライ及びライトオンザフライ動作を可能に
するカウンタ制御回路を得ることを目的とする。
されたもので、ひげ状パルスを発生させないことによ
り、カウント値を狂わせることのないタイマ入力制御回
路を得るとともにカウンタへの入力信号をシステムクロ
ックに同期させる必要がなく、カウンタへの入力信号の
周波数をシステムクロックより高くでき、カウンタのリ
ードオンザフライ及びライトオンザフライ動作を可能に
するカウンタ制御回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の発明に係
わるタイマ入力制御回路は、タイマ入力信号がデータ入
力に導かれる直接リセット付きトランスペアレントラッ
チと、３入力を有し、第１のＳ入力にはカウンタ書き込
み信号が入力され、第２のＳ入力にはカウント許可とカ
ウント禁止の２値の信号より成るカウント許可／禁止信
号が入力され、Ｒ入力には上記タイマ入力信号が入力さ
れ、その出力が上記トランスペアレントラッチのゲート
入力に導かれるＳＲフリップフロップと、このＳＲフリ
ップフロップの出力信号をカウント動作に十分なクロッ
クパルス幅以上の遅延を持たせた信号とし、この信号と
システムクロックとの論理和をとり、また上記カウンタ
書き込み信号との論理積をとって上記トランスペアレン
トラッチの直接リセット入力に導くゲート付き遅延回路
とを有するものである。
わるタイマ入力制御回路は、タイマ入力信号がデータ入
力に導かれる直接リセット付きトランスペアレントラッ
チと、３入力を有し、第１のＳ入力にはカウンタ書き込
み信号が入力され、第２のＳ入力にはカウント許可とカ
ウント禁止の２値の信号より成るカウント許可／禁止信
号が入力され、Ｒ入力には上記タイマ入力信号が入力さ
れ、その出力が上記トランスペアレントラッチのゲート
入力に導かれるＳＲフリップフロップと、このＳＲフリ
ップフロップの出力信号をカウント動作に十分なクロッ
クパルス幅以上の遅延を持たせた信号とし、この信号と
システムクロックとの論理和をとり、また上記カウンタ
書き込み信号との論理積をとって上記トランスペアレン
トラッチの直接リセット入力に導くゲート付き遅延回路
とを有するものである。
【００１０】また、第２の発明に係わるカウンタ制御回
路は、上記タイマ入力制御回路に付加して、このタイマ
入力制御回路のトランスペアレントラッチの出力である
カウンタ入力信号が入力されるカウンタと、上記カウン
タ書き込み信号に基づいて上記カウンタの初期値を設定
するリロードレジスタと、上記カウンタの値を取り出し
てデータバスに出力する読み出しレジスタと、上記カウ
ンタ入力信号とカウンタ読み出し信号に基づいて上記読
み出しレジスタのラッチを制御するＳＲフリップフロッ
プとを備えたものである。
路は、上記タイマ入力制御回路に付加して、このタイマ
入力制御回路のトランスペアレントラッチの出力である
カウンタ入力信号が入力されるカウンタと、上記カウン
タ書き込み信号に基づいて上記カウンタの初期値を設定
するリロードレジスタと、上記カウンタの値を取り出し
てデータバスに出力する読み出しレジスタと、上記カウ
ンタ入力信号とカウンタ読み出し信号に基づいて上記読
み出しレジスタのラッチを制御するＳＲフリップフロッ
プとを備えたものである。
【００１１】さらに、第３の発明に係わるタイマ入力制
御回路は、タイマ入力信号がデータ入力に導かれる直接
リセット付きトランスペアレントラッチと、２入力を有
し、Ｓ入力にはカウント許可とカウント禁止の２値の信
号より成るカウント許可／禁止信号が入力され、Ｒ入力
には上記タイマ入力信号が入力され、その出力が上記ト
ランスペアレントラッチのゲート入力に導かれるＳＲフ
リップフロップと、このＳＲフリップフロップの出力信
号をカウント動作に十分なクロックパルス幅以上の遅延
を持たせた信号とし、この信号とシステムクロックとの
論理和をとり、上記トランスペアレントラッチの直接リ
セット入力に導く遅延回路とを有するものである。
御回路は、タイマ入力信号がデータ入力に導かれる直接
リセット付きトランスペアレントラッチと、２入力を有
し、Ｓ入力にはカウント許可とカウント禁止の２値の信
号より成るカウント許可／禁止信号が入力され、Ｒ入力
には上記タイマ入力信号が入力され、その出力が上記ト
ランスペアレントラッチのゲート入力に導かれるＳＲフ
リップフロップと、このＳＲフリップフロップの出力信
号をカウント動作に十分なクロックパルス幅以上の遅延
を持たせた信号とし、この信号とシステムクロックとの
論理和をとり、上記トランスペアレントラッチの直接リ
セット入力に導く遅延回路とを有するものである。
【００１２】
【作用】第１，第３の発明のタイマ入力制御回路によれ
ば、ひげ状のカウンタ入力信号が発生しない。
ば、ひげ状のカウンタ入力信号が発生しない。
【００１３】また第２の発明のカウンタ制御回路によれ
ば、カウンタ入力信号をシステムクロックに同期させる
必要がなくなる。
ば、カウンタ入力信号をシステムクロックに同期させる
必要がなくなる。
【００１４】
【実施例】以下、この発明の実施例を図について説明す
る。図１は本発明の第１の発明によるタイマ入力制御回
路の構成図であり、図において、１はシステムクロッ
ク、２はシステムクロック１に同期して変化するタイマ
カウント許可／禁止信号、３はタイマ入力信号、４はＳ
Ｒフリップフロップ、５はトランスペアレントラッチゲ
ート入力信号、７はトランスペアレントラッチ、８はト
ランスペアレントラッチリセット入力信号、９はカウン
タ回路の入力となるカウンタ入力信号、１０はカウンタ
書き込み信号の反転信号、１１はゲート付き遅延回路で
ある。
る。図１は本発明の第１の発明によるタイマ入力制御回
路の構成図であり、図において、１はシステムクロッ
ク、２はシステムクロック１に同期して変化するタイマ
カウント許可／禁止信号、３はタイマ入力信号、４はＳ
Ｒフリップフロップ、５はトランスペアレントラッチゲ
ート入力信号、７はトランスペアレントラッチ、８はト
ランスペアレントラッチリセット入力信号、９はカウン
タ回路の入力となるカウンタ入力信号、１０はカウンタ
書き込み信号の反転信号、１１はゲート付き遅延回路で
ある。
【００１５】この回路をさらに詳述すると次のとおりで
ある。すなわち、タイマ入力信号３がデータＤ入力に導
かれる直接リセット付きトランスペアレントラッチ７
と、３入力を有し、第１のＳ１入力にはカウンタ書き込
み信号の反転信号が入力され、第２のＳ２入力にはカウ
ント許可とカウント禁止の２値の信号より成るカウント
許可／禁止信号２が入力され、Ｒ入力には上記タイマ入
力信号が入力され、その出力（トランスペアレントラッ
チゲート入力信号５）が上記トランスペアレントラッチ
７のゲートＧ入力に導かれるＳＲフリップフロップ４
と、このＳＲフリップフロップ４の出力信号をカウント
動作に十分なクロックパルス幅以上の遅延を持たせた信
号とし、この信号とシステムクロック１との論理和をと
り、また上記カウンタ書き込み信号との論理積をとって
上記トランスペアレントラッチ７の直接リセットＲ入力
に導くゲート付き遅延回路１１とから成る。
ある。すなわち、タイマ入力信号３がデータＤ入力に導
かれる直接リセット付きトランスペアレントラッチ７
と、３入力を有し、第１のＳ１入力にはカウンタ書き込
み信号の反転信号が入力され、第２のＳ２入力にはカウ
ント許可とカウント禁止の２値の信号より成るカウント
許可／禁止信号２が入力され、Ｒ入力には上記タイマ入
力信号が入力され、その出力（トランスペアレントラッ
チゲート入力信号５）が上記トランスペアレントラッチ
７のゲートＧ入力に導かれるＳＲフリップフロップ４
と、このＳＲフリップフロップ４の出力信号をカウント
動作に十分なクロックパルス幅以上の遅延を持たせた信
号とし、この信号とシステムクロック１との論理和をと
り、また上記カウンタ書き込み信号との論理積をとって
上記トランスペアレントラッチ７の直接リセットＲ入力
に導くゲート付き遅延回路１１とから成る。
【００１６】図２は図１のタイマ入力制御回路を組込ん
だ本発明の第２の発明によるカウンタ制御回路の構成図
であり、図において、１はシステムクロック、２はシス
テムクロック１に同期して変化するタイマカウント許可
／禁止信号、３はタイマ入力信号、９は上記タイマ入力
制御回路のトランスペアレントラッチ７の出力であるカ
ウンタ入力信号、１０はシステムクロック１に同期して
変化するカウンタ書き込み信号の反転信号、１２はシス
テムクロック１に同期して変化するカウンタ読み出し信
号、１３は８ビットデータバス、１４はカウンタ１５の
初期値を設定する８ビットのトランスペアレントラッチ
から成るリロードレジスタ、１５は設定時にカウンタ入
力信号が“０”であることが必要な立上がりアクティブ
のタイマカウンタ、１６は読み出しレジスタ１９のラッ
チを制御するＳＲフリップフロップ、１７は読み出しレ
ジスタ出力信号、１８はタイマカウンタ出力信号、１９
は８ビットのトランスペアレントラッチと３ステート出
力バッファから成り、カウンタ１５の値を取り出す読み
出しレジスタである。尚、２０は図１におけるタイマ入
力制御回路である。
だ本発明の第２の発明によるカウンタ制御回路の構成図
であり、図において、１はシステムクロック、２はシス
テムクロック１に同期して変化するタイマカウント許可
／禁止信号、３はタイマ入力信号、９は上記タイマ入力
制御回路のトランスペアレントラッチ７の出力であるカ
ウンタ入力信号、１０はシステムクロック１に同期して
変化するカウンタ書き込み信号の反転信号、１２はシス
テムクロック１に同期して変化するカウンタ読み出し信
号、１３は８ビットデータバス、１４はカウンタ１５の
初期値を設定する８ビットのトランスペアレントラッチ
から成るリロードレジスタ、１５は設定時にカウンタ入
力信号が“０”であることが必要な立上がりアクティブ
のタイマカウンタ、１６は読み出しレジスタ１９のラッ
チを制御するＳＲフリップフロップ、１７は読み出しレ
ジスタ出力信号、１８はタイマカウンタ出力信号、１９
は８ビットのトランスペアレントラッチと３ステート出
力バッファから成り、カウンタ１５の値を取り出す読み
出しレジスタである。尚、２０は図１におけるタイマ入
力制御回路である。
【００１７】次に図１に示すタイマ入力制御回路及びこ
れを組込んだ図２のカウンタ制御回路の動作について図
１，図２及び図３〜図５のタイミングチャートに基づき
説明する。まず、カウンタ１５に書き込まないときを考
える。図１において、カウンタ書き込み信号（反転）１
０は常に“１”と考えられる（図４）。次に、システム
クロック１の立ち上がりに同期して、タイマカウント許
可／禁止信号２が“０”になると、タイマカウントは禁
止となる。その結果、ＳＲフリップフロップ４の出力、
すなわちトランスペアレントラッチゲート入力信号５は
“０”となり、トランスペアレントラッチ７はラッチ状
態となる。また、ゲート付き遅延回路１１の出力、すな
わちトランスペアレントラッチ７の直接リセット入力８
はシステムクロック１が“１”の間は“１”となってい
るが、システムクロック１が“０”になるとともに
“０”となるので、トランスペアレントラッチ７の出
力、すなわちカウンタ入力信号９は、直接リセット入力
が“０”になるとともに“０”となる。しかし、タイマ
カウント許可／禁止信号２の立ち下がりの瞬間にタイマ
入力信号３が“０”であった場合は、トランスペアレン
トラッチ７の出力、すなわちカウンタ入力信号９は初め
から“０”となる。
れを組込んだ図２のカウンタ制御回路の動作について図
１，図２及び図３〜図５のタイミングチャートに基づき
説明する。まず、カウンタ１５に書き込まないときを考
える。図１において、カウンタ書き込み信号（反転）１
０は常に“１”と考えられる（図４）。次に、システム
クロック１の立ち上がりに同期して、タイマカウント許
可／禁止信号２が“０”になると、タイマカウントは禁
止となる。その結果、ＳＲフリップフロップ４の出力、
すなわちトランスペアレントラッチゲート入力信号５は
“０”となり、トランスペアレントラッチ７はラッチ状
態となる。また、ゲート付き遅延回路１１の出力、すな
わちトランスペアレントラッチ７の直接リセット入力８
はシステムクロック１が“１”の間は“１”となってい
るが、システムクロック１が“０”になるとともに
“０”となるので、トランスペアレントラッチ７の出
力、すなわちカウンタ入力信号９は、直接リセット入力
が“０”になるとともに“０”となる。しかし、タイマ
カウント許可／禁止信号２の立ち下がりの瞬間にタイマ
入力信号３が“０”であった場合は、トランスペアレン
トラッチ７の出力、すなわちカウンタ入力信号９は初め
から“０”となる。
【００１８】次にシステムクロック１の立ち上がりに同
期して、タイマカウント許可／禁止信号２が“１”にな
ると、タイマカウントは許可となる。ＳＲフリップフロ
ップ４の出力（トランスペアレントラッチゲート入力信
号５）は、タイマ入力信号３が“０”になるとともに
“１”となり、トランスペアレントラッチ７は、トラン
スペアレント状態となる。なお、このときトランスペア
レントラッチの直接リセット入力８は、ＳＲフリップフ
ロップ４の出力５が、“１”の時、必ず“１”となり、
リセット状態にならない。このように、タイマカウント
を許可にするとカウンタ入力信号９は必ずタイマ入力信
号３の立ち上がりに同期して立ち上がり、また、タイマ
入力信号３が立ち上がった直後にタイマカウントを禁止
にするときにも、トランスペアレントラッチリセット入
力８には次のシステムクロック１の立ち下がりまで
“１”が入り、必ずシステムクロック１の“１”の期間
以上のパルス幅が得られるので、ひげ状のカウンタ入力
信号は発生しないことになる。この様子を図３のタイミ
ングチャートに示す。
期して、タイマカウント許可／禁止信号２が“１”にな
ると、タイマカウントは許可となる。ＳＲフリップフロ
ップ４の出力（トランスペアレントラッチゲート入力信
号５）は、タイマ入力信号３が“０”になるとともに
“１”となり、トランスペアレントラッチ７は、トラン
スペアレント状態となる。なお、このときトランスペア
レントラッチの直接リセット入力８は、ＳＲフリップフ
ロップ４の出力５が、“１”の時、必ず“１”となり、
リセット状態にならない。このように、タイマカウント
を許可にするとカウンタ入力信号９は必ずタイマ入力信
号３の立ち上がりに同期して立ち上がり、また、タイマ
入力信号３が立ち上がった直後にタイマカウントを禁止
にするときにも、トランスペアレントラッチリセット入
力８には次のシステムクロック１の立ち下がりまで
“１”が入り、必ずシステムクロック１の“１”の期間
以上のパルス幅が得られるので、ひげ状のカウンタ入力
信号は発生しないことになる。この様子を図３のタイミ
ングチャートに示す。
【００１９】次にカウンタ１５に値を書き込む場合を図
４，図５のタイミングチャートを基にして説明する。カ
ウンタ書き込み信号（反転）１０を“０”にして、カウ
ンタ１５に書き込みを行う。このときトランスペアレン
トラッチ７の直接リセット入力８およびゲート入力５が
直ちに“０”となり、出力であるカウンタ入力信号９は
“０”となる。書き込み信号を解除すると、タイマカウ
ント禁止状態の場合は引き続きシステムクロック１が立
ち下がった後のタイマカウント禁止状態となり、タイマ
カウント許可状態の場合はタイマカウント許可状態にな
った直後と同じ状態となる。
４，図５のタイミングチャートを基にして説明する。カ
ウンタ書き込み信号（反転）１０を“０”にして、カウ
ンタ１５に書き込みを行う。このときトランスペアレン
トラッチ７の直接リセット入力８およびゲート入力５が
直ちに“０”となり、出力であるカウンタ入力信号９は
“０”となる。書き込み信号を解除すると、タイマカウ
ント禁止状態の場合は引き続きシステムクロック１が立
ち下がった後のタイマカウント禁止状態となり、タイマ
カウント許可状態の場合はタイマカウント許可状態にな
った直後と同じ状態となる。
【００２０】次にこのカウンタブロックの動作について
説明する。カウンタ書き込み信号の反転信号１０、カウ
ンタ読み出し信号１２、タイマカウント許可／禁止信号
２は、システムクロックに同期している。まずカウンタ
１５に初期値を設定する際について説明する。カウンタ
読み出し信号１２は“０”になっている。このため読み
出しレジスタ１９の出力はディスエーブルになってお
り、外部からデータバス１３に設定値データが乗せら
れ、システムクロック１に同期してカウンタ書き込み信
号（反転）１０が“０”になる。カウンタ入力信号９は
“０”となり（図４）、またリロードレジスタ１４には
データバス１３の値が取り込まれるとともに、カウンタ
１５にこの値が設定される。なお読み出しレジスタ１９
のトランスペアレントラッチは、Ｇ入力が“１”となっ
ているためトランスペアレント状態になっており、初期
値が取り込まれている。最後にカウンタ書き込み信号
（反転）１０が“１”になり、初期設定動作が完了す
る。
説明する。カウンタ書き込み信号の反転信号１０、カウ
ンタ読み出し信号１２、タイマカウント許可／禁止信号
２は、システムクロックに同期している。まずカウンタ
１５に初期値を設定する際について説明する。カウンタ
読み出し信号１２は“０”になっている。このため読み
出しレジスタ１９の出力はディスエーブルになってお
り、外部からデータバス１３に設定値データが乗せら
れ、システムクロック１に同期してカウンタ書き込み信
号（反転）１０が“０”になる。カウンタ入力信号９は
“０”となり（図４）、またリロードレジスタ１４には
データバス１３の値が取り込まれるとともに、カウンタ
１５にこの値が設定される。なお読み出しレジスタ１９
のトランスペアレントラッチは、Ｇ入力が“１”となっ
ているためトランスペアレント状態になっており、初期
値が取り込まれている。最後にカウンタ書き込み信号
（反転）１０が“１”になり、初期設定動作が完了す
る。
【００２１】次にカウント動作について説明する。タイ
マカウント許可／禁止信号２とタイマ入力信号３に従
い、カウンタ入力信号９が制御される。この信号９に
は、カウンタ１５の誤動作を引き起こすようなひげ状の
“１”パルスが現れることがない。また、タイマカウン
ト許可／禁止信号２、カウンタ書き込み信号１０ともシ
ステムクロック１に同期しているのでカウンタ入力信号
９はタイマ誤動作を引き起こすようなひげ状の“０”パ
ルスも現れることがない。したがってカウンタ１５は、
常に正常に動作する。また、カウンタオーバフローが生
じたときは、リロードレジスタ１４の値を取り込み、引
き続きカウントを続行する。
マカウント許可／禁止信号２とタイマ入力信号３に従
い、カウンタ入力信号９が制御される。この信号９に
は、カウンタ１５の誤動作を引き起こすようなひげ状の
“１”パルスが現れることがない。また、タイマカウン
ト許可／禁止信号２、カウンタ書き込み信号１０ともシ
ステムクロック１に同期しているのでカウンタ入力信号
９はタイマ誤動作を引き起こすようなひげ状の“０”パ
ルスも現れることがない。したがってカウンタ１５は、
常に正常に動作する。また、カウンタオーバフローが生
じたときは、リロードレジスタ１４の値を取り込み、引
き続きカウントを続行する。
【００２２】次にカウンタ読み出し動作について説明す
る。読み出しでない状態の時、カウンタ読み出し信号１
２は“０”になっており読み出しレジスタ１９には、最
新の値が入っており、またレジスタ１９の出力バッファ
はディスエーブルになっている。カウンタ読み出し動作
に入ると、カウンタ読み出し信号１２が“１”になり、
読み出しレジスタ１９の出力バッファがイネーブルとな
る。このときカウンタ入力信号９が“０”であればＳＲ
フリップフロップ１６の出力は“０”となり、読み出し
レジスタ１９のトランスペアレントラッチはラッチ状態
になる。また、カウンタ読み出し動作に入ったときカウ
ンタ入力信号９が“１”の場合、ＳＲフリップフロップ
１６の出力は、カウンタ入力信号が“０”になるまで
“１”が出力される。カウンタ１５はカウンタ入力信号
９の立ち下がりではカウントが進まないのでカウンタ入
力信号が“１”の間は読み出しレジスタ１９のトランス
ペアレントラッチはトランスペアレント状態であっても
出力データ値は安定している。また、カウンタ入力信号
９が、“０”の場合はラッチ状態になるので、いつカウ
ンタ入力信号９が立ち上がっても出力データ値は変化せ
ず安定した読み出しが行われる。このようにしてカウン
タ読み出し中であっても正常な値が読み出せるリードオ
ンザフライ機能が達成される。なおカウンタ読み出し信
号２が“０”にもどると、読み出しレジスタ１９の出力
バッファはディスエーブル状態にもどり、トランスペア
レントラッチは直ちにトランスペアレント状態にもど
る。こうしてカウンタ読み出し動作が完了する。
る。読み出しでない状態の時、カウンタ読み出し信号１
２は“０”になっており読み出しレジスタ１９には、最
新の値が入っており、またレジスタ１９の出力バッファ
はディスエーブルになっている。カウンタ読み出し動作
に入ると、カウンタ読み出し信号１２が“１”になり、
読み出しレジスタ１９の出力バッファがイネーブルとな
る。このときカウンタ入力信号９が“０”であればＳＲ
フリップフロップ１６の出力は“０”となり、読み出し
レジスタ１９のトランスペアレントラッチはラッチ状態
になる。また、カウンタ読み出し動作に入ったときカウ
ンタ入力信号９が“１”の場合、ＳＲフリップフロップ
１６の出力は、カウンタ入力信号が“０”になるまで
“１”が出力される。カウンタ１５はカウンタ入力信号
９の立ち下がりではカウントが進まないのでカウンタ入
力信号が“１”の間は読み出しレジスタ１９のトランス
ペアレントラッチはトランスペアレント状態であっても
出力データ値は安定している。また、カウンタ入力信号
９が、“０”の場合はラッチ状態になるので、いつカウ
ンタ入力信号９が立ち上がっても出力データ値は変化せ
ず安定した読み出しが行われる。このようにしてカウン
タ読み出し中であっても正常な値が読み出せるリードオ
ンザフライ機能が達成される。なおカウンタ読み出し信
号２が“０”にもどると、読み出しレジスタ１９の出力
バッファはディスエーブル状態にもどり、トランスペア
レントラッチは直ちにトランスペアレント状態にもど
る。こうしてカウンタ読み出し動作が完了する。
【００２３】図３は本発明のタイマ入力制御回路の実施
例におけるタイマのカウント動作波形を示した図で、１
はシステムクロック、２はシステムクロック１に同期し
て変化するタイマカウント許可／禁止信号、３はタイマ
入力信号、５はトランスペアレントラッチゲート入力信
号、８はトランスペアレントラッチリセット入力信号、
９はカウンタ入力信号、２１はカウンタ動作波形であ
る。
例におけるタイマのカウント動作波形を示した図で、１
はシステムクロック、２はシステムクロック１に同期し
て変化するタイマカウント許可／禁止信号、３はタイマ
入力信号、５はトランスペアレントラッチゲート入力信
号、８はトランスペアレントラッチリセット入力信号、
９はカウンタ入力信号、２１はカウンタ動作波形であ
る。
【００２４】図４は本発明のタイマ入力制御回路の実施
例においてタイマ入力信号がシステムクロックに非同期
な場合のタイマのカウンタ動作および書き込み動作波形
を示した図で、１はシステムクロック、２はシステムク
ロック１に同期して変化するタイマカウント許可／禁止
信号、３はタイマ入力信号、５はトランスペアレントラ
ッチゲート入力信号、８はトランスペアレントラッチリ
セット入力信号、９はカウンタ入力信号、１０はカウン
タ書き込み信号の反転信号、２１はカウンタ動作波形で
ある。
例においてタイマ入力信号がシステムクロックに非同期
な場合のタイマのカウンタ動作および書き込み動作波形
を示した図で、１はシステムクロック、２はシステムク
ロック１に同期して変化するタイマカウント許可／禁止
信号、３はタイマ入力信号、５はトランスペアレントラ
ッチゲート入力信号、８はトランスペアレントラッチリ
セット入力信号、９はカウンタ入力信号、１０はカウン
タ書き込み信号の反転信号、２１はカウンタ動作波形で
ある。
【００２５】図５は本発明のカウンタ制御回路の実施例
におけるタイマのカウンタ値読み出し動作波形を示した
図で、１はシステムクロック、２はシステムクロック１
に同期して変化するタイマカウント許可／禁止信号、３
はタイマ入力信号、９はカウンタ入力信号、１２はシス
テムクロック１に同期して変化するカウンタ読み出し信
号、１７は読み出しレジスタ出力信号、１８はカウンタ
値読み出し信号である。
におけるタイマのカウンタ値読み出し動作波形を示した
図で、１はシステムクロック、２はシステムクロック１
に同期して変化するタイマカウント許可／禁止信号、３
はタイマ入力信号、９はカウンタ入力信号、１２はシス
テムクロック１に同期して変化するカウンタ読み出し信
号、１７は読み出しレジスタ出力信号、１８はカウンタ
値読み出し信号である。
【００２６】なお図２の例では８ビットカウンタ１５に
値を設定する場合、カウンタ入力信号は“０”である必
要があったが、このような必要のないカウンタを用いる
場合は図２のタイマ入力制御回路２０におけるカウンタ
書き込み信号（反転）による制御が不要となる。そのよ
うなタイマ入力制御回路の動作としては図２の回路でカ
ウンタに書き込まないときと同様になる。このための簡
略化されたタイマ入力制御回路の構成例を図６に示す。
値を設定する場合、カウンタ入力信号は“０”である必
要があったが、このような必要のないカウンタを用いる
場合は図２のタイマ入力制御回路２０におけるカウンタ
書き込み信号（反転）による制御が不要となる。そのよ
うなタイマ入力制御回路の動作としては図２の回路でカ
ウンタに書き込まないときと同様になる。このための簡
略化されたタイマ入力制御回路の構成例を図６に示す。
【００２７】図６はこのような本発明によるタイマ入力
制御回路の他の実施例を示す構成図で、１はシステムク
ロック、２はシステムクロック１に同期して変化するタ
イマカウント許可／禁止信号、３はタイマ入力信号、４
０はＳＲフリップフロップ、５はトランスペアレントラ
ッチゲート入力信号、６はカウント動作に十分なクロッ
クパルス幅以上の遅延を作り出すトランスペアレントラ
ッチリセット信号の遅延回路、７はトランスペアレント
ラッチ、８はトランスペアレントラッチリセット入力信
号、９はカウンタ入力信号である。
制御回路の他の実施例を示す構成図で、１はシステムク
ロック、２はシステムクロック１に同期して変化するタ
イマカウント許可／禁止信号、３はタイマ入力信号、４
０はＳＲフリップフロップ、５はトランスペアレントラ
ッチゲート入力信号、６はカウント動作に十分なクロッ
クパルス幅以上の遅延を作り出すトランスペアレントラ
ッチリセット信号の遅延回路、７はトランスペアレント
ラッチ、８はトランスペアレントラッチリセット入力信
号、９はカウンタ入力信号である。
【００２８】この回路を詳述すると次のとおりである。
すなわち、タイマ入力信号３がデータＤ入力に導かれる
直接リセット付きトランスペアレントラッチ７と、２入
力を有し、Ｓ入力にはカウント許可とカウント禁止の２
値の信号より成るカウント許可／禁止信号２が入力さ
れ、Ｒ入力には上記タイマ入力信号３が入力され、その
出力が上記トランスペアレントラッチ７のゲートＧ入力
に導かれるＳＲフリップフロップ４０と、このＳＲフリ
ップフロップ４０の出力信号をカウント動作に十分なク
ロックパルス幅以上の遅延を持たせた信号とし、この信
号とシステムクロックとの論理和をとり、上記トランス
ペアレントラッチ７の直接リセットＲ入力に導く遅延回
路６とから成る。尚、動作は図１の回路とほぼ同様なの
で省略する。
すなわち、タイマ入力信号３がデータＤ入力に導かれる
直接リセット付きトランスペアレントラッチ７と、２入
力を有し、Ｓ入力にはカウント許可とカウント禁止の２
値の信号より成るカウント許可／禁止信号２が入力さ
れ、Ｒ入力には上記タイマ入力信号３が入力され、その
出力が上記トランスペアレントラッチ７のゲートＧ入力
に導かれるＳＲフリップフロップ４０と、このＳＲフリ
ップフロップ４０の出力信号をカウント動作に十分なク
ロックパルス幅以上の遅延を持たせた信号とし、この信
号とシステムクロックとの論理和をとり、上記トランス
ペアレントラッチ７の直接リセットＲ入力に導く遅延回
路６とから成る。尚、動作は図１の回路とほぼ同様なの
で省略する。
【００２９】なお、上記実施例ではシステムクロックを
用いてカウンタ入力信号の立ち下がりタイミングの遅延
を得ているがディレイ回路等を用いたタイマ入力制御回
路を用いてもよい。
用いてカウンタ入力信号の立ち下がりタイミングの遅延
を得ているがディレイ回路等を用いたタイマ入力制御回
路を用いてもよい。
【００３０】また、上記実施例ではタイマ入力信号とカ
ウンタ入力信号は立ち上がりで動作するタイプ、カウン
タ書き込み信号は“０”アクティブ、カウンタ読み出し
信号は“１”アクティブ、タイマカウント許可／禁止信
号は“１”で許可、“０”で禁止となっているが、極性
はどちらであっても良く、また正論理でも負論理でもよ
い。
ウンタ入力信号は立ち上がりで動作するタイプ、カウン
タ書き込み信号は“０”アクティブ、カウンタ読み出し
信号は“１”アクティブ、タイマカウント許可／禁止信
号は“１”で許可、“０”で禁止となっているが、極性
はどちらであっても良く、また正論理でも負論理でもよ
い。
【００３１】また、上記実施例では８ビットカウンタ、
８ビットバスのものを示したが、それぞれ他のビット長
であってもよい。
８ビットバスのものを示したが、それぞれ他のビット長
であってもよい。
【００３２】また、上記実施例では特に断らなかった
が、カウンタはリードオンザフライで一般に使用される
同期式カウンタの他、例えばリップルキャリ式非同期カ
ウンタを用いてもよい。
が、カウンタはリードオンザフライで一般に使用される
同期式カウンタの他、例えばリップルキャリ式非同期カ
ウンタを用いてもよい。
【００３３】
【発明の効果】以上説明したように、この発明の第１，
第３の発明のタイマ入力制御回路によれば、ひげ状のパ
ルスが出力として発生しないので、カウント値が狂うと
いう欠点を解消でき、第２の発明による上記タイマ入力
制御回路を組込んだカウンタ制御回路によればカウンタ
に入力する入力信号をシステムクロックに同期させる必
要がなく、カウンタへの入力信号の周波数をシステムク
ロックより高くすることができ、タイマ入力信号がシス
テムクロックに非同期であってもリードオンザフライあ
るいはライトオンザフライ動作を可能とできる。
第３の発明のタイマ入力制御回路によれば、ひげ状のパ
ルスが出力として発生しないので、カウント値が狂うと
いう欠点を解消でき、第２の発明による上記タイマ入力
制御回路を組込んだカウンタ制御回路によればカウンタ
に入力する入力信号をシステムクロックに同期させる必
要がなく、カウンタへの入力信号の周波数をシステムク
ロックより高くすることができ、タイマ入力信号がシス
テムクロックに非同期であってもリードオンザフライあ
るいはライトオンザフライ動作を可能とできる。
【図１】本発明のタイマ入力制御回路の一実施例を示す
構成図である。
構成図である。
【図２】図１のタイマ入力制御回路を組込んだ本発明の
カウンタ制御回路の一実施例を示す構成図である。
カウンタ制御回路の一実施例を示す構成図である。
【図３】本発明のタイマ入力制御回路の一実施例におけ
るタイマのカウント動作波形を示した図である。
るタイマのカウント動作波形を示した図である。
【図４】本発明のタイマ入力制御回路の一実施例におけ
るタイマ入力信号がシステムクロックに非同期な場合の
タイマのカウント動作波形を示した図である。
るタイマ入力信号がシステムクロックに非同期な場合の
タイマのカウント動作波形を示した図である。
【図５】本発明のカウンタ制御回路の一実施例における
タイマのカウント値リードオンザフライ動作波形を示し
た図である。
タイマのカウント値リードオンザフライ動作波形を示し
た図である。
【図６】本発明のタイマ入力制御回路の他の実施例を示
す構成図である。
す構成図である。
【図７】従来技術によるタイマ入力制御回路の構成を示
した図である。
した図である。
【図８】従来技術におけるタイマのカウント動作波形を
示した図である。
示した図である。
１ システムクロック ２ タイマカウント許可／禁止信号 ３ タイマ入力信号 ４ ＳＲフリップフロップ ５ トランスペアレントラッチゲート入力信号 ６ 遅延回路 ７ トランスペアレントラッチ ８ トランスペアレントラッチリセット入力信号 ９ カウンタ入力信号 １０ カウンタ書き込み信号（反転） １１ ゲート付き遅延回路 １２ カウンタ読み出し信号 １３ ８ビットデータバス １４ リロードレジスタ １５ カウンタ １６ ＳＲフリップフロップ １７ 読み出しレジスタ出力信号 １８ タイマカウンタ出力信号 １９ 読み出しレジスタ ２０ 図１におけるタイマ入力制御回路 ４０ ＳＲフリップフロップ
Claims (3)
- 【請求項１】 タイマ入力信号がデータ入力に導かれる
直接リセット付きトランスペアレントラッチと、３入力
を有し、第１のＳ入力にはカウンタ書き込み信号が入力
され、第２のＳ入力にはカウント許可とカウント禁止の
２値の信号より成るカウント許可／禁止信号が入力さ
れ、Ｒ入力には上記タイマ入力信号が入力され、その出
力が上記トランスペアレントラッチのゲート入力に導か
れるＳＲフリップフロップと、このＳＲフリップフロッ
プの出力信号をカウント動作に十分なクロックパルス幅
以上の遅延を持たせた信号とし、この信号とシステムク
ロックとの論理和をとり、また上記カウンタ書き込み信
号との論理積をとって上記トランスペアレントラッチの
直接リセット入力に導くゲート付き遅延回路とを有する
ことを特徴とするタイマ入力制御回路。 - 【請求項２】 タイマ入力信号がデータ入力に導かれる
直接リセット付きトランスペアレントラッチと、３入力
を有し、第１のＳ入力にはカウンタ書き込み信号が入力
され、第２のＳ入力にはカウント許可とカウント禁止の
２値の信号より成るカウント許可／禁止信号が入力さ
れ、Ｒ入力には上記タイマ入力信号が入力され、その出
力が上記トランスペアレントラッチのゲート入力に導か
れるＳＲフリップフロップと、このＳＲフリップフロッ
プの出力信号をカウント動作に十分なクロックパルス幅
以上の遅延を持たせた信号とし、この信号とシステムク
ロックとの論理和をとり、また上記カウンタ書き込み信
号との論理積をとって上記トランスペアレントラッチの
直接リセット入力に導くゲート付き遅延回路とを有する
タイマ入力制御回路と、上記トランスペアレントラッチ
の出力であるカウンタ入力信号が入力されるカウンタ
と、上記カウンタ書き込み信号に基づいて上記カウンタ
の初期値を設定するリロードレジスタと、上記カウンタ
の値を取り出してデータバスに出力する読み出しレジス
タと、上記カウンタ入力信号とカウンタ読み出し信号に
基づいて上記読み出しレジスタのラッチを制御するＳＲ
フリップフロップとを備えたことを特徴とするカウンタ
制御回路。 - 【請求項３】 タイマ入力信号がデータ入力に導かれる
直接リセット付きトランスペアレントラッチと、２入力
を有し、Ｓ入力にはカウント許可とカウント禁止の２値
の信号より成るカウント許可／禁止信号が入力され、Ｒ
入力には上記タイマ入力信号が入力され、その出力が上
記トランスペアレントラッチのゲート入力に導かれるＳ
Ｒフリップフロップと、このＳＲフリップフロップの出
力信号をカウント動作に十分なクロックパルス幅以上の
遅延を持たせた信号とし、この信号とシステムクロック
との論理和をとり、上記トランスペアレントラッチの直
接リセット入力に導く遅延回路とを有することを特徴と
するタイマ入力制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114015A JP2695535B2 (ja) | 1991-04-18 | 1991-04-18 | タイマ入力制御回路及びカウンタ制御回路 |
| US07/870,445 US5233638A (en) | 1991-04-18 | 1992-04-16 | Timer input control circuit and counter control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114015A JP2695535B2 (ja) | 1991-04-18 | 1991-04-18 | タイマ入力制御回路及びカウンタ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04319693A JPH04319693A (ja) | 1992-11-10 |
| JP2695535B2 true JP2695535B2 (ja) | 1997-12-24 |
Family
ID=14626919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114015A Expired - Lifetime JP2695535B2 (ja) | 1991-04-18 | 1991-04-18 | タイマ入力制御回路及びカウンタ制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5233638A (ja) |
| JP (1) | JP2695535B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0764957A (ja) * | 1993-08-23 | 1995-03-10 | Mitsubishi Electric Corp | タイマ装置 |
| US5493530A (en) * | 1993-08-26 | 1996-02-20 | Paradigm Technology, Inc. | Ram with pre-input register logic |
| US5416362A (en) * | 1993-09-10 | 1995-05-16 | Unisys Corporation | Transparent flip-flop |
| US5805583A (en) * | 1995-08-25 | 1998-09-08 | Terayon Communication Systems | Process for communicating multiple channels of digital data in distributed systems using synchronous code division multiple access |
| US6573775B2 (en) | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
| US6700425B1 (en) | 2001-10-30 | 2004-03-02 | Integrated Device Technology, Inc. | Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times |
| US6972598B2 (en) * | 2003-12-09 | 2005-12-06 | International Business Machines Corporation | Methods and arrangements for an enhanced scanable latch circuit |
| US8260602B1 (en) * | 2006-11-02 | 2012-09-04 | The Math Works, Inc. | Timer analysis and identification |
| US8330745B2 (en) * | 2007-01-25 | 2012-12-11 | Sharp Kabushiki Kaisha | Pulse output circuit, and display device, drive circuit, display device, and pulse output method using same circuit |
| US9151786B2 (en) * | 2010-10-11 | 2015-10-06 | General Electric Company | Systems, methods, and apparatus for detecting shifts in redundant sensor signals |
| CN103973278A (zh) * | 2013-01-28 | 2014-08-06 | 瑞昱半导体股份有限公司 | 控制电路以及控制方法 |
| US9703313B2 (en) * | 2014-10-20 | 2017-07-11 | Ambiq Micro, Inc. | Peripheral clock management |
| US9797936B2 (en) | 2015-03-05 | 2017-10-24 | National Instruments Corporation | Counter enhancements for improved performance and ease-of-use |
| CN109696821B (zh) * | 2018-12-14 | 2020-03-27 | 中国科学技术大学 | 两级数字时间转换器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0634154B2 (ja) * | 1983-01-21 | 1994-05-02 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| US4761801A (en) * | 1986-06-18 | 1988-08-02 | Hughes Aircraft Company | Look ahead terminal counter |
| US4974241A (en) * | 1989-03-31 | 1990-11-27 | Sgs-Thomson Microelectronics, Inc. | Counter employing exclusive NOR gate and latches in combination |
| US4940909A (en) * | 1989-05-12 | 1990-07-10 | Plus Logic, Inc. | Configuration control circuit for programmable logic devices |
| US4968906A (en) * | 1989-09-25 | 1990-11-06 | Ncr Corporation | Clock generating circuit for asynchronous pulses |
| JP3003078B2 (ja) * | 1989-10-16 | 2000-01-24 | 日本無線株式会社 | 分周比の切換え可能な分周回路 |
| US5130568A (en) * | 1990-11-05 | 1992-07-14 | Vertex Semiconductor Corporation | Scannable latch system and method |
-
1991
- 1991-04-18 JP JP3114015A patent/JP2695535B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-16 US US07/870,445 patent/US5233638A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04319693A (ja) | 1992-11-10 |
| US5233638A (en) | 1993-08-03 |
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