JP2783495B2 - クロック乗せ換え回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、あるクロック位相で位
相が定まっている入力データを上記クロックとは異なる
位相を有するクロックに乗せ換えるクロック乗せ換え回
路に関し、例えば、高速通話路におけるビット同期回路
に適用し得るものである。

【０００２】

【従来の技術】例えば、伝送路系クロックに同期したデ
ータを通信装置内に取り込むためには、装置内系クロッ
クに乗せ換える必要があり、そのため、クロック乗せ換
え回路が設けられている。

【０００３】従来、この種のクロック乗せ換え回路とし
ては、文献『大塚祥広、及川義則著、「高速通話路にお
けるビット同期回路構成法」、電子情報通信学会技術研
究報告：ＳＳＥ８９−１１４」等に記載されているもの
がある。

【０００４】図示は省略するが、従来のクロック乗せ換
え回路においては、書き込み制御回路に書き込みクロッ
クを与え、この書き込み制御回路の出力パルスによって
データをレジスタに順次書き込み、一方、読み出し制御
回路に読み出しクロックを与え、この読み出し制御回路
の出力パルスによってレジスタからデータを順次読み出
することでクロック乗り換えを行なうと共に、この際、
位相比較回路で、書き込み制御回路の出力パルス及び読
み出し制御回路の出力パルスの位相関係を比較し、その
位相関係がほぼ同相のときに書き込み制御回路をリセッ
トして書き込み制御回路（からの出力パルス）の位相を
変えるものであった。

【０００５】後者の動作は、ほぼ同相の場合にそのまま
にしておくと、レジスタから読み出されたデータを書き
込まれたデータと比較した場合に、欠落や重複（スリッ
プ）が頻繁に繰り返される恐れがあるために行なうもの
である。

【０００６】なお、例えば、位相比較は、レジスタの特
定のエリアに対する書き込みを指示する書き込み制御回
路の出力パルスと、そのエリアから読み出しを指示する
読み出し制御回路の出力パルスとで行なう。

【０００７】

【発明が解決しようとする課題】しかし、従来のクロッ
ク乗せ換え回路においては、書き込みクロックに基づい
て書き込み制御回路で生成された書き込みクロックの周
期幅を持つ出力パルスの位相と、読み出しクロックに基
づいて読み出し制御回路で生成された読み出しクロック
の周期幅を持つ出力パルスの位相とを比較しているた
め、これら出力パルスが少しでも重複していれば同相と
してリセットがかかる。すなわち、同相と判断される位
相関係が広く、リセットがかかるまでの位相余裕が大き
くできていない。そのため、リセットがかかる回数が多
くなり易く、これを回避しようとするとレジスタの容量
（段数）を多くし、リセットされた場合等の書き込み系
及び読み出し系の位相差を大きくして次に同相と判断さ
れることの出現率を低めるようにしている。

【０００８】本発明は、以上の点を考慮してなされたも
のであり、リセットがかかるまでの位相余裕を大きくで
き、レジスタの容量（段数）を低減可能なクロック乗せ
換え回路を提供しようとしたものである。

【０００９】

【課題を解決するための手段】かかる課題を解決するた
め、請求項１の本発明においては、書き込み制御手段が
書き込みクロックに基づいて生成した書き込み制御信号
によって入力データをレジスタに書き込むと共に、読み
出し制御手段が読み出しクロックに基づいて生成した読
み出し制御信号によってレジスタからデータを読み出し
てクロック乗せ換えを行なうものであって、位相比較手
段が、書き込み制御信号及び読み出し制御信号の位相関
係を比較し、その位相関係が所定の位相関係のときに書
き込み制御手段又は読み出し制御手段の一方をリセット
するクロック乗せ換え回路において、位相比較手段が、
書き込みクロック又は読み出しクロックに同期したその
クロックの整数倍の周波数を有する位相比較クロックに
基づいて、書き込み制御信号及び読み出し制御信号の位
相関係を比較することを特徴とする。

【００１０】請求項２の本発明は、請求項１の本発明に
おいて、レジスタの前段側にシリアル／パラレル変換手
段を備え、このシリアル／パラレル変換手段に与える入
力用シリアルクロックを、位相比較手段が位相比較クロ
ックとして用いることを特徴とする。

【００１１】請求項３の本発明は、請求項１の本発明に
おいて、レジスタの後段側にパラレル／シリアル変換手
段を備え、このパラレル／シリアル変換手段に与える出
力用シリアルクロックを、位相比較手段が位相比較クロ
ックとして用いることを特徴とする。

【００１２】請求項４の本発明は、書き込み制御手段が
書き込みクロックに基づいて生成した書き込み制御信号
によって入力データをレジスタに書き込むと共に、読み
出し制御手段が読み出しクロックに基づいて生成した読
み出し制御信号によってレジスタからデータを読み出し
てクロック乗せ換えを行なうものであって、位相比較手
段が、書き込み制御信号及び読み出し制御信号の位相関
係を比較し、その位相関係が所定の位相関係のときに書
き込み制御手段又は読み出し制御手段の一方をリセット
するクロック乗せ換え回路において、位相比較手段が、
書き込み制御信号又は読み出し制御信号の一方が所定の
位相状態にあるとき、書き込みクロック及び読み出しク
ロックの周期より十分に小さいパルス幅を有する検出パ
ルスを形成する検出パルス形成部と、この検出パルスに
基づいて、書き込み制御信号又は読み出し制御信号の他
方が所定の位相状態にあることを判定して書き込み制御
手段又は読み出し制御手段の一方をリセットさせる位相
関係判定部とからなることを特徴とする。

【００１３】

【作用】請求項１〜４の本発明はいずれも、書き込み制
御手段が書き込みクロックに基づいて生成した書き込み
制御信号によって入力データをレジスタに書き込むと共
に、読み出し制御手段が読み出しクロックに基づいて生
成した読み出し制御信号によってレジスタからデータを
読み出してクロック乗せ換えを行なうものであって、位
相比較手段が、書き込み制御信号及び読み出し制御信号
の位相関係を比較し、その位相関係が所定の位相関係の
ときに書き込み制御手段又は読み出し制御手段の一方を
リセットするクロック乗せ換え回路に関するものであ
る。

【００１４】請求項１〜４の本発明はいずれも、書き込
み制御信号及び読み出し制御信号の狭い期間同士で、位
相比較手段がこれら書き込み制御信号及び読み出し制御
信号の位相を比較し、リセットに対する位相余裕を大き
くしようとした考え方に従うものである。

【００１５】請求項１の本発明は、位相比較手段が、書
き込みクロック又は読み出しクロックに同期したそのク
ロックの整数倍の周波数を有する位相比較クロックに基
づいて、書き込み制御信号及び読み出し制御信号の位相
関係を比較することで、書き込み制御信号及び読み出し
制御信号の狭い期間同士での位相比較を実現した。

【００１６】ところで、クロック乗せ換え回路として
は、入出力共にシリアルデータのもの、入出力共にパラ
レルデータのものの他、入力がシリアルデータ、出力が
パラレルデータのものもあり、入力がパラレルデータ、
出力がシリアルデータのものもある。

【００１７】請求項２の本発明は、入力がシリアルデー
タ、出力がパラレルデータのものに関し、特に、レジス
タの前段側にシリアル／パラレル変換手段を備えるもの
に関する。この場合には、レジスタのアクセス速度を規
定するクロックの他に、既に高速なクロックである入力
用シリアルクロックが存在するので、位相比較手段が位
相比較クロックとしてこれを用いることとした。

【００１８】請求項３の本発明は、入力がパラレルデー
タ、出力がシリアルデータのものに関し、特に、レジス
タの後段側にパラレル／シリアル変換手段を備えるもの
に関する。この場合には、レジスタのアクセス速度を規
定するクロックの他に、既に高速なクロックである出力
用シリアルクロックが存在するので、位相比較手段が位
相比較クロックとしてこれを用いることとした。

【００１９】請求項４の本発明は、位相比較手段を、書
き込み制御信号又は読み出し制御信号の一方が所定の位
相状態にあるとき、書き込みクロック及び読み出しクロ
ックの周期より十分に小さいパルス幅を有する検出パル
スを形成する検出パルス形成部と、この検出パルスに基
づいて、書き込み制御信号又は読み出し制御信号の他方
が所定の位相状態にあることを判定して書き込み制御手
段又は読み出し制御手段の一方をリセットさせる位相関
係判定部とで構成することで、リセットに対する位相余
裕を大きくできる、書き込み制御信号及び読み出し制御
信号の狭い期間同士での位相比較を実現した。

【００２０】

【実施例】（Ａ）第１実施例 以下、本発明によるクロック乗せ換え回路の第１実施例
を図面を参照しながら詳述する。

【００２１】ここで、図１がこの第１実施例のクロック
乗せ換え回路１０の全体構成を示すものであり、図２は
その位相比較回路１４の詳細構成を示すものであり、図
３は位相比較回路１４における各部タイミングチャート
である。

【００２２】図１において、クロック乗せ換え回路１０
は、レジスタ１１、書き込み制御回路１２、読み出し制
御回路１３、位相比較回路１４及びフリップフロップ回
路（Ｄ型フリップフロップ回路）１５から構成されてい
る。

【００２３】レジスタ１１は、入力データが与えられる
ものであり、後述する書き込み制御回路１２からの有意
な書き込みパルスＷi （ｉは０〜ｍのいずれか）に従っ
て所定エリアｉに対するデータの書き込みを行ない、後
述する読み出し制御回路１３からの有意な読み出しパル
スＲi に従って所定エリアｉからのデータの読み出しを
行ない、読み出したデータをフリップフロップ回路１５
に与える。

【００２４】なお、後述するように、この実施例の場
合、レジスタ１１のエリア数（段数）ｍ＋１は、従来よ
り少なくて構わない。

【００２５】書き込み制御回路１２には入力データに同
期した書き込みクロックとこの書き込みクロックの整数
倍（例えば２倍）の周波数を有する位相比較クロックと
が与えられ、書き込み制御回路１２は、書き込みクロッ
クが与えられる毎に、位相比較クロックの周期をパルス
幅とする有意な書き込みパルスＷi を変更させる。例え
ば、有意な書き込みパルスＷ0 〜Ｗm を巡回的に変更さ
せる。このような書き込みパルスＷ0 、…、Ｗm が上述
したようにレジスタ１１に与えられる。また、ある１種
類の書き込みパルス（ここではパルスＷm としている）
は位相比較回路１４に与えられる。

【００２６】書き込み制御回路１２は、後述する位相比
較回路１４からリセットパルスが与えられたときにはリ
セットされる。

【００２７】読み出し制御回路１３には、当該クロック
乗せ換え回路１０からの出力データを用いる構成部分で
のクロックが読み出しクロックとして与えられ、読み出
し制御回路１３は、読み出しクロックが与えられる毎
に、読み出しクロックの周期幅を有する有意な読み出し
パルスＲi を変更させる。例えば、書き込みパルスＷ0
〜Ｗm の変更順序と同様に、有意な読み出しパルスＲ0
〜Ｒm を巡回的に変更させる。このような読み出しパル
スＲ0 、…、Ｒm が上述したようにレジスタ１１に与え
られる。また、位相比較回路１４に与えられる書き込み
パルスＷm が規定しているレジスタ１１のエリアｍに係
る読み出しパルスＲm は、位相比較回路１４に与えられ
る。

【００２８】位相比較回路１４は、図２に示すような詳
細構成を有し、書き込みクロックの整数倍（２倍以上）
の周波数を有する位相比較クロックに基づいて、書き込
み制御回路１２から与えられる書き込みパルスＷm 及び
読み出し制御回路１３から与えられる読み出しパルスＲ
m 間の位相比較を行ない、すなわち、レジスタ１１の書
き込み位相と読み出し位相との比較とを行ない、これら
位相がほぼ同相の場合に、書き込み制御回路１２にリセ
ットパルスを与えるものである。

【００２９】フリップフロップ回路１５はラッチ回路と
して設けられており、レジスタ１１から読み出された出
力データを読み出しクロックでラッチして、次段の回路
に与えるものである。

【００３０】従って、この第１実施例のクロック乗せ換
え回路１０の全体は、以下のように動作する。

【００３１】書き込み制御回路１２が書き込みクロック
に基づいて生成した書き込みパルスＷi によって入力デ
ータをレジスタ１１に書き込むと共に、読み出し制御回
路１３が読み出しクロックに基づいて生成した読み出し
パルスＲi によってレジスタ１１からデータを読み出す
ことでクロック乗せ換えを行ない、乗せ換えたデータを
フリップフロップ回路１５でラッチして次段の回路に引
き渡す。また、位相比較回路１４が、書き込み制御回路
１２の書き込みパルスＷm 及び読み出し制御回路１３の
読み出しパルスＲm の位相関係を、高周波の位相比較ク
ロックに基づいて比較し、その位相関係がほぼ同相のと
きに書き込み制御回路１２をリセットしてスリップ等を
未然に防止する。

【００３２】以上のような構成を有して以上のような動
作を行なう第１実施例のクロック乗せ換え回路１０は、
従来回路と比較して、位相比較回路１４が書き込みパル
スＷm 及び読み出しパルスＲm の位相関係を、高周波の
位相比較クロックに基づいて比較している点が最も異な
っている。すなわち、位相比較対象の信号以外の位相比
較クロックを位相比較回路１４に与えて動作させている
点が従来とは異なっている。

【００３３】そこで、以下、位相比較回路１４の詳細構
成及び動作を図２及び図３を参照して説明する。

【００３４】位相比較回路１４は、上述のように、入力
データのレジスタ１１への書き込みと読み出しが同時に
行なわれることによるデータ誤りを防ぐもので、書き込
みのタイミングと読み出しのタイミングを比較し、両タ
イミングがある時間以内に近づくとリセットパルスを出
力するものである。

【００３５】図２において、位相比較回路１４は、立ち
下がり検出回路２０、ラッチ用フリップフロップ回路２
６及びアンド回路２７から構成されている。

【００３６】立ち下がり検出回路２０は、ラッチ用（Ｄ
型）フリップフロップ回路２１及び２２と、インバータ
回路２３及び２４と、アンド回路２５とからなる。立ち
下がり検出回路２０において、読み出しパルスＲm はフ
リップフロップ回路２１に入力され、インバータ回路２
３を介することで反転された位相比較クロックによって
ラッチされる。このラッチ出力は、反転された位相比較
クロックによってフリップフロップ回路２２でさらにラ
ッチされてアンド回路２５に与えられる一方、インバー
タ回路２４を介して反転されてアンド回路２５に与えら
れる。かくして、アンド回路２５からは、図３（ｂ）に
示す読み出しパルスＲm の立ち下がりを、図３（ｃ）に
示す位相比較クロックの立ち下がりエッジで検出した、
位相比較クロックの周期をパルス幅とする図３（ｅ）に
示す検出パルスが得られ、アンド回路２７に出力され
る。

【００３７】図３（ａ）に示す書き込みパルスＷm は、
ラッチ用フリップフロップ回路２６に与えられ、図３
（ｃ）に示す位相比較クロックに基づいてラッチされ、
図３（ｄ）に示すラッチパルスが得られ、これがアンド
回路２７に出力される。

【００３８】これにより、読み出しパルスＲm の立ち下
がりを、位相比較クロックの立ち下がりエッジで検出し
た検出パルスと、書き込みパルスＷm を位相比較クロッ
クでラッチしたラッチパルスとが共に論理“１”のと
き、読み出しパルスＲm 及び書き込みパルスＷm がほぼ
同相として、図３（ｆ）に示すリセットパルスがアンド
回路２７から上述した書き込み制御回路１２に出力され
る。

【００３９】すなわち、図３に示すほぼ同相の位相関係
の場合、読み出しパルスＲm は、位相比較クロックの立
ち下がりタイミングである時刻…、ｔa 、ｔb …でサン
プリングされ、これら相前後するサンプリング時刻ｔa
、ｔb 間の時刻ｔ0 で、書き込みパルスＷm が論理
“１”であるので、時刻ｔb からほぼ同相を指示するリ
セットパルス（パルス幅は位相比較クロックの周期の１
／２）が出力される。

【００４０】以上のように、上記第１実施例によれば、
書き込みタイミングと読み出しタイミングの時間間隔
（位相関係）を、書き込みクロックより高速の位相比較
クロックを用いて判断してリセットをかけるようにした
ので、従来のクロック乗せ換え回路よりリセットをかけ
る（同相と判断する）時間間隔を狭く設定でき、すなわ
ち、リセット直後における位相余裕を大きくすることが
できる。言い換えると、レジスタ１１の容量（段数）が
少なくても、リセットがかかる回数を少なくできる。

【００４１】なお、この第１実施例の変形実施例として
は、(1) 位相比較回路１４の立ち下がり検出回路１４内
のフリップフロップ回路（２１、２２）の段数を任意段
数に増やしてリセットをかける時間間隔を任意間隔に増
大させたものや、(2) 読み出しクロックに同期した読み
出しクロックのｎ倍の周波数のクロックを位相比較クロ
ックに用いたものや、(3) レジスタ１１の異なるエリア
（接近していることは必要である）に係る書き込みパル
スＷi 及び読み出しパルスＲj との位相比較を行なうも
の等を挙げることができる。

【００４２】（Ｂ）第２実施例 次に、本発明によるクロック乗せ換え回路の第２実施例
を図面を参照しながら詳述する。ここで、図４がこの第
２実施例のクロック乗せ換え回路３０の構成を示すもの
であり、上述した図１との同一、対応部分には対応符号
を付して示している。

【００４３】上記第１実施例のクロック乗せ換え回路１
０は、クロック乗せ換え前後のデータが共にシリアルデ
ータ（又はパラレルデータ）であるものであったが、こ
の第２実施例のクロック乗せ換え回路３０は、入力され
たシリアルデータを当該回路３０からパラレルデータと
して出力するものであり、当然にクロック乗せ換え動作
も実行するものである。

【００４４】例えば、伝送路クロックに同期したシリア
ルデータを、装置内にパラレルデータとして取り込む伝
送装置に設けられるクロック乗せ換え回路に、この第２
実施例のクロック乗せ換え回路を適用できる。

【００４５】図４において、この第２実施例のクロック
乗せ換え回路３０は、シリアル／パラレル変換回路３１
が新たに設けられている点、乗せ換え用レジスタ１１Ａ
及び出力ラッチ用フリップフロップ回路１５Ａがパラレ
ルデータ対応になっている点等が、上記第１実施例のク
ロック乗せ換え回路１０と異なっている。

【００４６】シリアル／パラレル変換回路３１には、入
力シリアルデータ及びこの入力シリアルデータに同期し
たシリアルクロックが入力される。シリアル／パラレル
変換回路３１は、入力されたシリアルデータをシリアル
クロックに従ってパラレルデータに変換してレジスタ１
１Ａに出力すると共に、内部でシリアルデータを分周し
てパラレルデータに同期したクロック（書き込みクロッ
ク）を形成して書き込み制御回路１２Ａに与える。

【００４７】シリアル／パラレル変換回路３１から出力
されたパラレルデータが書き込み制御回路１２Ａからの
書き込みパルスＷi に従ってレジスタ１１Ａに書き込ま
れ、また、レジスタ１１Ａに格納されたパラレルデータ
が読み出し制御回路１３からの読み出しパルスＲi に従
って読み出されてフリップフロップ回路１５Ａにラッチ
される動作は、レジスタ１１Ａ及びフリップフロップ回
路１５Ａがパラレルデータを処理する点を除き、上記第
１実施例とほぼ同一である。

【００４８】なお、シリアルクロックは、当然に書き込
みクロック及び読み出しクロックの整数倍（パラレルデ
ータのビット数倍）の周波数を有するものである。

【００４９】また、位相比較回路１４Ａによる動作も、
位相比較クロックとしてシリアルクロックがそのまま与
えられる点を除き、第１実施例とほぼ同一である。すな
わち、位相比較回路１４Ａは、データのレジスタ１１Ａ
への書き込みと読み出しが同時に行なわれることによる
データ誤りを防ぐため、シリアルクロック（位相比較ク
ロック）に基づいて、書き込み制御回路１２Ａから与え
られる書き込みパルスＷm 及び読み出し制御回路１３Ａ
から与えられる読み出しパルスＲm 間の位相比較を行な
い、これら位相がほぼ同相の場合に書き込み制御回路１
２Ａにリセットパルスを与えてリセットさせる。

【００５０】従って、位相比較回路１４Ａとして、第１
実施例と同様な詳細構成（図２参照）を有して同様な処
理（図３参照）を行なうものを適用できる。

【００５１】以上のように、入力がシリアルデータで出
力がパラレルデータという点が第１実施例とは異なって
いるが、この第２実施例によっても、書き込みタイミン
グと読み出しタイミングの時間間隔（位相関係）を、レ
ジスタ１１Ａの書き込みタイミングに係る書き込みクロ
ックより高速のクロック（シリアルクロック）を用いて
判断して書き込み制御回路１２Ａにリセットをかけるよ
うにしたので、従来のクロック乗せ換え回路よりリセッ
トをかける時間間隔を狭く設定でき、すなわち、リセッ
ト直後における位相余裕を大きくすることができる。

【００５２】なお、入力がシリアルデータで出力がパラ
レルデータのクロック乗せ換え回路としては、第２実施
例の他に、レジスタの後段側にシリアル／パラレル変換
回路を設けるものが考えられるが、レジスタの動作速度
が高速となるので、第２実施例の構成が好ましい。

【００５３】（Ｃ）第３実施例 次に、本発明によるクロック乗せ換え回路の第３実施例
を図面を参照しながら詳述する。ここで、図５がこの第
３実施例のクロック乗せ換え回路４０の構成を示すもの
であり、上述した図１との同一、対応部分には同一符号
を付して示している。

【００５４】上記第１実施例のクロック乗せ換え回路１
０は、クロック乗せ換え前後のデータが共にシリアルデ
ータ（又はパラレルデータ）であるものであったが、こ
の第３実施例のクロック乗せ換え回路４０は、入力され
たパラレルデータを当該回路４０からシリアルデータと
して出力するものであり、当然にクロック乗せ換え動作
も実行するものである。

【００５５】例えば、伝送装置内で処理して得た所定ク
ロックに同期しているパラレルデータを、伝送路にシリ
アルデータとして出力する伝送装置に設けられるクロッ
ク乗せ換え回路には、この第３実施例のクロック乗せ換
え回路を適用できる。

【００５６】図５において、この第３実施例のクロック
乗せ換え回路４０は、パラレル／シリアル変換回路４１
が新たに設けられている点や、位相比較回路１４Ｂによ
るリセット対象が読み出し制御回路１３Ｂである点等
が、上記第１実施例のクロック乗せ換え回路１０と異な
っている。

【００５７】この第３実施例の書き込み制御回路１２Ｂ
には、入力パラレルデータに同期した書き込みクロック
が与えられ、書き込み制御回路１２Ｂは、書き込みクロ
ックが与えられる毎に、その周期をパルス幅とする有意
な書き込みパルスＷi を変更させてレジスタ１１Ｂに与
える。これにより、入力パラレルデータはレジスタ１１
Ｂに格納される。

【００５８】読み出し制御回路１３Ｂには、当該クロッ
ク乗せ換え回路４０から出力されるシリアルデータの同
期用シリアルクロックと、後述するパラレル／シリアル
変換回路４１から出力された読み出しクロックとが入力
され、読み出し制御回路１３Ｂは、読み出しクロックが
与えられる毎に、シリアルクロックの周期をパルス幅と
する有意な読み出しパルスＲi を変更させてレジスタ１
１Ｂに与える。これにより、レジスタ１１Ｂのエリアｉ
に格納されているパラレルデータが読み出され、フリッ
プフロップ回路１５Ｂによってシリアルクロックに基づ
いてラッチされる。

【００５９】この第３実施例の場合、フリップフロップ
回路１５Ｂにラッチされたデータが当該クロック乗せ換
え回路４０からの出力データとはならず、このラッチさ
れたパラレルデータはパラレル／シリアル変換回路４１
に与えられる。パラレル／シリアル変換回路４１には、
上述したシリアルクロックが入力される。パラレル／シ
リアル変換回路４１は、内部でこのシリアルクロックを
パラレル度に応じて分周し、その分周クロックで入力さ
れたパラレルデータを取り込み、シリアルクロックに基
づいてシリアルデータに変換して出力する。分周クロッ
クは、上述のように、読み出しクロックとして読み出し
制御回路１３Ｂに与えられる。

【００６０】位相比較回路１４Ｂには、書き込み制御回
路１２Ｂからの書き込みパルスＷmと、読み出し制御回
路１３Ｂからの読み出しパルスＲm と、シリアルクロッ
クとが与えられ、シリアルクロックに基づいて、書き込
みパルスＷm 及び読み出しパルスＲm 間の位相比較を行
ない、これら位相がほぼ同相の場合に、読み出し制御回
路１３Ｂにリセットパルスを与える。

【００６１】この第３実施例の場合、位相比較に供する
高速クロックが読み出し系に関するものであるので、読
み出し制御回路１３Ｂをリセットするようにしている。

【００６２】そのため、位相比較回路１４Ｂは、図６に
示すように、第１実施例の位相比較回路１４とほぼ同様
な構成を有するが、立ち下がり検出回路２０Ｂに書き込
みパルスＷm を入力し、読み出しパルスＲm をフリップ
フロップ回路２６Ｂにラッチさせるようにしている点が
第１実施例とは異なっている。

【００６３】以上のように、入力がパラレルデータで出
力がシリアルデータという点が第１実施例とは異なって
いるが、この第３実施例によっても、書き込みタイミン
グと読み出しタイミングの時間間隔（位相関係）を、レ
ジスタ１１Ｂの読み出しクロックより高速のクロック
（シリアルクロック）を用いて判断して読み出し制御回
路１３Ｂにリセットをかけるようにしたので、従来のク
ロック乗せ換え回路よりリセットをかける時間間隔を狭
く設定でき、すなわち、リセット直後における位相余裕
を大きくすることができる。

【００６４】なお、入力がパラレルデータで出力がシリ
アルデータのクロック乗せ換え回路としては、第３実施
例の他に、レジスタの前段側にパラレル／シリアル変換
回路を設けるものが考えられるが、レジスタの動作速度
が高速となるので、第３実施例の構成が好ましい。

【００６５】（Ｄ）第４実施例 次に、本発明によるクロック乗せ換え回路の第４実施例
を図面を参照しながら説明する。

【００６６】この第４実施例は、外部から高速クロック
が与えられないクロック乗せ換え回路に関する。例え
ば、図１に示した第１実施例のクロック乗せ換え回路構
成において、外部から位相比較クロックが入力されない
クロック乗せ換え回路に関する。従って、位相比較回路
１４Ｃの構成が第１実施例とは異なっている。

【００６７】そこで、第４実施例については、位相比較
回路１４Ｃの構成及び動作について説明する。

【００６８】この第４実施例の位相比較回路１４Ｃは、
書き込みパルスＷm 及び読み出しパルスＲm をあたかも
高速の位相比較クロックに基づいて位相比較したと同様
な位相比較を行なうものである。すなわち、書き込みパ
ルスＷm 及び読み出しパルスＲm の狭い期間同士で位相
を比較するものである。

【００６９】位相比較回路１４Ｃは、書き込みパルスＷ
m の立ち下がりを検出する第１の立ち下がり検出回路
（検出パルス形成部）５０と、読み出しパルスＲm 立ち
下がりを検出する第２の立ち下がり検出回路（位相関係
判定部）６０とでなる。

【００７０】第１の立ち下がり検出回路５０は、書き込
みパルスＷm を２個のインバータ回路５１及び５２を介
してアンド回路５３に与え、また、書き込みパルスＷm
を１個のインバータ回路５４を介してアンド回路５３に
与えることで、書き込みパルスＷm の立ち下がりエッジ
を検出し、インバータ回路（５１、５２、５４）の伝搬
遅延時間をパルス幅とする検出パルスを得て、第２の立
ち下がり検出回路６０に出力するものである。

【００７１】第２の立ち下がり検出回路６０において
は、読み出しパルスＲm を、第１の立ち下がり検出回路
５０からの検出パルスに基づいてラッチ回路６１でラッ
チしてアンド回路６２に与え、また、読み出しパルスＲ
m を、第１の立ち下がり検出回路５０からの検出パルス
を２個のインバータ回路６３及び６４を介して遅延させ
たパルスに基づいてラッチ回路６５でラッチし、インバ
ータ回路６６を介して反転させてアンド回路６２に与え
る。従って、読み出しパルスＲm の立ち下がりエッジの
インバータ回路による伝搬遅延時間程度の前後期間に、
書き込みパルスＷm の立ち下がり検出パルスが位置して
いると、両ラッチ回路６１及び６５からの出力論理が異
なり、その結果、アンド回路６２から有意なパルスが出
力され、これがリセットパルスとして例えば図示しない
書き込み制御回路に与えられる。

【００７２】従って、この第４実施例によっても、位相
比較される書き込みパルス及び読み出しパルスより十分
に狭い期間で同相か否かの判断を行ない、リセットパル
スを得るようにしているので、従来のクロック乗せ換え
回路よりリセットをかける時間間隔を狭く設定でき、す
なわち、リセット直後における位相余裕を大きくするこ
とができる。

【００７３】なお、第４実施例の変形実施例としては、
第１の立ち下がり検出回路５０に読み出しパルスを入力
し、第２の立ち下がり検出回路６０に書き込みパルスを
入力するものを挙げることができる。また、遅延機能を
も担うインバータ回路の段数を図７より多くしたものを
挙げることができる。

【００７４】（Ｅ）他の実施例 上記実施例の説明においても、他の実施例を示したが、
これ以外にも以下のような他の実施例を挙げることがで
きる。

【００７５】上記実施例においては、書き込みパルスや
読み出しパルスによってアクセスエリアが規定されるレ
ジスタを有するものを示したが、書き込みアドレスや読
み出しアドレスによってアクセスエリアが規定されるレ
ジスタ（メモリ）を有するものにも本発明を適用でき、
この場合には、アドレスデコードを設けてアドレスをデ
コードして得たパルスを位相比較回路に与えるようにす
れば良い。

【００７６】

【発明の効果】以上のように、本発明によれば、位相比
較手段に比較対象の２個の信号以外に高速の位相比較ク
ロックを与えたり、位相比較される一方の信号が所定の
位相状態にあるときに狭いパルス幅の検出パルスを生成
しこの狭パルス幅の検出パルスに従って他方の信号の位
相を判定したりするようにしたので、位相比較対象の２
個の信号において位相比較に供する期間を狭くでき、リ
セットがかかるまでの位相余裕を大きくできて（位相吸
収能力を高くでき）、レジスタの容量（段数）も低減可
能にできる。

【図面の簡単な説明】

【図１】第１実施例の全体構成を示すブロック図であ
る。

【図２】第１実施例の位相比較回路の詳細構成を示すブ
ロック図である。

【図３】図２の各部タイミングチャートである。

【図４】第２実施例の全体構成を示すブロック図であ
る。

【図５】第３実施例の全体構成を示すブロック図であ
る。

【図６】第３実施例の位相比較回路の詳細構成を示すブ
ロック図である。

【図７】第４実施例の位相比較回路の詳細構成を示すブ
ロック図である。

【符号の説明】

１０、３０、４０ クロック乗せ換え回
路、 １１、１１Ａ、１１Ｂ レジスタ、 １２、１２Ａ、１２Ｂ 書き込み制御回路、 １３、１３Ａ、１３Ｂ 読み出し制御回路、 １４、１４Ａ、１４Ｂ、１４Ｃ 位相比較回路、 ３１ シリアル／パラレル変
換回路、 ４１ パラレル／シリアル変
換回路、 ５０ 立ち下がり検出回路
（検出パルス形成部） ６０ 立ち下がり検出回路
（位相関係判定部）

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 書き込み制御手段が書き込みクロックに
   基づいて生成した書き込み制御信号によって入力データ
   をレジスタに書き込むと共に、読み出し制御手段が読み
   出しクロックに基づいて生成した読み出し制御信号によ
   ってレジスタからデータを読み出してクロック乗せ換え
   を行なうものであって、位相比較手段が、書き込み制御
   信号及び読み出し制御信号の位相関係を比較し、その位
   相関係が所定の位相関係のときに書き込み制御手段又は
   読み出し制御手段の一方をリセットするクロック乗せ換
   え回路において、 上記位相比較手段が、書き込みクロック又は読み出しク
   ロックに同期したそのクロックの整数倍の周波数を有す
   る位相比較クロックに基づいて、書き込み制御信号及び
   読み出し制御信号の位相関係を比較することを特徴とす
   るクロック乗せ換え回路。
2. 【請求項２】 上記レジスタの前段側にシリアル／パラ
   レル変換手段を備え、このシリアル／パラレル変換手段
   に与える入力用シリアルクロックを、上記位相比較手段
   が位相比較クロックとして用いることを特徴とした請求
   項１に記載のクロック乗せ換え回路。
3. 【請求項３】 上記レジスタの後段側にパラレル／シリ
   アル変換手段を備え、このパラレル／シリアル変換手段
   に与える出力用シリアルクロックを、上記位相比較手段
   が位相比較クロックとして用いることを特徴とした請求
   項１に記載のクロック乗せ換え回路。
4. 【請求項４】 書き込み制御手段が書き込みクロックに
   基づいて生成した書き込み制御信号によって入力データ
   をレジスタに書き込むと共に、読み出し制御手段が読み
   出しクロックに基づいて生成した読み出し制御信号によ
   ってレジスタからデータを読み出してクロック乗せ換え
   を行なうものであって、位相比較手段が、書き込み制御
   信号及び読み出し制御信号の位相関係を比較し、その位
   相関係が所定の位相関係のときに書き込み制御手段又は
   読み出し制御手段の一方をリセットするクロック乗せ換
   え回路において、 上記位相比較手段が、書き込み制御信号又は読み出し制
   御信号の一方が所定の位相状態にあるとき、書き込みク
   ロック及び読み出しクロックの周期より十分に小さいパ
   ルス幅を有する検出パルスを形成する検出パルス形成部
   と、この検出パルスに基づいて、書き込み制御信号又は
   読み出し制御信号の他方が所定の位相状態にあることを
   判定して書き込み制御手段又は読み出し制御手段の一方
   をリセットさせる位相関係判定部とからなることを特徴
   とするクロック乗せ換え回路。