JPH1165728A - バスアクセス回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵ回路部とバスを介して接続されるＬＳ
Ｉ回路部におけるバスアクセス回路に関し、伝送路特性
に影響されずに、安定且つ正常にデータを書込み又は読
出す。 【解決手段】 ＣＰＵ回路部とバスを介して接続され、
ＣＰＵ回路部の制御により、バス上のデータを内部レジ
スタ部１５に書込み、内部レジスタ部１５のデータをバ
ス上に読出すＬＳＩ回路部のバスアクセス回路におい
て、バス上のデータ，アドレス信号及び書込制御信号又
は読出制御信号を、ＬＳＩ回路部のＬＳＩクロック信号
に従って取込むクロック乗換部１１と、このクロック乗
換部１１からの書込制御信号又は読出制御信号を前記Ｌ
ＳＩクロック信号に従って微分し、この微分出力信号
を、バスデータを内部レジスタ部１５に書込むイネーブ
ル信号、又は内部レジスタ部１５のデータを出力レジス
タ１７に書込むイネーブル信号とする微分回路１４−１
及び１４−２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ回路部とバ
スを介して接続され、ＣＰＵ回路部のＣＰＵクロックに
同期したバス上のデータを内部レジスタ部に書込み、又
は内部レジスタ部のデータをバス上に送出するＬＳＩ回
路部におけるバスアクセス回路に関する。

【０００２】

【従来の技術】従来のバスアクセス回路を図６及び図７
に示す。図６に示すバスアクセス回路はエッジトリガ型
バスアクセス回路と称されるものであり、６１はデコー
ド回路、６２はライトクロック生成部、６３はリードク
ロック生成部及びバスイネーブル生成部、６４は内部レ
ジスタ部、６５はセレクタ、６６は出力レジスタ、６７
はゲート回路、６８はバッファ回路である。端子ＡＤ
Ｄ、ＸＣＳ、ＸＷＥ及びＸＲＥは、ＣＰＵ回路部から送
出されるアドレス信号、チップセレクト信号、書込制御
信号及び読出制御信号が入力される端子、端子ＢＵＳＤ
ＡＴＡはバス上のデータを入力又はバス上へデータを出
力する端子である。ｋはデータ本数、ｍはアドレス本
数、ｎは内部レジスタ数、ｎｗは書込み可能な内部レジ
スタ数である。

【０００３】デコード回路６１は、端子ＡＤＤからのｍ
ビット構成のアドレス信号をデコードして１つの内部レ
ジスタ部６４を指定する。又ライトクロック生成部６２
は、端子ＸＷＥ，ＸＣＳからの書込制御信号と、チップ
セレクト信号と、書込み可能な内部レジスタ数に従った
デコード出力信号とが入力され、内部レジスタ部６４の
クロック端子ＣＫにライトクロックを入力する。又バス
上のデータが端子ＢＵＳＤＡＴＡからバッファ回路６８
を介して内部レジスタ部６４のデータ端子Ｄに入力さ
れ、クロック端子ＣＫにライトクロックが入力されるこ
とにより、バス上のデータを内部レジスタ部６４に書込
むことになる。

【０００４】又チップセレクト信号が端子ＸＣＳに入力
された状態で、読出制御信号が端子ＸＲＥに入力される
と、リードクロック生成部及びバスイネーブル生成部６
３は読出制御信号のエッジをトリガにしてリードクロッ
ク及びバスイネーブル信号を生成し、リードクロックを
出力レジスタ６６のクロック端子ＣＫに加え、バスイネ
ーブル信号をゲート回路６７のゲート端子に加える。又
端子ＡＤＤに入力されたアドレス信号がデコード回路６
１によりデコードされ、そのデコード出力信号によりセ
レクタ６５が制御され、１つの内部レジスタ部６４が選
択されて、その選択された内部レジスタ部６４のデータ
が出力レジスタ６６のデータ端子Ｄに入力される。又リ
ードクロック生成部及びバスイネーブル生成部６３から
のバスイネーブル信号がゲート回路６７に入力されて、
出力レジスタ６６の出力端子からのデータがゲート回路
６７を介して端子ＢＵＳＤＡＴＡからバスに送出され
る。

【０００５】又、図７に示す従来のバスアクセス回路は
パルス処理型バスアクセス回路と称されるものであり、
７１はデコード回路、７２はライトイネーブル生成部、
７３はリードイネーブル生成部及びバスイネーブル生成
部、７４は内部レジスタ部、７５はセレクタ、７６は出
力レジスタ、７７はゲート回路、７８はバッファ回路で
ある。端子ＣＰＵＣＬＫはＣＰＵ回路部（図示を省略）
から送出されるＣＰＵクロックが入力される端子であ
る。端子ＡＤＤ、ＸＣＳ、ＸＷＥ、ＸＲＥ及びＢＵＳＤ
ＡＴＡ及び符号ｋ、ｍ、ｎ、ｎｗは前述した図６のエッ
ジトリガ型バスアクセス回路と同一であるから重複した
説明は省略する。

【０００６】デコード回路７１は前述したエッジトリガ
型バスアクセス回路におけるデコード回路６１と同様の
ものである。ライトイネーブル生成部７２は、前述した
エッジトリガ型バスアクセス回路におけるライトクロッ
ク生成部６２と同様に書込み可能な内部レジスタ（個数
ｎｗ）対応に設けられ、端子ＸＷＥに書込制御信号が加
えられると、対応する内部レジスタ部７４のイネーブル
端子Ｅにイネーブル信号を加える。又、リードクロック
生成部及びバスイネーブル生成部７３は、端子ＸＣＳか
らチップセレクト信号と、端子ＸＲＥから読出制御信号
とが加えられると、出力レジスタ７６のイネーブル端子
Ｅにイネーブル信号を加え、且つゲート回路７７にバス
イネーブル信号を加える。

【０００７】端子ＣＰＵＣＬＫに入力されるＣＰＵクロ
ックを、内部レジスタ部７４のクロック端子ＣＫ及び出
力レジスタ７６のクロック端子ＣＫに加え、且つイネー
ブル端子Ｅにイネーブル信号を加えることにより、ＣＰ
Ｕクロックの立ち上がりのタイミングで、内部レジスタ
部７４及び出力レジスタ７６のデータ端子Ｄに入力され
たデータを取込む。このような内部レジスタ部７４及び
出力レジスタ７６のデータ取込みがＣＰＵクロックの立
ち上がりのタイミングに行われる点を除いては、前述の
エッジトリガ型バスアクセス回路と同様であるので、重
複した説明は省略する。

【０００８】以上述べたように、エッジトリガ型バスア
クセス回路は、ＣＰＵ回路部からＬＳＩ回路部へ送出さ
れる書込制御信号及び読出制御信号のエッジをトリガに
してバス上からのデータの書込み又はバス上へのデータ
の読出しを行うものであり、又、パルス処理型バスアク
セス回路は、ＣＰＵ回路部からＬＳＩ回路部へ送出され
るＣＰＵクロックの立ち上がりをトリガにしてバス上か
らデータの書込み又はバス上へデータの読出しを行うも
のである。

【０００９】

【発明が解決しようとする課題】ＣＰＵ回路部とバスを
介して接続された複数のＬＳＩ回路部に対して、それぞ
れＣＰＵ回路部からＣＰＵクロックを供給する場合、図
７に示すようなパルス処理型バスアクセス回路を適用す
ることができるが、ＣＰＵ回路部のクロック発生部の負
荷が大きくなり過ぎることがある。そこで、図６に示す
ようなエッジトリガ型バスアクセス回路が適用されるこ
とになる。

【００１０】このエッジトリガ型バスアクセス回路は、
ＣＰＵ回路部から送出される書込制御信号及び読出制御
信号のエッジで、書込み動作及び読出し動作を行うもの
であるが、書込制御信号及び読出制御信号又はＣＰＵク
ロックは、それらを伝送するケーブルの伝送路特性の劣
化や信号伝送の高速化等により、エッジ部分又は立ち上
がり部分において、波形のなまり、歪み又は反射による
乱れを生じることが多く、信号のエッジ部分又は立ち上
がり部分で書込み動作及び読出し動作を行う従来のバス
アクセス回路は、エッジ部分又は立ち上がり部分で前記
のような不安定な波形となる伝送路特性の下では、安定
且つ正常な書込み動作及び読出し動作を行うことができ
ないという問題があった。

【００１１】本発明は、ＣＰＵ回路部とバスを介して接
続されるＬＳＩ回路部のバスアクセスにおいて、高速に
伝送される信号に対して伝送路特性に影響されずに、安
定且つ正常にデータを書込み又は読出すことを目的とす
る。

【００１２】

【課題を解決するための手段】本発明のバスアクセス回
路は、（１）ＣＰＵ回路部とバスを介して接続され、前
記ＣＰＵ回路部の制御により、前記バス上のデータを内
部レジスタ部に書込み、又は前記内部レジスタ部のデー
タを前記バス上に読出すＬＳＩ回路部のバスアクセス回
路において、前記ＣＰＵ回路部のＣＰＵクロックに同期
した前記バス上のデータ，アドレス信号及び書込制御信
号又は読出制御信号を、前記ＬＳＩ回路部のＬＳＩクロ
ックに従って取込むクロック乗換部と、このクロック乗
換部からの前記書込制御信号又は読出制御信号を前記Ｌ
ＳＩクロックに従って微分し、この微分出力信号を前記
クロック乗換部からのデータを前記内部レジスタ部に書
込むイネーブル信号、又は前記内部レジスタ部から読出
したデータを出力レジスタに書込むイネーブル信号とす
る微分回路とを備えている。

【００１３】又（２）前記バスアクセス回路は、バス上
のデータをＬＳＩクロックによって取込むデータ用フリ
ップフロップと、アドレス信号及び書込制御信号又は読
出制御信号を前記ＬＳＩクロックによって取込む１段の
フリップフロップとを有するクロック乗換部と、データ
用フリップフロップの入力データと出力データとを比較
する比較回路と、この比較回路の比較一致出力信号と前
記クロック乗換部からのアドレス信号をデコードしたデ
コード出力信号と前記クロック乗換部からの書込制御信
号とを基に書込制御信号を生成するライトイネーブル生
成部と、このライトイネーブル生成部からの書込制御信
号を前記ＬＳＩクロックによって微分する微分回路と、
この微分回路の微分出力信号をイネーブル信号としてイ
ネーブル端子に、前記ＬＳＩクロックをクロック端子
に、前記クロック乗換部の前記データ用フリップフロッ
プの出力データをデータ端子にそれぞれ入力する内部レ
ジスタ部とを備えている。

【００１４】又（３）前記バスアクセス回路は、バス上
のアドレス信号及び書込制御信号又は読出制御信号を前
記ＬＳＩクロックによって取込む１段のフリップフロッ
プを有するクロック乗換部と、このクロック乗換部から
のアドレス信号をデコードしたデコード出力信号によっ
て内部レジスタ部からのデータを選択出力するセレクタ
と、クロック乗換部からの読出制御信号を前記ＬＳＩク
ロックによって微分する微分回路と、この微分回路の微
分出力信号をイネーブル信号としてイネーブル端子に、
前記セレクタからのデータをデータ端子に、前記ＬＳＩ
クロックをクロック端子にそれぞれ入力する出力レジス
タと、この出力レジスタの出力端子からのデータを前記
読出制御信号を基に形成したバスイネーブル信号によっ
て前記バスに送出するゲート回路とを備えている。

【００１５】

【発明の実施の形態】図１は本発明の実施の形態の説明
図であり、１１はクロック乗換部、１２はデコード回
路、１３−１はライトイネーブル生成部、１３−２はリ
ードイネーブル生成部、１４−１、１４−２は微分回
路、１５は内部レジスタ部、１６はセレクタ、１７は出
力レジスタ、１８はバスイネーブル生成部、１９−１は
ゲート回路、１９−２はバッファ回路である。端子ＬＳ
ＩＣＬＫはＬＳＩ回路部から送出されるＬＳＩクロック
が入力される端子、端子ＡＤＤ、ＸＣＳ、ＸＷＥ及びＸ
ＲＥは、図示を省略したＣＰＵ回路部から送出されるア
ドレス信号、チップセレクト信号、書込制御信号及び読
出制御信号が入力される端子、端子ＢＵＳＤＡＴＡはバ
ス上のデータを入力又はバス上へデータを出力する端子
である。ｋはデータ本数、ｍはアドレス本数、ｎは内部
レジスタ数、ｎｗは書込み可能な内部レジスタ数であ
る。又、点線の左側は書込部、右側は読出部である。

【００１６】ＣＰＵ回路部からの書込み要求により、Ｃ
ＰＵクロックに従ったｋビット構成のバスデータ、ｍビ
ット構成のアドレス信号、書込制御信号及びチップセレ
クト信号が、それぞれ端子ＢＵＳＤＡＴＡ、ＡＤＤ、Ｘ
ＷＥ、ＸＣＳに入力されると、それらのデータ及び信号
は、クロック乗換部１１にＬＳＩクロックによって取り
込まれる。従って、バスアクセス回路内ではＬＳＩクロ
ックに同期して処理が行われる。クロック乗換部１１を
経たバスデータは内部レジスタ部１５の入力端子に加え
られる。

【００１７】又、クロック乗換部１１を経たアドレス信
号はデコード回路１２に入力され、デコード回路１２
は、アドレス信号から書込可能なｎｗ個の内部レジスタ
部１５に対応したライトイネーブル生成部１３−１を指
定する信号を出力する。ライトイネーブル生成部１３−
１は、デコード回路１２のデコード出力信号が入力さ
れ、且つ、クロック乗換部１１を経た書込制御信号及び
チップセレクト信号が加えられると、それらの信号が共
に加えられている期間中、所定のレベル、例えばハイレ
ベルの信号を出力し、その出力信号は微分回路１４−１
に加えられる。

【００１８】微分回路１４−１は、ＬＳＩクロックで動
作し、ライトイネーブル生成部１３−１から入力される
ハイレベルの信号を１クロック周期の時間幅の１個のパ
ルスとして出力し、その出力を内部レジスタ部１５のイ
ネーブル端子に加える。

【００１９】内部レジスタ部１５は、微分回路１４−１
からのＬＳＩクロックに同期したパルスによりイネーブ
ル状態となり、クロック乗換部１１から出力されるバス
データを取込む。この微分回路１４−１によるパルス化
処理により、１回の書込み要求として端子ＸＷＥに複数
クロック分の期間にわたって書込制御信号が入力されて
も、書込み動作は１つのクロックにより１回行われるだ
けである。この内部レジスタ部１５に書き込まれたデー
タは図示を省略したＬＳＩ回路部内に転送される。

【００２０】一方、ＬＳＩ回路部内では各種のデータ処
理がなされ、処理されたデータはＬＳＩ回路部の内部レ
ジスタ部１５に記憶される。内部レジスタ部１５に記憶
されたデータをＣＰＵ回路部が読出す場合、ＣＰＵ回路
部はＬＳＩ回路部の内部レジスタ部１５のアドレス信
号、チップセレクト信号及び読出制御信号を送出するこ
とにより、ＬＳＩ回路部のバスアクセス回路に対して読
出要求を行う。ＬＳＩ回路部のバスアクセス回路では、
ＣＰＵ回路部から読出要求により、ＣＰＵクロックに従
ったアドレス信号、チップセレクト信号及び読出制御信
号が端子ＡＤＤ、ＸＣＳ、ＸＲＥに入力されると、それ
らの信号を、クロック乗換部１１にＬＳＩクロックによ
って取り込む。それによって、前述のように各信号は、
ＣＰＵクロックからＬＳＩクロックに乗り換えられるこ
とになる。

【００２１】そして、クロック乗換部１１を経たアドレ
ス信号をデコード回路１２に入力し、デコード回路１２
は該アドレス信号から内部レジスタ部１５を指定する信
号をセレクタ１６に出力する。セレクタ１６はデコード
回路１２からの信号により指定される内部レジスタ部１
５に記憶されているデータを出力レジスタ１７に出力す
る。

【００２２】リードイネーブル生成部１３−２は、クロ
ック乗換部１１を経た読出制御信号及びチップセレクト
信号が加えられると、それらの信号が共に加えられてい
る期間中、所定のレベル、例えばハイレベルの信号を出
力し、その出力信号は微分回路１４−２に加えられる。

【００２３】微分回路１４−２は、ＬＳＩクロックで動
作し、リードイネーブル生成部１３−２から入力される
ハイレベルの信号を１クロック周期の時間幅の１個のパ
ルスとして出力し、その出力を出力レジスタ１７のイネ
ーブル端子に加える。出力レジスタ１７は、微分回路１
４−２から入力されるパルスによりイネーブル状態とな
り、内部レジスタ部１５から、セレクタ１６を介して出
力されるデータを取り込む。微分回路１４−２によるパ
ルス化処理によって、１回の読出し要求として端子ＸＲ
Ｅに複数クロック分の期間にわたって読出制御信号が入
力されても、読出し動作は１つのクロックにより１回行
われるだけである。読出されたデータは、バスイネーブ
ル生成部１８により制御されるゲート回路１９−１を介
してバスデータ端子ＢＵＳＤＡＴＡから送出される。

【００２４】図２は本発明の実施の形態の書込部の説明
図を示し、又その動作のタイムチャートを図３に示す。
２１−１はクロック乗換部１１におけるバス上のデータ
をＬＳＩクロックによって取り込む１段構成のデータ用
フリップフロップ、２１−２は乗換部１１におけるアド
レス信号、書込制御信号及びチップセレクト信号をＬＳ
Ｉクロックによって取り込む１段構成のフリップフロッ
プ、２２はデコード回路、２３はライトイネーブル生成
部ゲート回路、２４はフリップフロップ２４−１及びア
ンド回路２４−２からなる微分回路、２５は内部レジス
タ部、２６はデータ用フリップフロップの入力データと
出力データとを比較する排他的ノア回路からなる比較回
路であり、図１のバスデータの端子ＢＵＳＤＡＴＡとク
ロック乗換部１１との間のバッファ回路１９−２に相当
する部分は図示を省略している。又、図１のクロック乗
換部１１をフリップフロップ２１−１，２１−２により
構成した場合を示す。

【００２５】図３の（ａ）は例えば２５ＭＨｚのＣＰＵ
クロック、（ｂ）は端子ＢＵＳＤＡＴＡに加えられるバ
スデータ、（ｃ）は端子ＡＤＤに加えられるアドレス信
号、（ｄ）は端子ＸＣＳに加えられるチップセレクト信
号、（ｅ）は端子ＸＷＥに加えられる書込制御信号、
（ｆ）は端子ＬＳＩＣＬＫに加えられる例えば３８ＭＨ
ｚのＬＳＩクロック、（ｇ）はバスデータ、アドレス信
号、チップセレクト信号及び書込制御信号に対するクロ
ック乗換部の各フリップフロップ２１−１，２１−２の
出力、（ｈ）は比較回路２６の出力、（ｉ）はライトイ
ネーブル生成部ゲート回路２３の出力、（ｊ）は微分回
路のフリップフロップ２４−１の反転出力、（ｋ）は微
分回路のアンド回路２４−２の出力、（ｌ）は内部レジ
スタ２５の出力を示す。

【００２６】図２の各フリップフロップの２１−１，２
１−２，２４−１のクロック端子ＣＫに図３の（ｆ）に
示すＬＳＩクロックが供給され、ＬＳＩクロックにより
クロック乗換部のフリップフロップ２１−１，２１−２
はバスデータ、アドレス信号、書込制御信号及びチップ
セレクト信号を図３の（ｇ）に示すように取り込む。図
３の（ｇ）の時刻ｔ１にバスデータ及びアドレス信号が
取り込まれ、次の時刻ｔ２にチップセレクト信号が取り
込まれ、次の時刻ｔ４に書込制御信号が取り込まれ、Ｃ
ＰＵクロックからＬＳＩクロックへの乗換が行われる。

【００２７】ＣＰＵ回路部から書込制御信号が送出され
ている期間が、例えば３８ＭＨｚのＬＳＩクロックに対
して図３の（ｅ）に示すようにミニマムで１００ｎｓｅ
ｃと短いので、動作の遅延を伴うフリップフロップは最
小限の段数で構成し、クロック乗換、書込データのチェ
ック等の動作に伴う遅延時間を最短にし、書込制御信号
が現れている上記１００ｎｓｅｃの時間内にバス上のデ
ータの書込動作を行わなければならない。

【００２８】クロック乗換部のフリップフロップ２１−
２を経たアドレス信号は、アドレスデコード回路２２を
介してライトイネーブル生成部ゲート回路２３に加えら
れ、又クロック乗換部のフリップフロップ２１−２を経
た書込制御信号及びチップセレクト信号は直接ライトイ
ネーブル生成部ゲート回路２３に加えられる。ライトイ
ネーブル生成部ゲート回路２３にはさらに比較回路２６
の出力が加えられ、それらの論理積により図３の（ｉ）
に示すようにハイレベルの信号を出力し、その出力信号
を微分回路２４のフリップフロップ２４−１のデータ端
子Ｄに加える。

【００２９】微分回路２４のフリップフロップ２４−１
の反転出力端子＊Ｑは通常時はハイレベルであるから、
ライトイネーブル生成部ゲート回路２３の出力信号がハ
イレベルになると、アンド回路２４−２の出力信号はハ
イレベルとなり、次のＬＳＩクロックによりフリップフ
ロップ２４−１の反転出力＊Ｑはローレベルになるか
ら、微分回路２４は図３の（ｋ）に示すように１クロッ
ク周期の時間幅の１つのパルスを出力する。微分回路２
４の出力パルスは内部レジスタ部２５のイネーブル端子
Ｅに加えられる。内部レジスタ部２５はイネーブル信号
が加えられた状態でＬＳＩクロックが加えられるとその
立ち上がりで図３の（ｌ）に示すように時刻ｔ５でバス
データを書込む。

【００３０】ライトイネーブル生成部ゲート回路２３に
は、データ用フリップフロップ２１−１の入力データと
出力データとを比較する比較回路２６の比較一致出力信
号が加えられている。これは、比較回路２６の出力信号
がハイレベルとなると、ＣＰＵクロックからＬＳＩクロ
ックに乗り換えたバスデータが、クロック乗り換えの前
後において変化しないことを示すので、この比較回路２
６の出力信号をライトイネーブル生成部ゲート回路２３
に加えることにより、安定且つ正常なバスデータのみを
内部レジスタ部２５に書き込むようにしたものである。
即ち、ＬＳＩクロックへの乗り換えの際、乗り換え前の
バスデータと乗り換え後のバスデータとが不一致のとき
は、比較回路２６の出力信号はローレベルであるから、
内部レジスタ部２５にはイネーブル信号が加えられない
ので、内部レジスタ部２５への書込動作は行われない。

【００３１】又、クロック乗換部におけるフリップフロ
ップ２１−２を１段構成としたことにより、ＣＰＵ回路
部が書込制御信号を送出した図３の（ｅ）に示す時刻ｔ
３から、該書込制御信号がＬＳＩクロックにより取込ま
れる図３の（ｇ）に示す時刻ｔ４までの時間は、ＬＳＩ
クロックの１周期分以内である。そして、時刻ｔ４の
後、微分回路２４より微分出力信号がイネーブル信号と
して内部レジスタ２５のイネーブル端子Ｅに入力された
状態で、内部レジスタ２５のクロック端子ＣＫに入力さ
れるＬＳＩクロックの最初の立ち上がり部分が到来する
時刻は、図３の（ｋ）に示す時刻ｔ５であり、時刻ｔ４
から時刻ｔ５まではＬＳＩクロックの１周期分であるか
ら、時刻ｔ３から時刻５までの時間はＬＳＩクロックの
２周期分以内である。従って、ＣＰＵ回路部から書込制
御信号が送出された時刻ｔ３から、内部レジスタ２５が
バスデータを書込む時刻ｔ５までの時間は、ＬＳＩクロ
ックの２周期分以内である。

【００３２】ＬＳＩクロックが３８ＭＨｚであるとする
と、ＬＳＩクロック２周期分は約５３ｎｓｅｃであり、
ＣＰＵ回路部から書込制御信号が送出されてから、ＬＳ
Ｉクロック２周期分の約５３ｎｓｅｃ以内の時間経過後
に、内部レジスタ２５はバスデータを書込むことができ
るので、ＣＰＵ回路部からの書込制御信号が送出されて
いる期間が１００ｎｓｅｃ程度の短い期間の場合であっ
ても、ＣＰＵ回路部から書込制御信号が送出されている
１００ｎｓｅｃ程度の期間内にバスデータを充分な時間
的余裕をもって書込む取り込むことができる。

【００３３】図４は本発明の実施の形態の読出部の説明
図で、又その動作のタイムチャートを図５に示す。４１
は乗換部１１におけるアドレス信号，読出制御信号，チ
ップセレクト信号をＬＳＩクロックによって取り込む１
段構成のフリップフロップ、４２はデコード回路、４３
はリードイネーブル生成部ゲート回路、４４は微分回路
を構成するフリップフロップ４４−１及びアンド回路４
４−２からなる回路、４５はセレクタ、４６は出力レジ
スタ、４７はバスイネーブル生成部ゲート回路、４８は
内部レジスタ部、４９−１はゲート回路、４９−２はバ
ッファ回路である。

【００３４】図５の（ａ）は例えば２５ＭＨｚのＣＰＵ
クロック、（ｂ）は内部レジスタ部４８から出力される
データ、（ｃ）は端子ＡＤＤに加えられるアドレス信
号、（ｄ）は端子ＸＣＳに加えられるチップセレクト信
号、（ｅ）は端子ＸＲＥに加えられる読出制御信号、
（ｆ）は端子ＬＳＩＣＬＫに加えられる例えば３８ＭＨ
ｚのＬＳＩクロック、（ｇ）はアドレス信号、チップセ
レクト信号及び読出制御信号に対するクロック乗換部の
各フリップフロップ４１の出力、（ｈ）はセレクタ４５
からの出力、（ｉ）はリードイネーブル生成部ゲート回
路４３の出力、（ｊ）は微分回路４４の出力、（ｋ）は
出力レジスタ４６の出力、（ｌ）はバスイネーブル生成
部ゲート回路４７の出力、（ｍ）は端子ＢＵＳＤＡＴＡ
の出力を示す。

【００３５】図４の各フリップフロップのクロック端子
ＣＫに図５の（ｆ）に示すＬＳＩクロックが供給され、
ＬＳＩクロックによりクロック乗換部のフリップフロッ
プ４１はアドレス信号、読出制御信号及びチップセレク
ト信号を図５の（ｇ）に示すように取り込む。図５の
（ｆ）に示す時刻ｔ１にアドレス信号が取り込まれ、時
刻ｔ２にチップセレクト信号が取り込まれ、時刻ｔ４に
読出制御信号が取り込まれ、ＣＰＵクロックからＬＳＩ
クロックへの乗換が行われる。なお、読出部におけるク
ロック乗換部のフリップフロップ４１は書込部における
クロック乗換部のフリップフロップ１１と兼用すること
ができる。

【００３６】読出制御信号が送出される期間が、例えば
３８ＭＨｚのＬＳＩクロックに対して図５の（ｅ）に示
すようにミニマムで１００ｎｓｅｃと短い場合、前述し
た書込動作の場合と同様に、動作の遅延を伴うフリップ
フロップは最小限の段数で構成し、クロック乗換等の動
作に伴う遅延時間を最短にし、読出制御信号が現れてい
る１００ｎｓｅｃの時間内に、内部レジスタ部４８のデ
ータを読出し、バス上にデータ出力する読出動作を行わ
なければならない。

【００３７】クロック乗換部のフリップフロップ４１を
経たアドレス信号はアドレスデコード回路４２を介して
セレクタ４５に加えられる。読出部におけるデコード回
路４２は書込部におけるデコード回路２２と兼用するこ
とができる。セレクタ４５は、デコード回路４の出力に
対応した内部レジスタ部４８の出力を出力レジスタ４６
のデータ端子Ｄに加える。なお、内部レジスタ部４８は
書込部における内部レジスタ２５と兼用することができ
る。

【００３８】クロック乗換部のフリップフロップ４１を
経た読出制御信号及びチップセレクト信号はリードイネ
ーブル生成部ゲート回路４３に加えられ、その論理積の
出力が図５の（ｉ）に示すように所定レベルの信号とし
て出力され、微分回路４４に入力される。

【００３９】微分回路４４は、フリップフロップ４４−
１とアンド回路４４−２とから構成され、図５の（ｊ）
に示すように１クロック周期の時間幅の１つのパルスを
出力し、その出力を出力レジスタ４６のイネーブル端子
Ｅに加える。微分回路４４の動作は、書込部における微
分回路２４と同様であるので重複した説明は省略する。
出力レジスタ４６はイネーブル信号が加えられた状態で
ＬＳＩクロックが加えられると、その立ち上がりでセレ
クタ４５から出力されるデータを取り込み、その出力を
図５の（ｋ）に示すようにゲート回路４９−１に入力す
る。

【００４０】ゲート回路４９−１のゲート端子には図５
の（ｌ）に示すようなバスイネーブル生成部ゲート回路
４７からの信号が加えられ、該バスイネーブル信号によ
り端子ＢＵＳＤＡＴＡには図５の（ｍ）に示すような信
号が出力される。

【００４１】クロック乗換部におけるフリップフロップ
４１を１段構成としたことにより、ＣＰＵ回路部が読出
制御信号を送出した図５の（ｅ）に示す時刻ｔ３から、
該読出制御信号がＬＳＩクロックにより取込まれる図５
の（ｇ）に示す時刻ｔ４までの時間は、ＬＳＩクロック
の１周期分以内である。そして、時刻ｔ４の後、微分回
路４４より微分出力信号がイネーブル信号として出力レ
ジスタ４６のイネーブル端子Ｅに入力された状態で、出
力レジスタ４６のクロック端子ＣＫに入力されるＬＳＩ
クロックの最初の立ち上がり部分が到来する時刻は、図
５の（ｊ）に示す時刻ｔ５であり、時刻ｔ４から時刻ｔ
５まではＬＳＩクロックの１周期分であるから、時刻ｔ
３から時刻５まではＬＳＩクロックの２周期分以内であ
る。従って、ＣＰＵ回路部から読出制御信号が送出され
た時刻ｔ３から、内部レジスタ４８のデータがセレクタ
４５を介して出力レジスタ４６に読出される時刻ｔ５ま
での時間は、ＬＳＩクロックの２周期分以内である。

【００４２】ＬＳＩクロックが３８ＭＨｚ、ＣＰＵクロ
ックが２５ＭＨｚの場合、ＣＰＵ回路部から読出制御信
号が送出されてから、ＬＳＩクロックの２周期分の約５
３ｎｓｅｃ以内の時間経過後に、内部レジスタ部４８の
データがセレクタ４５を介して出力レジスタ４６に読出
され、バス上に該データ出力され、バス上に送出された
データをＣＰＵ回路部はＣＰＵクロックの１周期分の４
０ｎｓｅｃ以内にデータを取り込むので、ＣＰＵ回路部
からの読出制御信号が送出されている期間が１００ｎｓ
ｅｃ程度の短い期間の場合であっても、ＣＰＵ回路部が
読出制御信号を送出してから約９３ｎｓｅｃ以内に、即
ちＣＰＵ回路部が読出制御信号を送出している１００ｎ
ｓｅｃ程度の期間内に、ＬＳＩの内部レジスタ部４８か
らの読出データをＣＰＵ回路部が取り込むことができ
る。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
書込制御信号及び読出制御信号又はＣＰＵクロックを伝
送するケーブルの伝送路特性の劣化や信号伝送の高速化
により、エッジ部分又は立ち上がり部分において、波形
のなまり、歪み又は反射による乱れを生じる場合でも、
書込制御信号及び読出制御信号のエッジ及びＣＰＵクロ
ックを使用しないでバスアクセスを行うので、高速に伝
送される信号に対して伝送路特性に影響されずに、バス
との間で安定的に且つ正常にデータを書込み又は読出す
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の説明図である。

【図２】本発明の実施の形態の書込部の説明図である。

【図３】本発明の実施の形態の書込部のタイムチャート
である。

【図４】本発明の実施の形態の読出部の説明図である。

【図５】本発明の実施の形態の読出部のタイムチャート
である。

【図６】従来のエッジトリガ型バスアクセス回路の説明
図である。

【図７】従来のパルス処理型バスアクセス回路の説明図
である。

【符号の説明】

１１ クロック乗換部 １２ デコード回路 １３−１ ライトイネーブル生成部 １３−２ リードイネーブル生成部 １４−１、１４−２ 微分回路 １５ 内部レジスタ部 １６ セレクタ １７ 出力レジスタ １８ バスイネーブル生成部 １９−１ ゲート回路 １９−２ バッファ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 相原 直樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 星野 正志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ回路部とバスを介して接続され、
   前記ＣＰＵ回路部の制御により、前記バス上のデータを
   内部レジスタ部に書込み、又は前記内部レジスタ部のデ
   ータを前記バス上に読出すＬＳＩ回路部のバスアクセス
   回路において、 前記ＣＰＵ回路部のＣＰＵクロックに同期した前記バス
   上のデータ，アドレス信号及び書込制御信号又は読出制
   御信号を、前記ＬＳＩ回路部のＬＳＩクロックに従って
   取込むクロック乗換部と、 該クロック乗換部からの前記書込制御信号又は読出制御
   信号を前記ＬＳＩクロックに従って微分し、該微分出力
   信号を前記クロック乗換部からのデータを前記内部レジ
   スタ部に書込むイネーブル信号、又は前記内部レジスタ
   部から読出したデータを出力レジスタに書込むイネーブ
   ル信号とする微分回路とを備えたことを特徴とするバス
   アクセス回路。
2. 【請求項２】 バス上の前記データを前記ＬＳＩクロッ
   クによって取込むデータ用フリップフロップと、前記ア
   ドレス信号及び書込制御信号又は読出制御信号を前記Ｌ
   ＳＩクロックによって取込む１段のフリップフロップと
   を有するクロック乗換部と、 前記データ用フリップフロップの入力データと出力デー
   タとを比較する比較回路と、 該比較回路の比較一致出力信号と前記クロック乗換部か
   らのアドレス信号をデコードしたデコード出力信号と前
   記クロック乗換部からの書込制御信号とを基にライトイ
   ネーブル信号を生成するライトイネーブル生成部と、 該ライトイネーブル生成部からのライトイネーブル信号
   を前記ＬＳＩクロックによって微分する微分回路と、 該微分回路の微分出力信号をイネーブル信号としてイネ
   ーブル端子に、前記ＬＳＩクロックをクロック端子に、
   前記クロック乗換部の前記データ用フリップフロップの
   出力データをデータ端子にそれぞれ入力する内部レジス
   タ部とを備えたことを特徴とする請求項１記載のバスア
   クセス回路。
3. 【請求項３】 バス上の前記アドレス信号及び書込制御
   信号又は読出制御信号を前記ＬＳＩクロックによって取
   込む１段のフリップフロップを有するクロック乗換部
   と、 該クロック乗換部からのアドレス信号をデコードしたデ
   コード出力信号によって内部レジスタ部からのデータを
   選択出力するセレクタと、 前記クロック乗換部からの読出制御信号を前記ＬＳＩク
   ロックによって微分する微分回路と、 該微分回路の微分出力信号をイネーブル信号としてイネ
   ーブル端子に、前記セレクタからのデータをデータ端子
   に、前記ＬＳＩクロックをクロック端子にそれぞれ入力
   する出力レジスタと、 該出力レジスタの出力端子からのデータを前記読出制御
   信号を基に形成したバスイネーブル信号によって前記バ
   スに送出するゲート回路とを備えたことを特徴とする請
   求項１記載のバスアクセス回路。