KR20070108331A - 반도체기억장치 - Google Patents

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Abstract

본 발명은, 기준클록신호에 동기해서 어드레스를 입력하고, 또한 데이터를 입출력하는 반도체메모리에 있어서,
어드레스를 유지하는 제1어드레스 유지수단과 제2어드레스 유지수단을 가진 복수의 어드레스 유지수단과, 기록사이클마다 상기 제1어드레스 유지수단으로부터 상기 제2어드레스 유지수단에 어드레스를 기록하는 어드레스 설정수단과,
상기 제1어드레스 유지수단에 유지된 어드레스를 출력하는지, 또는 상기 제2어드레스 유지수단에 유지된 어드레스를 출력하는지를 선택하는 어드레스 선택수단을 가지는 것을 특징으로 하는 반도체메모리를 제공하는 것이다.

Description

반도체기억장치{A SEMICONDUCTOR MEMORY}
본 발명은 기억장치에 관한 것으로서, 특히, 동기식(Synchrohous)의 메모리에 관한 것이다.
또, 본 발명은, 동기식 메모리의 어드레스신호, 데이터신호의 제어방법에 관한 것이다.
시스템의 고속화에 수반하여 캐시(cache)용의 SRAM의 고속화가 도모되어 오고 있다. 오늘날에 있어서는 고속화를 위하여 클록신호를 사용해서, 칩내부를 동기동작하는 동기식SRAM이 발표되어 있다.
입력부 및 출력부에 레지스터를 구비한 레지스터-레지스터(R-R)타입의 동기식SRAM을 예로 판독동작 및, 기록동작을 설명한다.
먼저, 판독동작은 클록신호의 상승에지에 동기해서 어드레스신호를 도입하고, 도입한 어드레스신호에 의해 선택되는 메모리셀로부터 데이트를 판독한다. 다음사이클의 클록신호의 상승에지에 동기해서 이미 칩내부에서 판독하여 동작을 완료한(출력레지스터의 입력으로 세트업완료한)데이터를 출력하는 제어를 행하고 있다. 또, 기록시는 클록신호의 상승에지에 동기해서 어드레스신호를 도입하고, 또 동일한 타이밍으로 기록데이터를 도입한다. 여기서 도입한 어드레스신호에 의해 선택되는 메모리셀에, 동일한 타이밍으로 도입한 기록데이터를 기록한다. 이와같이, 동기식SRAM에서는, 이미 칩내부에서 판독동작을 행한 데이터를 클록의 상승에지에 동기해서 출력하기 때문에, 클록입력으로부터의 데이터출력까지의 액세스시간을 고속화할 수 있는 장점이 있는 동시에, 메모리액세스의 일련의 동작(어드레스의 도입~메모리셀데이터의 판독~판독데이터의 출력)을 완료하기 전에, 다음의 판독동작을 개시할 수 있기 때문에, 동작사이클을 고속화할 수 있다.
그러나, 상기의 동작설명으로부터도 명백한 바와 같이, 동기식SRAM에서는 판독사이클과 기록사이클의 사이에 데드사이클이 필요하다.
판독사이클에서는, 어드레스신호를 도입하는 클록의 상승에지로부터 세어서, 2사이클째의 도중에서부터 3사이클째의 도중에 걸쳐서 판독데이터를 출력한다. 기록사이클에서는, 어드레스를 도입하는 클록의 상승에지에 의해, 어드레스신호와 함께, 데이터 및 제어신호를 도입한다. 이 때문에, 인터페이스가 입출력공통(I/O common)의 경우는 판독사이클후에 기록사이클을 실행하기 위해서는 2사이클의 데드사이클이 필요하게 된다.
클록신호에 동기해서 동작하는 동기식SRAM에 있어서도, 종래부터의 동작방식인 기록사이클내에 도입한 데이터를 다음 사이클(판독사이클 또는 기록사이클)까지 기록하는 방식에서는, 판독사이클로부터 기록사이클로의 절환시의 데드사이클이 2사이클이상 필요하게 되어, 시스템고속화의 방해가 된다. 그래서, 이 데드사이클을 감소시키고, 시스템고속화를 도모하기 위한 방식으로서, 메모리셀에의 데이터의 기록을 다음회의 기록사이클시에 실행하는 후속기록(late-write)기능을 온칩(on-chip)화하는 방식이 제안되어 있다.
후속 기록을 실현하기 위해서는, 기록어드레스신호 및 기록데이터를, 다음 기록사이클까지 유지하는 회로를 형성하고, 기록사이클과 판독사이클에 의해 칩내의 어드레스신호의 절환을 제어하지 않으면 안된다고 하는 문제가 있다.
그래서, 본 발명의 목적은, 데드타임을 작게하기 위한 후속 기록방식에서 사용되는, 칩내의 어드레스신호의 새로운 제어방식을 사용한 메모리의 제공에 있다.
또, 본 발명의 다른 목적은, 판독사이클과 기록사이클사이의 더미사이클(또는, 데드사이클: 유효한 어드레스를 도입하지 않는 사이클)을 삭감해서 메모리의 유효사이클비율을 향상하는 동기식RAM, 예를 들면, 후속기록 기능을 온칩화한 SRAM등의 메모리를 제공하는 데 있다.
본 발명은, 동기식 메모리에 있어서, 기록어드레스를 도입하는 사이클의 n사이클후에, 외부로부터 데이터를 도입하여 유지하는 n단(段)으로 이루어진 데이터 유지수단과, 기록사이클마다 n단의 데이터유지수단내에서 데이터를 시프트시키는 제어수단과, 기록사이클마다 기록어드레스를 도입하고, 최초에 도입한 어드레스를, 최초의 기록사이클로부터 n사이클후의 기록사이클까지 유지하는 n단으로 이루어진 기록어드레스유지수단과, 기록사이클마다 n단의 기록어드레스유지수단내에서 데이터를 시프트시켜, n사이클후의 기록사이클시에 데이터를 메모리에 기록시키는 제어수단을 배설한 것을 특징으로 한다.
또, 본 발명은, 각 어드레스에 대하여, 판독사이클용의 어드레스레지스터와, 기록사이클용의 어드레스레지스터와, 상기 2세트의 어드레스레지스터사이에 지연회로를 배설하고, 판독사이클용의 어드레스레지스터에는 각 사이클마다 어드레스신호를 도입하고, 기록사이클용의 어드레스레지스터에는 기록사이클마다 판독사이클용의 어드레스레지스터의 출력신호의 지연된 신호를 도입하고, 2세트의 어드레스레지스터에 도입된 어드레스신호는, 멀티플렉서회로(MUX)에 의해 선택되어, 내부어드레스신호를 제어하는 것을 특징으로 한다.
또, 본 발명은, 각 어드레스에 대하여, 판독사이클용의 어드레스레지스터와, 기록사이클용의 어드레스레지스터와, 상기 2세트의 어드레스레지스터사이에, 중간 어드레스레지스터를 배설하고, 판독사이클용의 어드레스레지스터에는 매사이클마다 어드레스신호를 도입하고, 중간어드레스레지스터에는 기록사이클마다 판독사이클용의 어드레스레지스터의 출력신호를 도입하고, 기록사이클용의 어드레스레지스터에는 매사이클마다 중간어드레스레지스터의 출력신호를 도입하고, 2세트의 어드레스레지스터에 도입된 어드레스신호는, 멀티플렉서회로(MUX)에 의해 선택되어, 내부 어드레스신호를 제어하는 것을 특징으로 한다.
또, 본 발명은, 각 어드레스에 대하여, 판독용의 어드레스레지스터 1세트(제 1어드레스레지스터)와, 기록용의 어드레스레지스터2세트(제2어드레스레지스터 및 제 3어드레스레지스터)와, 제 2어드레스레지스터 및 제 3 어드레스레지스터의 앞단계에 어드레스신호의 세트업수단을 배설하고, 제 2어드레스레지스터에는, 다음 다음회의 기록사이클시에 기록하는 어드레스를 도입하고, 제 3 어드레스레지스터에는, 다음회의 기록사이클시에 기록하는 어드레스를 도입하고, 제 1어드레스레지스터 및 제 3어드레스레지스터의 각각에 도입된 어드레스신호는, 멀티플렉서회로(MUX)에 의해 선택되어, 내부어드레스신호를 제어하는 것을 특징으로 한다.
본 발명은, 기록데이터에 대하여, 기록데이터용 세트업수단과, 기록데이터용의 레지스터를 배설하고, 기록어드레스를 도입한 사이클의 2사이클후에, 기록데이터용 세트업수단에 기록데이터를 도입하고, 기록데이터용의 레지스터에는 기록사이클의 1사이클후의 사이클마다, 기록데이터용 세트업수단의 데이터를 도입하는 것을 특징으로 한다.
또, 본 발명은, 상기의 기록데이터용의 레지스터에의 데이터도입의 타이밍은, 기록데이터용 세트업수단에의 데이터의 도입을 완료하는 타이밍보다 늦어지게 하는 것을 특징으로 한다.
본 발명의 구성에 의하면, 기록어드레스를, 다음기록사이클까지 칩내부에 유지해서, 기록사이클시의 내부의 어드레스신호를 기록어드레스제어하는 일이 가능하게 된다.
또, 중간어드레스레지스터를 배설해서, 기록용의 어드레스를 사전에 기록사이클용의 어드레스레지스터의 입력으로 세트업하므로써, 판독사이클용의 어드레스레지스터와, 기록사이클용의 어드레스레지스터를 동일한 클록신호에 의해 제어하는 일이 가능하게 되고, 판독사이클용의 어드레스확정의 타이밍으로 레지스터를 제어할 수 있기 때문에 내부어드레스의 제어를 고속화할 수 있다.
또, 기록어드레스 및 기록데이터를 유지하는 수단을 2계층으로 형성하기 때문에, 다음회의 기록사이클에 관한 어드레스 및 기록데이터와, 다음다음회의 기록사이클에 관한 어드레스 및 기록데이터를 유지할 수 있고, 기록데이터를 기록어드레스를 도입한 사이클의 2사이클후에 도입할 수 있어, 판독사이클과 기록사이클사이의 데드사이클을 없애는 일이 가능하게 된다.
따라서, 동기식메모리의 고속화가 달성된다.
이하, 본 발명의 실시예를 도면을 사용해서 설명한다.
실시예 1로서, 제 1도에 후속기록에서 사용하는 본 발명의 어드레스신호제어방식의 블록도를 표시한다. (10)은 어드레스신호(Ext Add)입력단자이며, 판독용 어드레스레지스터(Read Add Reg)(101)에 외부입력어드레스신호를 입력한다. (101)은 내부클록신호(CLKP)(22)에 의해 제어된다. (101)은 출력은 판독용 어드레스신호(R-A)(11)이며, 선택회로(MUX)(105)와, 지연회로(Delay)(104)를 개재해서 기록용 어드레스레지스터(Write Add Reg)(102)에 전송한다. 기록용 어드레스레지스터(102)는, 내부클록신호(22)와 기록가능(Write enable)계 신호(WED)(32)와의 AND논리를 취한 클록신호 즉, 기록레지스터제어클록신호(WCLK)(24)에 의해 제어되고, 출력의 기록용어드레스신호(W-A)(12)는 선택회로(MUX)(105)에 전송된다. 선택회로(105)는 기록가능신호(WE)(31)에 의해, 판독시에는 판독용 어드레스신호(11)를, 또, 기록시에는 기록용어드레스신호(12)를 선택해서, 내부어드레스신호(Int Add)(15)로서 출력한다.
제 2도에 후속기록시의 어드레스신호의 도입 및 어드레스신호의 절환동작의 타이밍차아트를 표시하여, 내부동작을 상세히 설명한다. 사이클 #0시는, 기록가능·바(WE/)신호가 "L0"이고, 기록사이클로 된다. 이 사이클의 외부 입력어드레스신호((1O)의 단자에 입력되는 신호)는 "A0"이다. 어드레스 "A0"에는 다음의 사이클에서 도입하는 데이터 "DO"을, 다음회의 기록사이클시에 메모리셀에 기록한다.
전회의 기록사이클에 의해서, 기록용어드레스레지스터(102)에는 어드레스 "AZ"이, 또, 도시생략의 데이터입력레지스터에는 데이터"DZ"이 도입되어 있다. 이 사이클"#0"에서는, 기록가능신호(WE)(31)의 "H1"에 의해, 선택회로(105)는 기록용어드레스신호(12)를 선택하고, 내부어드레스신호를 "AZ"로 제어한다. 따라서, "AZ"에 의해 선택되는 메모리셀에, 데이터"DZ"를 기록하는 동작을 행한다.
계속하여, 사이클 "#1"은 기록사이클로서, 어드레스신호입력단자(10)는 "A1"이다. 내부클록신호(22)의 상승에지를 받아서, 판독용 어드레스레지스터(101)에는 어드레스신호"A1"가 도입된다. 또, 기록용 어드레스레지스터에는, 기록가능계(앞사이클의 상태를 유지한)신호 (WED)(32)와의 AND논리를 취한 클록신호(WCLK)(24)의 상승에지를 받아서, 판독용 어드레스레지스터 출력신호(11)의 지연된 어드레스신호 "A0"이 도입되고, 또, 데이터입력레지스터에는 데이터"D0"이 도입된다. 선택회로(105)는 기록가능신호(WE)의 "Hi"에 의해, 기록용 어드레스신호(12)를 선택하고, 내부어드레스신호를 "A0"으로 제어한다. 따라서, 이 사이클에서는, "A0"에 의해 선택되는 메모리셀에, 데이터"D0"을 기록하는 동작을 행한다.
다음에 사이클 "#2"는 WE/가 "Hi"이고, 판독사이클로 된다. 이 사이클의 어드레스신호입력단자(10)는 "A2"이다. 내부클록신호(22)의 상승에지를 받아서, 판독용어드레스레지스터(101)에는 어드레스신호"A2"가 도입된다. 또, 기록용 어드레스레지스터에는, 기록가능계(앞사이클의 상태를 유지한)신호(WED)(32)와의 AND논리를 취한 클록신호(WCLK)(24)의 상승에지를 받아서, 판독용 어드레스레지스터출력신호(11)의 지연된 어드레스신호 "A1"가 도입되고, 또, 데이터입력레지스터에는 데이터"D1"이 도입된다. 선택회로(105)는 기록가능신호(31)의 "Hi"로부터 "L0"에의 절환을 받아, 판독용 어드레스신호(11)를 선택하고, 내부어드레스신호를 "A2"로 제어한다. 따라서, 이 사이클에서는 "A2"에 의해 선택되는 메모리셀로 부터의 데이터의 판독동작을 행한다.
계속하여, 사이클 "#3"은 판독사이클이고, 어드레스신호입력단자(10)는 "A3"이다. 판독용 어드레스레지스터(101)에는 어드레스신호 "A3"이 도입된다.
기록가능계신호(WED)(32)가 "L0"이고, 클록신호 (WCLK)(24)에는 클록펄스가 발생하지 않고, 기록용 어드레스레지스터(102)는 새로운 어드레스를 도입하지 않고, 어드레스 "A1"을 유지한다. 또, 데이터입력레지스터도 마찬가지로, 새로운 데이터를 도입하지 않고, 데이터 "D1"을 유지한다. 선택회로(105)는 기록가능신호(WE)(31)의 "L0"에 의해, 판독용 어드레스신호(11)를 선택하고, 내부어드레스신호를 "A3"로 제어한다. 따라서, 이 사이클에서는 "A3"에 의해 선택되는 메모리셀로부터의 데이터의 판독동작을 행한다.
또 사이클 "#4"는 칩선택·바 신호(CS/)에 의해, 더미사이클이 된다. 본 실시예에서는 임시로 "A4"에 의해 선택되는 메모리셀로부터의 데이터의 판독동작을 행하나, 도시생략의 출력버퍼등을 디세이블(disable)제어해서, 다음의 사이클 "#5"의 도중에서부터 사이클 "#6"의 도중에 걸쳐서, 출력을 Hi-임피던스로 제어한다. 또 클록신호(WCLK)(24)에는 클록펄스가 발생하지 않고, 기록용 어드레스레지스터(102) 및, 데이터입력레지스터에 각각 어드레스 "A1"및 데이터"D1"을 유지한다.
다음에 사이클 "#5"는 CS와 WE/가 다같이 "L0"이고, 기록사이클로 된다.
이 사이클의 어드레스신호입력단자(10)는 "A5"이다. 어드레스 "A5"에는 다음의 사이클에서 도입되는 데이터를 "D5"를, 다음회의 기록사이클시에 메모리셀에 기록한다. 전회의 기록사이클에 의해서, 기록용 어드레스레지스터(102)에는 어드레스 "A1"이 또, 데이터입력레지스터에는 데이터 "D1"이 유지되어 있다. 이 사이클 "#5"에서는, 기록가능신호(WE)(31)의 "Hi"에 의해, 선택회로(105)는 기록용 어드레스신호(12)를 선택하고, 내부어드레스신호를 "A1"로 제어한다. 따라서, "A1"에 의해 선택되는 메모리셀에, 데이터"D1"을 기록하는 동작을 행한다. 이하, 사이클 "#6"이후의 동작은 지금까지의 동작설명에 의해 이해할 수 있을 것이다.
본 실시예에 의하면, 기록사이클의 다음 사이클에서, 기록어드레스를 기록용 어드레스레지스터에 도입하고, 판독 및 더미사이클에는 기록용 어드레스레지스터는 새로이 어드레스신호를 도입하지 않고, 다음회의 기록사이클까지 전회의 기록 사이클의 어드레스신호를 유지할 수 있어, 후속기록동작을 온칩에 의해 실현할 수 있다.
실시예2로서, 제 3도에 본 발명의 후속기록기능을 온칩화하기 위한 어드레스신호제어방식의 다른 실시예의 블록도를 표시한다.
구성상으로 실시예1의 제 1도와 다른 점을 설명한다. 본 실시예에서는 판독용 어드레스레지스터(101)와, 기록용어드레스레지서트(102)와의 사이에, 중간레지스터(middle Add Reg)(103)를 배설한다. 중간레지스터(103)는 판독용 어드레스레지스터(101)의 출력으로부터 어드레스신호를 도입하고, 출력을 기록용 어드레스레지스터(102)에 전송한다. 또, 이 중간레지스터(103)는, 내부클록신호(CLKP)(22)의 반전신호와 기록가능신호(WE)(31)와의 AND논리를 취한, 중간레지스터용 클록신호(MCLK)(23)에 의해 제어된다. 판독용 어드레스레지스터(101)와, 기록용 어드레스레지스터(102)는 다같이 내부클록신호(CLKP)(22)에 의해 제어되고, 출력을 선택회로(MUX)(105)에 전송한다.
제 4도에 본 실시예의 후속기록시의 어드레스신호의 도입 및 어드레스신호의 절환동작의 타이밍차아트를 표시하여 내부동작을 설명한다. 칩외부로부터의 입력신호는 실시예1의 제2도와 동일하다.
사이클 "#0"시는 기록사이클이다. 이 사이클의 외부입력어드레스(10)는 "A0"이다. 또, 중간레지스터(103)에는 이미 "Az"이 유지되어 있다. 판독용 어드레스레지스터(101)와, 기록용 어드레스레지스터(102)는, 다같이, 내부클록신호(CLKP)(22)의 상승에지를 받아서, 각각, 어드레스신호입력단자(101)의 "A0"과, 중간레지스터(103)의 출력(10)의 "Az"을 도입한다. 선택회로(105)는 기록용 어드레스(12)의 "Az"을 선택한다. 도시생략의 데이터입력레지스터에는 이미 데이터"Dz"이 유지되어있다. 따라서, 이 사이클에서는 "Az"에 의해 선택되는 메모리셀에 데이터"Dz"을 기록하는 동작을 행한다. 또, 기록사이클에 있어서의 중간레지스터용 클록신호(MCLK)(23)는, 내부클록신호(22)의 하강을 받아서 상승하고, 다음사이클의 상승을 받아서 하강한다. 중간레지스터(103)은, 기록사이클의 후반에서의 중간레지스터용 클록신호(MCLK)(23)의 상승에지를 받아서, 판독용 어드레스레지스터(101)의 출력(11)의 어드레스 "A0"을 도입한다.
계속하여, 사이클 "#1"은 기록사이클이다. 이 사이클의 어드레스신호입력단자(10)는 "A1"이다. 또, 중간레지스터(103)에는 상기 사이클"#0"의 후반에서 도입한 어드레스 "A0"이 유지되어 있다. 판독용 어드레스레지스터(101)와, 기록용 어드레스레지스터는, 다같이, 내부클록신호(CLKP)(22)의 상승에지를 받아서, 각각, 어드레스신호입력단자(10)의 "A1"과, 중간레지스터(103)의 "A0"을 도입한다.
선택회로(105)는 기록용어드레스(12)의 "A0"을 선택한다. 도시생략의 데이터입력레지스터에는, 이 사이클에 있어서 데이터"D0"을 도입하였다. 따라서, 이 사이클에서는 "A0"에 의해 선택되는 메모리셀에, 데이터"D0"을 기록하는 동작을 행한다. 또, 중간레지스터용 클록신호(MCLK)(23)에 의해, 중간레지스터(103)에는, 판독용 어드레스레지스터(101)의 출력(11)의 어드레스 "A1"를 도입한다.
다음에 사이클 "#2"는 판독사이클이 된다. 이 사이클의 어드레스신호입력단자(10)는 "A2"이다. 또, 중간레지스터(103)에는 앞사이클 "#1"의 후반에서 도입한 어드레스 "A1"이 유지되어 있다. 판독용어드레스레지스터(101)와, 기록용어드레스레지스터(102)는, 다같이, 내부클록신호(CLKP)(22)의 상승에지를 받아서, 각각, 어드레스신호입력단자(10)의 "A2"와, 중간레지스터(103)의 출력(13)의 "A1"을 도입한다. 선택회로(105)는 판독용 어드레스(11)의 "A2"를 선택하기 때문에, 이 사이클에서는 "A2"에 의해 선택되는 메모리셀로부터의 판독동작을 행한다.
또, 기록가능신호(WE)(31)가 "L0"이기 때문에, 중간레지스터용 클록신호(MCLK)(23)는 클록펄스를 발생하지 않는다. 따라서, 중간레스터(103)에는 계속 어드레스"A1"이 유지된다. 또, 도시생략의 데이터입력레지스터에는, 이 사이클에 있어서 데이터 "D1"이 도입된다.
계속하여, 사이클 "#3"은 판독사이클이다. 이 사이클의 어드레스신호입력단자(10)은 "A3"이다. 또, 중간레지스터(103)에는, 전회의 기록사이클 "#1"에서 도입한 어드레스 "A1"이 유지되어 있다. 판독용 어드레스레지스터(101)와, 기록용 어드레스레지스터(102)는, 다같이, 내부클록신호(CLKP)(22)의 상승에지를 받아서, 각각 어드레스신호입력단자(10)의 "A3"과, 중간레지스터(103)의 출력(13)의 "A1"을 도입한다. 선택회로(105)는 판독용 어드레스(11)의 "A3"을 선택하기 때문에, 이 사이클에서는 "A3"에 의해 선택되는 메모리셀로부터의 판독동작을 행한다.
또, 앞사이클과 마찬가지로, 중간레지스터용 클록신호(MCLK)(23)는 클록펄스를 발생하지 않는다. 따라서, 중간레지스터(103)에는 계속 어드레스"A1"이 유지된다. 또, 도시생략의 데이터입력레지스터에는, 전회의 기록사이클다음의 사이클 "#2"에서 도입한 데이터"D1"이 유지되어 있다.
이상의 설명에서 명백한 바와 같이, 실시예1과 본 실시예와의 큰 차이는, 본 실시예에서는,
① 판독용어드레스레지스터(101)와, 기록용어드레스레지스터(102)와의 사이에, 중간레지스터(103)를 배설한 점,
② 중간레지스터(103)를 기록사이클시에만 동작시키고, 판독용어드레스레지스터(101)와, 기록용어드레스레지스터(102)를 매사이클마다, 클록계이외의 논리를 취하지 않는 동일한 클록신호에 의해 제어하고 있는 점,
이다.
따라서, 본 실시예 특유의 효과는, 판독용과 기록용의 어드레스신호의 발생타이밍불균일을 억제하고, 또한, 고속화할 수 있는 점이다.
실시예3으로서, 제 5도에 본 발명의 2계층의 후속기록기능을 온칩화해서 데드사이클을 없애기 위한, 어드레스신호 및 기록데이터제어방식의 실시예의 블록도를 표시한다.
외부로부터의 어드레스신호(10)(Ext ADD)는 도시생략의 입력버퍼를 개재해서 판독어드레스용의 레지스터(101)(lst Add Reg.)에 입력된다. 판독어드레스용의 레지스터(101)의 출력(11)(판독어드레스)은 어드레스선택회로(MUX)(105)의 한쪽의 입력단자, 제2어드레스설정회로(2nd Add Setup)(108)의 입력단자, 및 제 2세트의 어드레스비교회로(COMP)(120)의 각각의 어드레스입력단자의 한쪽에 공급된다. 어드레스선택회로(105)의 다른쪽의 어드레스단자에는 제2어드레스설정회로(108)로부터 제2어드레스레지스터(2nd Add Reg.)(106), 제3어드레스설정회로(3rd Add set-up)(109) 및 제 3어드레스레지스터(3rd Add Reg.)(107)를 개재한 기록용 어드레스(12)가 입력된다. 2세트의 어드레스비교회로(COMP)(120)의 어드레스입력단자의 다른쪽에는, 제2어드레스설정회로(108)의 출력어드레스신호(16) 및 제 3어드레스설정회로(109)의 출력어드레스신호(18)의 각각이 입력된다.
제 1어드레스레지스터(101) 및 제 3어드레스레지스터(107)는 다같이, 외부클록신호의 상승에지에 링크해서 데이터도입을 제어하는 클록신호(CLK1)에 의해서 제어된다. 마찬가지로 제 2어드레스레지스터(106)도 외부클록신호의 상승에지에 링크해서 데이터도입을 제어하는 클록신호(CLK3)에 의해서 제어된다. 한편, 제 2어드레스설정회로(108) 및 제 3어드레스설정회로(109)는 다같이, 외부클록신호의 상승에지에 링크해서 데이터도입을 제어하는 클록계신호(60)에 의해서 제어된다. 클록신호(60)는 클록제어회로(CLK Cont.)(140)에 의해서 기록가능계신호(33)와 클록신호(CLK5)와의 논리를 취하여, 기록사이클마다 펄스를 발생한다.
또, 기록데이터(D-in)(40)는 도시생략의 입력버퍼를 개재해서 데이터입력설정회로(D-in set-up)(110)에 입력되고, 또, 데이터입력레지스터(D-in Reg.)(111)를 걸쳐서, 기록제어용의 데이터로서 내부에 공급된다. 기록데이터용의 설정회로(110)를, 기록사이클의 2사이클후에 데이터를 도입하도록 클록계신호(61)에 의해서 제어한다. 기록데이터용의 입력레지스터(111)를 기록사이클의 1사이클 후(기록이 완료된 후)에, 데이터입력설정회로(110)의 출력신호를 도입하도록 클록계신호(62)에 의해서 제어한다. 기록가능(WE)계의 신호를 3단(段)의 레지스터에 의해 칩내부에 유지된다. 1단째의 제1WE레지스터(1st WE Reg.)(130)의 출력이 되는 WE계 클록신호(33)은, 현사이클이 기록사이클인지 판독사이클인지 판정하는 신호로서, 어드레스설정회로의 제어 및 어드레스선택회로의 제어에 사용된다.
2단째의 제 2WE(2nd WE Reg.)의 출력이 되는 WE계 클록신호(34)는, 앞사이클이 기록사이클였는지 아닌지를 판정하는 신호로서, 기록데이터용의 레지스터(111)의 기록데이터경신의 제어에 사용된다. 또, 3단째의 제3WE레지스터(3rd. WE Reg.)(132)의 출력이 되는 WE계 클록신호(35)는, 현사이클이 기록사이클의 2사이클 후인지 아닌지를 판정하고, 기록데이터용의 설정회로(110)에의 데이터도입제어에 사용된다.
제 6도에는 제 5도의 동작을 설명하는 타이밍차아트를 표시하고, 어드레스신호나 기록데이터의 흐름을 설명한다.
사이클"#0"는 판독사이클이며, 동사이클의 빠른시기에 제1어드레스레지스터(11)에 판독어드레스신호"A0"을 도입한다. 내부어드레스(15)는, 어드레스선택회로의 제어신호(MUX)에 의해, 판독어드레스(11)(1st Add Reg.출력)가 선택되고, 이에 의해 판독선택된 메모리셀의 데이터는, 다음의 사이클"#1"의 도중에서부터 2사이클째의 "#2"도중에 걸쳐서, 입출력단자(D-in/Q-out)에 출력된다.
사이클 "#1"은 기록사이클이며, 동사이클의 빠른시기에 제1어드레스레지스터(11)에 기록어드레스신호 "A1"을 도입한다. 또, 동사이클의 후반에 제2어드레스설정회로에 기록어드레스신호"A1"를 전송하는 동시에, 제2어드레스레지스터의 출력신호(17)를 제 3어드레서설정회로에 전송한다. 제 2어드레스레지스터 및 제3어드레스레지스터는 다같이, 각 사이클마다 앞단계의 설정회로의 데이터를 도입하도록 제어하기 때문에, 기록사이클다음의 사이클마다 어드레스데이터를 경신하는 결과가 된다. 이 기록사이클에서는, 현사이클의 2회전의 기록사이클에서 도입한 어드레스에의 기록이 행하여진다. 또, 이 사이클에서 도입한 어드레스에 대한 기록데이터는, 2사이클후의 사이클 "#3"에서, 기록데이터입력설정회로에 도입된다. 이 기록데이터는, 이후 2회째의 기록사이클 "#8"에서 메모리셀에 기록된다. 또, 메모리셀에의 기록이 완료되기전에, 이 기록어드레스 "A1"이 선택되면, 제 2어드레스설정(16)과 제1어드레스레지스터(11)와의 비교, 및 제3어드레스설정(18)과 제1어드레스레지스터(11)와의 비교의 어느한쪽에 의해, 일치의 결과(제 2일치(match)또는 제 3일치)를 얻을 수 있기 때문에, 데이터설정회로의 데이터(41) 또는, 데이터입력레지스터의 데이터(42)가 출력된다. 다른 사이클에 관해서도 도면으로부터 이해할 수 있을 것으로 생각된다.
이와같이, 본 실시예에서는 판독사이클후의 기록사이클에 있어서, 이 사이클사이에 데드사이클을 설정할 필요가 없어지기 때문에, 메모리의 액세스표율을 100%로 하는 일이 가능하게 된다.
실시예4로서, 제 7도에 본 발명의 후속기록기능을 온칩화한 동기식SRAM의 개략구성을 블록도로서 표시한다. A(10)는 어드레스입력단자, /WE(30)은 기록가능바 입력단자,/BWS(90)은 바이트기록선택신호입력단자, /SS(50)은 동기식 선택신호 단자, ZZ(59)는 대기모드제어신호입력단자, K/KB(1)는 외부클록신호입력단자, DQ(80)는 데이터의 입출력단자이다. (150)은 어드레스신호의 입력버퍼, (151)은 기록가능신호의 입력버퍼, (152)는 바이트기록선택신호의 입력버퍼, (153)은 동기식 선택신호의 입력버퍼, (154)는 대기모드제어용의출력버퍼이다.
본 실시예에서는 외부클록신호를 4세트의 클록버퍼에 입력해서, 내부클록신호의 팬아웃을 분산해서 클록신호의 고속화를 도모하고 있다. 먼저, 출력레지스터(182)제어용의 클록버퍼(160), 기록가능 (WE)레지스터(130) 및 동기식선택(SS)레지스터(133)제어용의 클록버퍼(161), 데이터출력제어(DOC)용 레지스터(183)를 제어하는 클록버퍼(162), 어드레스 및 기록데이터등을 제어하는 클록버퍼(163)이다.
외부클록신호를 의사 ECL(PECL)레벨에서 수취하고, 내부에서는 일부의 클록신호를 제외하고 CMOS레벨로 변환해서 사용하고 있다. 본 실시예에서는 출력레지스터(182)에는 ECL구성의 레지스터를 사용하기 때문에, 출력레지스터제어용의 클록버퍼(160)를 ECL구성의 버퍼회로로하여, 클록신호의 고속화를 도모하고 있다. 또, WE 및 SS계의 클록신호(191) 및 DOC계의 클록신호(192)는, 레지스터출력의 상승/하강의 불균형을 억제하기 위하여 상보(相補)신호출력으로 하였다.
다음에 제어계에 대해서 설명한다. 제어계의 신호에는, 기록가능(WE)계 신호, 바이트기록선택(BWS)계신호, 동기식선택(SS)계 신호 및 대기모드제어(ZZ)신호가 있다. 여기서 ZZ신호만 비동기신호이나 기타의 제어계신호는 동기신호로서, 각 사이클마다 각각의 레지스터에 대응하는 신호가 도입된다. BWS계의 신호를 도입하는 레지스터만 2단(段)구성이며, 2단째의 제2BWS레지스터(171)에는 기록사이클다음의 사이클만, 앞단의 제1BWS레지스터(170)의 출력신호를 도입한다.
이에 의해, 실제로 메모리셀에의 데이터기록의 사이클시에, 그 바이트가 기록선택인지 아닌지를 판정해서 제어할 수 있다. 다음에 WE계의 제어에서는, 먼저 첫째로, 기록인지/판독인지를 WE레지스터(130)의 출력(31D)에 의해 판단해서, 어드레스선택회로(105)를 고속으로 제어한다. 이 때문에, WE레지스터(130)로부터 어드레스선택회로까지의 사이에는, 논리를 취하는 회로를 형성하는 일없이, 중간버퍼(135)만을 형성해서 어드레스선택을 고속화하고 있다. WES레지스터(134)는, WE와 SS와의 AND논리를 취한(기록의 활성사이클인 것을 표시하는)신호를 입력신호로 하고, 클록신호의 하강에지에 링크해서 데이터를 도입한다. WES레지스터(134)의 출력신호는 클록버퍼(163)의 네거클록신호(22B)와의 논리가 취해져 기록사이클 다음의 사이클만, 기록데이터입력레지스터(112) 및 제2BWS레지스터(171)의 데이터도입을 제어한다. 또, DOC레지스터(183)에는, WE레지스터(130)의 출력과 SS레지스터(133)의 출력과의 논리에 의해 얻어진, 활성의 판독사이클인지 아닌지를 판정하는 (WE·SSB계)신호(39)가 입력된다. 즉, DOC레지스터(183)의 입력에는, 앞사이클이 활성의 판독사이클였는지 아닌지를 판정하는 제어신호가 설정되어 있으며, DOC레지스터용의 클록신호(192)에 의해, 출력버퍼(180)의 가능(enable)인지 불능(disable)인지를 제어한다. 또, DOC레지스터(183)는 비동기의 ZZ신호에 의해서도 출력버퍼(180)을 제어할 수 있다.
본 실시예의 어드레스에 관한 제어는 실시예2에서 설명한 것과 기본적으로는 다르지 않기 때문에, 본 실시예내에서의 설명은 활애한다. 어드레스선택회로(105)에 의해서 제어된 내부어드레스는, 디코더(201)에 의해 부호해독되고, 메모리셀어레이(200)내의 선택된 메모리셀로부터의 데이터의 판독 및 데이터의 기록을 라이트앰프(WA) 및 센스앰프(SA)(202)에서 행한다. 또, 출력데이터선택회로(203)는, 어드레스비교회로(123)와 제2BWS레지스터(171)와의 논리를 취한 (match)신호(72)에 의해 제어된다. 어드레스비교회로(123)은, 제1어드레스(판독어드레스)레지스터(101)의 출력(11)과, 제2어드레스(기록어드레스)레지스터(102)의 출력(12)과의 비교를 행한다. 그래서, 이 2개의 어드레스가 일치하는 경우는, 메모리셀에의 데이터의 기록이 미기록이기 때문에, 데이터입력레지스터에 도입되어 있는 기록데이터를 출력데이터선택회로(203)에서 선택해서 출력레지스터에 전송한다.
상기 설명에서 명백한 바와같이, 제 7도의 개략의 구성에 의해, 후속기록기능을 온칩화한 SRAM을 실현할 수 있다.
실시예5로서, 제 8도에 본 발명의 후속기록기능을 온칩화하기 위한 어드레스신호제어방식의 실시예의 블록도를 표시한다. 또, 내부동작의 타이밍차아트도면을 제 9도에 표시한다. 상기의 실시예2와는 중간레지스터(103)가 중간래치(106)로 바뀐점, 및 중간래치를 제어하는 신호계(29)가 다르다. 본 실시예에서는 중간래치(106)를, 기록사이클내의 후반부터, 다음 기록사이클의 전반까지 래치제어하므로써, 앞의 기록사이클시에 래치한 기록어드레스를, 기록 사이클의 초기에 있어서, 기록레지스터(102)의 입력으로 설정할 수 있다. 래치수단은 레지스터수단에 비해 간단히 구성할 수 있기 때문에 회로의 간략화를 도모할 수 있다.
실시예6으로서, 제 10도에 후속기록기능을 온칩화하기 위한 어드레스신호제어방식의 다른 실시예의 블록도를 표시한다. 본 실시예는 다른 실시예와 비교해서, 어드레스선택회로의 뒤에 어드레스레지스터회로를 형성한 점이 크게 다르다.
또, 판독어드레스 및 기록어드레스의 유지에 회로구성이 간단한 래치회로를 형성하고 있다. 이 래치회로는 유지수단의 구체적인 예이며, 레지스터회로등도 적용할 수 있다. 이 실시예에서는 레지스터를 1세트밖에 필요로 하지 않기 때문에, 회로구성을 간단화할 수 있는 장점이 있다.
이상, 상기한 설명에 의해 명백한 바와같이, 본 발명에 의하면 후속기록기능을 위한 기록사이클의 어드레스를 다음회의 기록사이클까지 유지하고, 기록가능신호에 의해 판독어드레스와 기록어드레스와의 절환제어가 가능하게 된다.
또, 레지스터를 3세트 배설해서, 판독용과 기록용의 레지스터를 동일 클록신호에 의해 제어하므로서, 내부어드레스의 제어를 고속화할 수 있다.
또, 후속기록의 계층을 2계층으로 하므로써, 데드사이클을 없애고 액세스효율을 향상할 수 있다.
제 1도는, 레이트라이트(late-write)방식을 사용하는 본 발명의 실시예 1의 어드레스신호제어방식의 블록도,
제 2도는, 제 1도의 동작을 설명하는 타이밍차아트,
제 3도는, 레이트라이트방식을 사용하는 본 발명의 실시예 2의 어드레스신호제어방식의 블록도,
제 4도는, 제 3도의 동작을 설명하는 타이밍차아트,
제 5도는, 레이트라이트방식을 사용하는 본 발명의 실시예 3의 어드레스신호 및 기록데이터제어방식의 블록도,
제 6도는, 제 5도의 동작을 설명하는 타이밍차아트,
제 7도는, 본 발명을 동기식(synchronous)SRAM에 사용한 경우의 개략을 표시한 블록도,
제 8도는, 레이트라이트방식을 사용하는 본 발명의 실시예 5의 어드레스신호제어방식의 블록도,
제 9도는, 제 8도의 동작을 표시한 타이밍차아트,
제 10도는, 레이트라이트방식을 사용하는 본 발명의 실시예 6의 어드레스신호제어방식의 블록도.
<도면의 주요부분에 대한 설명>
(1) . . . 외부클록신호입력단자(K/KB),
(10) . . . 어드레스신호(Ext-Add)입력단자(A),
(11) . . . 판독용 어드레스신호(R-A),
(12) . . . 기록용 어드레스신호(W-A),
(15) . . . 내부어드레스신호(Int.Add),
(22) . . . 내부클록신호(CLKP),
(23) . . . 중간레지스터용 클록신호(MCLK),
(24) . . . 기록레지스터제어클록신호(WCLK),
(30) . . . 기록가능바 입력단자(/ME),
(31) . . . 기록가능신호(WE),
(40) . . . 기록데이터(D-in),
(42) . . . 기록용 어드레스신호(W-A),
(50) . . . 동기식 선택신호단자(/SS),
(59) . . . 대기모드제어신호입력단자(ZZ),
(90) . . . 바이트기록선택신호입력단자(/BWS),
(101) . . . 판독용 어드레스레지스터(Read Add Reg),
(102) . . . 기록용 어드레스레지스터(Write Add Reg),
(103) . . . 중간레지스터(Middle Add Reg)/중간래치(Middle Latch),
(104) . . . 지연회로(Delay),
(105) . . . 선택회로(MUX),
(106) . . . 제 2어드레스레지스터(2nd Add Reg),
(107) . . . 제 3어드레스레지스터(3nd Add Reg),
(108) . . . 제 2어드레스설정회로(2nd Add Set up),
(109) . . . 제 3어드레스설정회로(3nd Add Set up),
(110) . . . 데이터입력설정회로(D-in Set up),
(111),(112) . . . 데이터입력레지스터(D-in Reg),
(120),(123) . . . 어드레스비교회로(COMP),
(130),(131),(132) . . . 제1, 제2, 제3WE레지스터(1st, 2st, 3rd WE Reg),
(133) . . . 동기식 선택레지스터(SS Reg),
(134) . . . WES레지스터(WES Reg),
(135) . . . 중간버퍼,
(140) . . . 클록제어회로(CLK Cont)
(150) . . . 어드레스신호입력버퍼,
(151) . . . 기록가능신호입력버퍼,
(152) . . . 바이트기록선택신호입력버퍼,
(153) . . . 동기식선택신호입력버퍼,
(154) . . . 대기모드제어용 출력버퍼,
(160),(161),(162),(163) . . . 클록버퍼,
(170) . . . 제1 BWS레지스터,
(171) . . . 제2 BWS레지스터,
(180) . . . 출력버퍼,
(182) . . . 출력레지스터,
(191) . . . WE 및 SS계 클록신호
(192) . . . DOC계 클록신호
(200) . . . 메모리셀 어레이,
(201) . . . 디코더,
(202) . . . 라이트앰프 및 센스앰프(WA & SA).

Claims (1)

  1. 기준클록신호에 동기해서 어드레스를 입력하고, 또한 데이터를 입출력하는 반도체메모리에 있어서,
    어드레스를 유지하는 제1어드레스 유지수단과 제2어드레스 유지수단을 가진 복수의 어드레스 유지수단과, 기록사이클마다 상기 제1어드레스 유지수단으로부터 상기 제2어드레스 유지수단에 어드레스를 기록하는 어드레스 설정수단과,
    상기 제1어드레스 유지수단에 유지된 어드레스를 출력하는지, 또는 상기 제2어드레스 유지수단에 유지된 어드레스를 출력하는지를 선택하는 어드레스 선택수단을 가지는 것을 특징으로 하는 반도체메모리.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US6320785B1 (en) * 1996-07-10 2001-11-20 Hitachi, Ltd. Nonvolatile semiconductor memory device and data writing method therefor
AU741691C (en) 1997-05-16 2004-08-12 Hoya Kabushiki Kaisha Plastic optical component having a reflection prevention film and mechanism for making reflection prevention film thickness uniform
US6075730A (en) * 1997-10-10 2000-06-13 Rambus Incorporated High performance cost optimized memory with delayed memory writes
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
JP4107716B2 (ja) * 1998-06-16 2008-06-25 株式会社ルネサステクノロジ Ｆｉｆｏ型記憶装置
KR100270959B1 (ko) * 1998-07-07 2000-11-01 윤종용 반도체 메모리 장치
KR100283470B1 (ko) * 1998-12-09 2001-03-02 윤종용 반도체 메모리 장치의 어드레스 발생회로
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
TW522399B (en) * 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
US6501698B1 (en) * 2000-11-01 2002-12-31 Enhanced Memory Systems, Inc. Structure and method for hiding DRAM cycle time behind a burst access
US7403446B1 (en) * 2005-09-27 2008-07-22 Cypress Semiconductor Corporation Single late-write for standard synchronous SRAMs
WO2008002645A2 (en) * 2006-06-28 2008-01-03 Cypress Semiconductor Corporation Memory device and method for selective write based on input data value
KR101033464B1 (ko) 2008-12-22 2011-05-09 주식회사 하이닉스반도체 반도체 집적 회로
US8644088B2 (en) 2010-10-28 2014-02-04 Hynix Semiconductor Inc. Semiconductor memory device and semiconductor system including the same
US20180189374A1 (en) * 2016-12-30 2018-07-05 Arrow Devices Private Limited System and method for fast reading of signal databases

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172379A (en) * 1989-02-24 1992-12-15 Data General Corporation High performance memory system
US5258952A (en) * 1990-12-14 1993-11-02 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with separate time-out control for read and write operations
JP3179788B2 (ja) * 1991-01-17 2001-06-25 三菱電機株式会社 半導体記憶装置
US5587961A (en) * 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
JP2005007598A (ja) * 2003-06-16 2005-01-13 Aoki Technical Laboratory Inc 細口筒状容器の射出延伸ブロー成形方法及び容器

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