KR100211483B1 - 블록 기록 시스템을 이용하는 반도체 메모리 - Google Patents

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KR100211483B1
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가네꼬 히사시
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Abstract

본 발명의 목적은 블록 기록 시스템을 이용하는 향상된 반도체 메모리를 제공하는 데 있다. 반도체 메모리는 다수의 비트 라인들을 갖는 메모리 셀 어레이; I/O라인; 상기 I/O라인과 상기 비트 라인들 중 대응 비트 라인 사이에 접속된 다수의 열스위치들; 제1사이클 시간을 갖는 클럭신호 및 제어신호를 제공받고, 상기 제어신호가 제1논리 레벨을 가질 때 상기 클럭신호에 동기화된 타이밍 신호를 생성하고, 상기 제어신호가 상기 제1논리 레벨과 상이한 제2논리 레벨을 가질 때 상기 제1사이클 시간보다 긴 제2사이클 시간을 갖는 타이밍 신호를 생성하는 타이밍 신호 생성기; 상기 타이밍 신호에 응답해서 어드레스 신호를 래치하는 어드레스 래치 회로; 및 상기 열 스위치들 중 적어도 하나의 열 스위치를 활성화하기 위해 상기 어드레스 래치 회로로 래치된 상기 어드레스 신호를 디코딩하는 열 디코더를 포함한다.

Description

블록 기록 시스템을 이용하는 반도체 메모리
본 발명은 블록 기록 시스템을 이용하는 반도체 메모리에 관한 것으로, 특히 블록 기록 동작 동안 내부 어드레스 신호가 변경되는 것을 방지하기 위해 블록 기록 신호를 생성하는 타이밍 신호 생성기를 갖는 반도체 메모리에 관한 것이다. 이 반도체 메모리는 제공된 클럭신호에 동기화된 판독/기록 동작들을 실행한다.
DRAM과 같은 반도체 메모리는 CRT와 같은 디스플레이 디바이스에서 디스플레이될 문자들 또는 그래픽들에 대응하는 비디오 데이터를 저장하는 비디오 메모리용으로 종종 사용된다. 비디오 메모리의 기록 동작 속도를 향상시키기 위해, 비디오 메모리의 연속 어드레스들을 갖는 다수의 메모리 셀들이 종종 동일한 데이터를 수신하기 때문에, 다수의 메모리 셀들(또는 블록)에서 블록 기록 동작을 동시에 실행하는 블록 기록 시스템을 사용하도록 제안되어 왔다. 블록 기록 시스템을 이용하는 비디오 메모리에서, 다수의 열 스위치들은 동시에 활성화되고 단일 워드 라인은 하나의 기록 사이클에서 행 어드레스를 기초로 선택되어, 동일한 데이터가 한 쌍의 I/O 라인들로부터 다수의 메모리 셀들에 동시에 기록된다. 따라서 동일한 데이터가 연속 어드레스들을 갖는 다수의 메모리 셀들에 기록된다.
블록 기록 동작은 정상 기록 동작과 같이 서로 다른 열 어드레스들을 갖는 다수의 메모리 셀들에 대해 동시에 기록 동작을 실행하기 때문에, 이 동작은 정상 기록 동작에 비해 하나의 동작에 대해 보다 많은 시간을 필요로 한다. 따라서, 정상 기록 동작의 사이클 타임이 메모리로의 클럭신호 입력의 주파수를 증가시킴으로써 단축되었으면, 블록 기록 동작은 프로세싱 시간이 불충분하기 때문에 정확하게 실행될 수 없다. 다시 말하면, 정상 기록 동작이 이 클럭신호에 따라 실행될 수 있더라도, 블록 기록 시스템을 이용하는 종래의 반도체 메모리는 고주파수 클럭 신호와 함께 사용될 수 없다.
본 발명의 목적은 블록 기록 시스템을 이용하는 향상된 반도체 메모리를 제공하는데 있다.
본 발명의 다른 목적은 반도체 메모리가 고장없이 비교적 높은 주파수를 갖는 클럭신호와 함께 사용될 수 있는 블록 기록 시스템을 이용하는 반도체 메모리를 제공하는데 있다.
본 발명의 또 다른 목적은 클럭신호 입력의 주파수와 무관하게 고장없이 블록기록 동작을 실행할 수 있는 반도체 메모리를 제공하는데 있다.
본 발명에 따른 반도체 메모리는 정상 기록 동작 동안 어드레스 래치 회로를 위해 제1주파수를 갖는 제1타이밍 신호를 생성하고, 블록 기록 동작 동안 어드레스 래치 회로를 위한 제1주파수 보다 낮은 제2주파수 신호를 갖는 제2타이밍 신호를 생성하는 타이밍 신호 생성기를 이용한다.
따라서, 본 발명에 따라, 메모리는 비교적 높은 주파수를 갖는 제1타이밍 신호에 동기화된 정상 기록 동작을 실행하고, 비교적 낮은 주파수를 갖는 제2타이밍 신호에 동기화된 블록 기록 동작을 실행한다. 따라서, 본 발명에 따라, 메모리는 정상 기록 동작의 동작 속도를 감소시키지 않고 블록 기록 동작을 정확하게 실행할 수 있다.
제1도는 본 발명의 제1실시예에 따른 타이밍 신호 생성기를 이용하는 반도체 메모리 개략도.
제2도는 제1도에 도시된 열 어드레스 선택 회로의 개략도.
제3도는 제1도에 도시된 타이밍 신호 생성기의 동작을 설명하는 타이밍도.
제4도는 본 발명의 제2실시예에 따른 타이밍 신호 생성기를 이용하는 반도체 메모리의 개략도.
제5도는 본 발명의 제3실시예에 따른 타이밍 신호 생성기를 이용하는 반도체 메모리 개략도.
제6도는 제4도에 도시된 타이밍 신호 생성기의 동작을 설명하는 타이밍도.
제7도는 제5도에 도시된 타이밍 신호 생성기의 동작을 설명하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 커맨드 디코더 2 : 타이밍 신호 생성기
3 : OR 게이트 4,6,7,9,11 : 플립플롭(F/F)
5 : NAND 게이트 12 : 데이터 기록 제어기
13 : 데이터 기록 증폭기 14 : 열 어드레스 선택회로
제1도를 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리는 타이밍 신호 생성기(2)를 포함한다. 타이밍 신호 생성기(2)에 커맨드 디코더(1)로부터의 신호1 및 클럭신호 CLK를 제공받고, 신호6을 데이터 기록 제어기(12)에 제공하고 신호2를 어드레스 래치 플립플롭들(F/F:9-11)에 제공한다.
타이밍 신호 생성기(2)는 신호2를 생성하는 OR 게이트(3), 신호3를 생성하는 F/F(4), 신호를 생성하는 NAND 게이트(5), 및 신호5 및 신호6을 각각 생성하는 F/F들(6 및 7)을 포함한다. F/F(4)는 클럭 입력에 입력된 신호2의 상승 에지에 응답해서 데이터 입력에 입력된 신호1의 논리 레벨을 래치하고, 리셋 입력 R에 입력되는 클럭신호 CLK의 로우 레벨에 응답해서 리셋된다. F/F들(6 및 7)은 클럭 입력에 입력되는 클럭신호 CLK의 상승 에지에 응답해서 각각 신호5의 로우 레벨 및 하이 레벨을 래치하고, F/F들(6 및 7) 둘 다 세트 단자 S에 입력되는 신호4의 로우 레벨에 응답해서 세트된다.
커맨드 디코더(1)는 행 어드레스 스트로브 신호 RAS, 열 어드레스 스트로브 신호 CAS, 기록 인에이블 신호 WE, 출력 인에이블 신호 OF 및 특정 기능 선택 신호(100)의 요구된 신호 결합에 응답해서 신호1을 생성한다. 이 실시예에서, 신호1은 하나의 예로서 상술된 신호 결합에 응답해서 생성되지만, 본 발명은 신호1을 생성하는 방법에 대해서만 국한되는 것은 아니다.
F/F들(9 및 11)은 각각 어드레스 신호들 ADD0-ADDn을 제공받고, Y-어드레스 신호들 YAD0-YADn을 각각 열 어드레스 선택 회로(14)에 제공한다. 열 어드레스 선택 회로(14)는 또한 데이터 기록 제어기(12)로부터 제1블록 기록 신호(16)을 제공받는다. 데이터 기록 제어기(12)는 신호6에 응답해서 제1 및 제2 블록 기록 신호들(16 및 17)을 생성한다. 제2블록 기록 신호(17)는 데이터 기록 증폭기(13)에 제공된다.
제2도를 참조하면, 열 어드레스 선택회로(14)는 상부 Y-어드레스 신호들 YAD3-YADn을 디코딩하는 제1 AND 게이트 그룹(80), 하부 Y-어드레스 신호들 YAD0-YAD2로 이루어진 현행/역 신호들를 디코딩하는 제2AND 게이트 그룹(90) 및 3개의 현행/역 신호 생성기들(100)을 포함한다. 제2도에 도시된 바와같이, 제1블록 기록 신호(16)는 신호들(20 및 21)을 포함한다. 신호(20)는 Y-스위치 선택 신호들 YSW0-YSW7(YSW0-YSWm)을 생성하기 위해 제2AND 게이트 그룹(90)을 인에이블하고, 신호(21)은 하부 Y-어드레스 신호들 YAD0-YAD2의 모든 현행/역 신호들을 하이 논리 레벨로 변경시킨다.
즉, 신호(21)가 로우 레벨을 취할 때, 열 어드레스 선택 회로(14)는 Y-스위치 선택신호들 YSW0-YSWm 중 한 신호를 하이 레벨로 변경시키기 위해 제1 및 제2AND 게이트 그룹들(80 및 90)에 의해 모든 Y-어드레스 신호들 YAD0-YADn을 디코드한다. 대조적으로 신호(21)가 하이 레벨을 취할 때, 열 어드레스 선택 회로(14)는 Y-스위치 선택 신호들 YSW0-YSWm 중 다른 신호를 하이 레벨로 변경시키기 위해 제1AND 게이트 그룹(80)에 의해 상부 Y-어드레스 신호들 YAD3-YADn만을 디코드한다.
제1도를 참조하면, Y-스위치 선택 신호들 YSW0-YSWm이 한쌍의 I/O 라인들 사이에 각각 접속된 열 스위치들 SW0-SWm 및 대응 비트 라인 쌍(B0-Bm)에 각각 제공된다. 비트 라인 쌍들은 개략적으로 도시된 메모리 셀 어레이(15)에 접속된다.
이 실시예에 따른 타이밍 신호 생성기(2)의 동작은 이제 제1도 내지 제3도를 참조하여 설명하겠다.
먼저, 커맨드 디코더(1)에 입력된 신호 결합이 요구된 결합이 아니기 때문에 신호1이 로우 레벨로 유지될 때, 신호6은 또한 로우 레벨로 유지되어, OR 게이트(3)로부터의 신호2는 클럭신호 CLK에 동기화된다. 따라서, F/F들(9-11) 각각은 예를들어 제3도의 타이밍 T1동안 클럭신호 CLK의 매 상승 에지에서 어드레스 신호들 ADD0-ADDn 중 어드레스 신호를 래치한다. 이때에, 데이터 기록 제어기(12)로부터의 신호(21)는 로우 레벨로 유지된다. 따라서, Y-스위치 선택 신호들 YSW0-YSWm 중 한 신호는 클럭신호 CLK의 매 상승 에지에서 열 어드레스 선택회로(14)에 의해 활성화되어, 열 스위치들 SW0-SWm 중 한 스위치가 도전 상태가 되어 한 쌍의 I/O 라인들과 비트 라인 쌍들 B0-Bm중 선택된 하나의 라인을 접속시킨다. 즉, 신호1이 로우 레벨로 유지될 때, 비트 라인 쌍들 B0-Bm 중 한 비트 라인은 한 쌍의 I/O 라인들에 접속되어 클럭신호 CLK의 매 상승 에지에서 선택된 메모리 셀에 데이터를 기록하거나 셀로부터 데이터를 판독한다.
다음으로, 신호1이 블록 기록 동작을 실행하도록 클럭신호 CLK의 상승 에지(제3도의 시간 T2 참조)에서 하이가 될 때, 요구된 결합을 취하는 커맨드 디코더(1)에 입력된 신호 결합 때문에, 신호3은 클럭신호 CLK의 상승 에지(T2)에서 로우 레벨로부터 하이 레벨로 변경된다. 따라서, 이때에 신호4는 하이 레벨로부터 로우 레벨로 변경되어, F/F들(6-7)이 세트되어 하이 레벨의 신호5 및 신호6을 출력한다. 클럭신호 CLK의 다음 상승 에지(T3)에서, F/F(6)는 하이 레벨의 신호5를 출력하도록 로우 레벨을 래치하고, F/F(7)는 다음 상승 에지(T4)때까지 하이 레벨의 신호6을 계속해서 출력한다.
따라서, 신호2는 제3도에 도시된 바와같이, 상승 에지(T4) 후에 오는 폴링 에지(falling edge)때까지 하이 레벨로 유지된다. 즉, F/F들(9-11) 각각은 상승 에지(T2) 내지 상승 에지(T5) 까지의 기간 동안 클럭신호 CLK의 상승 에지(T2)에서 각각 래치되는 어드레스 신호를 유지한다.
한편, 하이 레벨의 신호6가 데이터 기록 제어기(12)에 제공되어, 신호(21 : 제2도)가 활성화된다. 따라서, 열 어드레스 선택 회로(14)는 상부 Y-어드레스 신호들 YAD3-YADn를 기초로 Y-스위치 선택 신호를 YSW0-YSWm 중 8개를 하이 레벨로 활성화시킨다. 따라서, 열 스위치들 SW0-SWm 중 8개가 동시에 도전 상태가 되어 한 쌍의 I/O 라인들과 비트 라인 쌍들 B0-Bm 중 8개의 비트 라인들을 접속시킨다.
즉, 신호2가 하이 레벨을 취할 때, 동일한 상부 Y-어드레스를 갖는 비트 라인 쌍들 B0-Bm 중 8개의 비트 라인들은 8개의 메모리 셀들에 데이터를 동시에 기록하기 위해 한 쌍의 I/O 라인들에 접속되어, 블록 기록이 실행된다.
상술된 바와 같이, 블록 기록 동작이 정상 기록 동작에 비해 보다 많은 시간을 필요로 하더라도, 이 실시예에 따른 타이밍 신호 생성기(2)를 이용하는 반도체 메모리는 3개의 클럭 사이클들에 걸쳐 어드레스 신호들 ADD0-ADDn을 유지한다. 따라서, 클럭신호 CLK의 주파수가 정상 기록 동작의 사이클 시간을 단축시키기 위해 증가되더라도, 3개의 클럭 사이클들이 블록 기록 동작 중에 이용되기 때문에 블록 기록 동작은 정확하게 실행된다.
다음으로, 본 발명에 따른 제2 실시예는 제4도 및 제6도를 참조하여 설명하겠다. 이 실시예는 2개의 뱅크 구조를 갖는 메모리에 적용된다.
제4도를 참조하면, 이 실시예에 따른 제1타이밍 신호 생성기(40)는 제1실시예의 OR 게이트(3) 대신 OR 게이트(41)을 포함한다. 그 외의 타이밍 신호 생성기(40)의 구조는 타이밍 신호 생성기(20)의 구조와 동일하다. 제2타이밍 신호 생성기(50)는 제1타이밍 신호 생성기(40)와 동일한 구조를 갖는다.
제1 및 제2타이밍 신호 생성기들(40 및 50)은 각각 OR 게이트들(43 및 44)에 제공되는 신호8 및 신호9를 각각 생성한다. OR 게이트(43)는 또한 클럭신호 CLK 및 뱅크 선택 신호(200)를 제공받고, OR 게이트(44)는 또한 클럭신호 CLK 및 반전된 뱅크 선택 신호(201)를 제공받는다.
어드레스 신호들이 제1실시예와 유사한 다수의 디지트들을 포함하더라도, 이 실시예의 이해를 용이하게 하기 위해 하나의 디지트 ADD만이 제4도에 도시되어 있다.
마찬가지로, 뱅크 #0 및 뱅크 #1의 F/F들 각각의 다수의 F/F들을 포함하더라도, 각각의 뱅크에 대해 하나의 F/F(45 또는 46)만이 제4도에 도시된다. 또한, 데이터 기록제어기, 데이터 기록 증폭기 및 열 어드레스 선택 회로와 같은 다운스트림 회로들, 및 메모리 셀 어레이는 제4도에 생략되어 있는데 각각의 뱅크 #0 및 #1은 제1실시예와 동일한 구조를 갖는다.
타이밍 신호 생성기들(40 및 50)을 이용하는 이 실시예에 따른 반도체 메모리의 동작을 설명하겠다.
제6도에 도시된 바와 같이, 커맨드 디코더(1)에 입력된 신호 결합이 요구된 결합이기 때문에 신호1은 클럭신호 CLK의 상승 에지(T1)에서 하이 레벨을 취하기 때문에, 블록 기록 동작을 실행시킨다. 따라서 뱅크 선택 신호(200)가 T1에서 로우 레벨을 취하기 때문에 신호8은 클럭신호 CLK의 상승 에지(T3)때까지 로우 레벨로부터 하이 레벨로 변경된다. 따라서, 뱅크 #0의 Y-어드레스 신호들 YAD#0이 클럭신호 CLK의 상승 에지(T4)때까지 F/F(45)에 의해 유지되는 동안 블록 기록 동작은 뱅크 #0으로 실행된다.
그다음, 신호1이 클럭신호 CLK의 상승 에지(T2)에서 하이 레벨을 다시 취할 때, 반전된 뱅크 선택 신호(201)가 T2에서 로우 레벨을 취하기 때문에, 신호9는 로우 레벨로부터 하이 레벨로 변경된다. 따라서 뱅크 #1의 Y-어드레스 신호들 YAD #1이 뱅크 #0의 동작과 무관하게 클럭신호 CLK의 상승 에지(T5)때까지 F/F(46)에 의해 유지되는 동안 블록 기록 동작은 뱅크 #0으로 실행된다.
따라서, 이 실시예에 따라, 블록 기록 동작이 정확하게 실행될 뿐만 아니라, 블록 기록 동작이 뱅크 #0 및 뱅크 #1에 대해 서로 독립적으로 실행되어, 기록 동작이 보다 빨리 실행될 수 있다.
제1 및 제2실시예들에서, 3개의 클럭 사이클 시간이 블록 기록 동작 동안 사용되더라도, 본 발명은 이 사이클 시간에 제한되는 것이 아님이 명백하다. 즉, 2,4,5 또는 그 이상의 클럭 사이클들이 블록 기록 동작중에 사용될 수 있다.
다음으로, 본 발명에 따른 제3실시예를 제5도 및 제7도를 참조하여 설명하겠다. 이 실시예는 또한 2개의 뱅크 구조를 갖는 메모리에 적용된다.
제5도를 참조하면, 제1타이밍 신호 생성기(60)가 OR 게이트(51), F/F(52), 지연회로(53), 및 2개의 NOR 게이트들(55 및 56)을 갖는 RS-F/F(54)를 포함한다. 제2타이밍 신호 생성기(70)는 제1타이밍 신호 생성기(60)와 동일한 구조를 갖는다. 그 외의 이 실시예에 따른 메모리의 구조는 제2실시예와 동일하다.
타이밍 신호 생성기들(60 및 70) 각각은 제2실시예의 타이밍 신호 생성기(40 또는 50)과 유사하게 동작한다. 즉, F/F(52)가 하이 레벨을 래치할 때, NOR 게이트(55)의 하나의 입력이 하이 레벨의 신호를 제공받기 때문에 RS-F/F(54)는 하이 레벨의 신호10를 출력하도록 세트되고, 그 후 NOR 게이트(56)의 하나의 입력이 지연 회로(53)로부터 하이 레벨의 신호를 제공받기 때문에 RS-F/F(54)는 로우 레벨의 신호10을 출력하도록 리셋된다.
이 실시예에 따른 타이밍 신호 생성기들(60 및 70)을 이용하는 반도체 메모리의 동작을 설명하겠다.
제7도에 도시된 바와같이, 신호1은 클럭신호 CLK의 상승 에지(T1)에서 하이 레벨을 취하고 뱅크 선택 신호(200)가 로우 레벨을 취할 때, 신호10은 지연 회로(53)의 지연 시간 동안 로우 레벨로부터 하이 레벨로 변경된다. 따라서, 블록 기록은 뱅크 #0으로 실행되고, 뱅크 #0의 Y-어드레스 신호들 YAD#0은 RS-F/F(54)가 리셋될 때까지 F/F(45)에 의해 유지된다.
따라서, 신호1이 클럭신호 CLK의 상승 에지(T2)에서 다시 하이 레벨을 취하고 반전된 뱅크 선택 신호(201)이 로우 레벨을 취할 때, 신호11은 타이밍 신호 생성기들(70)에서 이용되는 지연 회로의 지연 시간 동안 로우 레벨로부터 하이 레벨로 변경된다. 따라서, 블록 기록은 뱅크 #1로 실행되고 뱅크 #1의 Y-어드레스 신호들 YAD #1은 타이밍 신호 생성기(70)에 이용되는 RS-F/F가 리셋될 때까지 F/F(46)에 의해 유지된다.
이 실시예의 장점은 블록 기록 동작을 위한 프로세싱 시간이 지연 회로(53)의 지연 시간으로 세트되기 때문에, 클럭신호 CLK의 주파수가 블록 기록 동작에 필요한 프로세싱 시간과 무관하게 선택될 수 있다는 점이다.
예를들어, 클럭 사이클(클럭 신호의 각각의 상승 에지 사이의 기간)은 20ns이고 블록 기록 동작에 필요한 프로세싱 시간은 30ns라고 가정한다. 각각의 블록 기록 동작이 3개의 클럭 사이클을 보내기 때문에 블록 기록 동작을 위한 실제 프로세싱 시간은 제1 또는 제2 실시예에서 60ns인 반면, 이 실시예에서는 지연 회로(53)의 지연 시간이 30ns로 세트될 때 블록 기록 동작에 필요한 실제 프로세싱 시간은 30ns이다. 또한, 상술된 예에서, 10ns까지의 클럭 사이클이 제1 또는 제2 실시예에서 필요하더라도, 지연 회로(53)이 지연 시간이 30ns로 세트될 때 5ns와 같은 보다 단축된 클럭신호가 이 실시예에서 적용될 수 있다. 따라서, 프로세싱 시간은 단축되고, 보다 빠른 블록 기록 프로세싱이 달성된다.
본 발명은 상술된 실시예들로만 제한되는 것은 아니고 본 발명의 원리 범위에 속하는 범위 내에서 변경 및 수정될 수 있다.

Claims (9)

  1. 다수의 비트 라인들을 갖는 메모리 셀 어레이; I/O 라인; 상기 I/O라인과 상기 비트 라인들 중 대응 비트 라인 사이에 접속된 다수의 열 스위치들; 제1사이클 시간을 갖는 클럭신호 및 제어신호를 제공받고, 상기 제어신호가 제1논리레벨을 가질 때 상기 클럭신호에 동기화된 타이밍 신호를 생성하고, 상기 제어신호가 상기 제1논리레벨과 상이한 제2논리레벨을 가질 때 상기 제1사이클 시간보다 긴 제2사이클 시간을 갖는 타이밍 신호를 생성하는 타이밍 신호 생성기; 상기 타이밍 신호에 응답해서 어드레스 신호를 래치하는 어드레스 래치 회로; 및 상기 열 스위치들 중 적어도 하나의 열 스위치를 활성화하기 위해 상기 어드레스래치 회로로 래치된 상기 어드레스 신호를 디코딩하는 열 디코더를 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제2사이클 시간은 상기 제1사이클 시간의 정수 배수인 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 타이밍 신호 생성기는 지연시간을 갖는 지연회로를 포함하고, 상기 제2사이클 시간은 상기 지연시간과 동일한 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 상기 타이밍 신호가 상기 클럭 신호에 동기화될 때 상기 열 디코더는 상기 어드레스 래치 회로로 래치된 상기 어드레스 신호를 기초로 상기 열 스위치들 중 하나의 열 스위치를 활성화시키고, 상기 타이밍 신호가 상기 제2사이클 시간을 가질 때 상기 열 디코더는 상기 어드레스 래치 회로로 래치된 상기 어드레스 신호를 기초로 상기 다수의 열 스위치들을 활성화시키는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 상기 타이밍 신호가 상기 제2사이클 시간을 가질 때 상기 열 디코더는 상기 어드레스 래치 회로로 래치된 상기 어드레스 신호의 상부 디지트들을 기초로 상기 다수의 열 스위치들을 활성화시키는 것을 특징으로 하는 반도체 메모리.
  6. 제1 및 제2뱅크들을 갖는 반도체 메모리에 있어서, 제어신호를 기초로 제1타이밍 신호를 생성하고 제1뱅크 선택신호에 응답해서 비활성화되는 제1타이밍 신호생성기; 상기 제어신호를 기초로 제2타이밍 신호를 생성하고 제2뱅크 선택신호에 응답해서 비활성화되는 제2타이밍 신호 생성기; 상기 제1타이밍 신호를 기초로 제3타이밍 신호를 생성하고 상기 제1뱅크 선택신호에 응답해서 비활성화되는 제1수단; 상기 제2타이밍 신호를 기초로 제4타이밍 신호를 생성하고 상기 제2뱅크 선택신호에 응답해서 비활성화되는 제2수단; 상기 제3타이밍 신호에 응답해서 어드레스 신호를 래치하고 상기 제1뱅크에 대한 제1내부 어드레스를 출력하는 제1어드레스 래치 회로; 및 상기 제4타이밍 신호에 응답해서 상기 어드레스 신호를 래치하고 상기 제2뱅크에 대한 제2내부 어드레스를 출력하는 제2어드레스 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 제1수단은 상기 제1타이밍 신호, 제1뱅크 선택신호 및 클럭신호를 수신하고, 상기 제3타이밍 신호를 출력하는 제1논리 게이트를 갖고; 상기 제2수단은 상기 제2타이밍 신호, 제2뱅크 선택신호 및 상기 클럭신호를 수신하고, 상기 제4타이밍 신호를 출력하는 제2논리 게이트를 갖는 것을 특징으호 하는 반도체 메모리.
  8. 제7항에 있어서, 상기 제1타이밍 신호 생성기는 상기 제어신호와 상기 클럭신호를 기초로 제1활성 기간을 가지는 상기 제1타이밍 신호를 생성하고 상기 제1뱅크 신호 선택신호에 응답해서 비활성화되며, 상기 제2타이밍 신호 생성기는 상기 제어신호 및 상기 클럭신호를 기초로 제2활성 기간을 갖는 상기 제2타이밍 신호를 생성하고 상기 제2뱅크 선택신호에 응답해서 비활성화되며, 상기 제1 및 제2활성기간들 각각은 상기 클럭신호의 클럭 사이클 보다 긴 것을 특징으로 하는 반도체 메모리.
  9. 다수의 메모리 셀들; 각각의 메모리 셀 기록 동작 동안 제1주파수를 갖는 제1타이밍 신호를 생성하고, 블록 기록 동작 동안 상기 제1주파수 보다 낮은 제2주파수를 갖는 제2타이밍 신호를 생성하는 타이밍 신호 생성기; 상기 각각의 메모리 셀 기록 동작 동안 상기 제1타이밍 신호에 응답해서 어드레스 신호를 래치하고, 상기 블록 기록 동작 동안 상기 제2타이밍 신호에 응답해서 상기 어드레스 신호를 래치하는 어드레스 래치 회로; 및 상기 메모리 셀들 중 적어도 하나의 메모리 셀에 데이터를 기록하기 위해 상기 어드레스 래치 회로로 래치된 상기 어드레스 신호를 디코딩하는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
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