KR19980063697A

KR19980063697A - 메모리 구성 회로 및 방법

Info

Publication number: KR19980063697A
Application number: KR1019970065261A
Authority: KR
Inventors: 브라운데이비드알.; 와다쇼지; 이또가즈야; 이찌무라야스히또; 사이또겐
Original assignee: 윌리엄비.켐플러; 텍사스인스트루먼츠인코포레이티드; 가나이쯔도무; 가부시끼가이샤히다찌세이사꾸쇼
Priority date: 1996-12-03
Filing date: 1997-12-02
Publication date: 1998-10-07
Also published as: DE69717054D1; EP0847058A3; DE69717054T2; EP0847058A2; US5831925A; KR100499295B1; EP0847058B1; JPH10240617A

Abstract

메모리 회로는 입력 및 출력을 갖는 본드 옵션 회로(106), 및 본드 옵션 회로의 출력에 결합된 행(row) 제어 회로(100)를 포함하며, 행 제어 회로는 어드레스 단자, A12 및 A13을 포함한다. 메모리 회로는 또한 본드 옵션 회로의 출력에 결합된 열 제어 회로(102)를 포함하며, 열 제어 회로(102) 역시 어드레스 단자, A12 및 A13을 포함한다. 메모리 셀 어레이는 행 제어 및 열 제어 회로에 결합되며, 제1 복수의 메모리 셀 뱅크로 배열되고, 이들 뱅크는 로우 제어 및 열 제어 회로의 어드레스 단자의 어드레스 신호 조합에 의해서 선택될 수 있다. 본드 옵션 회로(106)의 입력에서의 제1 신호에 응하여, 본드 옵션 회로는 행 제어(100) 및 열 제어(102) 회로에 결합된 본드 옵션 회로의 출력에서 제2 신호를 출력한다. 제2 신호에 응하여, 행 제어 및 열 제어 회로는 뱅크 어레이를 제2 복수개로 선택할 수 있게 한다. 예를 들면, 어레이는 원래 4개 뱅크로 배열될 수 있으나, 본드 옵션 회로의 입력에 적합한 신호를 인가함으로써 어레이는 2개 뱅크 어레이로서 선택할 수 있다.

Description

메모리 구성 회로 및 방법

본 발명은 일반적으로 메모리 집적 회로에 관한 것으로, 특히 다이나믹 랜덤 액세스 메모리 집적 회로에 관한 것이다.

다이나믹 랜덤 액세스 메모리 회로(DRAM)는 컴퓨터 및 데이터 임시 저장을 필요로 하는 기타 다른 전자 기기에서 사용된다. 이들 회로는 다른 형태의 메모리 회로에 비해, 소정의 반도체 영역에 가장 큰 밀도의 메모리 셀, 저장된 데이터의 비트당 비교적 적은 비용, 및 비교적 고속을 제공한다는 점에서 이점이 있다. DRAM은 최근 대부분 100MHz를 넘는 클럭 속도의 마이크로프로세서를 사용하는 시스템 설계자 요구사항에 맞추기 위해서 크기 및 동작속도가 증가되었다. 사실, DRAM이 새로이 출현할 때마다, 집적회로의 메모리셀 수는 4배씩 증가한다. 보다 많고 빠른 데이터를 요구하는 시스템을 수용하려는 노력으로, 업계에서는 데이터, 어드레스, 및 제어 신호를 클럭신호에 동기시키는 DRAM, 즉 시스템이 컴퓨터일 경우 통상 마이크로프로세서에 결속되는 것인 DRAM으로 선회하였다.

동기 DRAM에는 이러한 형태의 메모리 회로의 고속 인터페이스 특성을 최대한 활용하기 위해서 다중-뱅크가 내부에 구성되어 있다. 각각의 뱅크는 자신의 행(row) 디코더 및 센스 증폭기를 갖춘 메모리 셀 어레이를 포함한다. 뱅크들은 열(column) 어드레스 래치, 카운터, 및 디코더; 행 어드레스 래치 및 리프레쉬 카운터; 데이터 입력-출력 버퍼; 제어 블록; 및 모드 레지스터를 공유하고 있다. 다중 뱅크를 사용함으로써, 메모리 회로의 일관된 대역폭, 즉 메모리 회로로 및 이로부터 데이터 평균 흐름 속도가 개선된다. 이러한 개선의 일환은 뱅크의 행이 일단 액세스 되었으면, 2개의 뱅크의 열을 연속해서 교대로 액세스할 수 있다는 사실에 기인한다. 하나의 전송이 끝나고 다음 전송 시작까지의 갭을 최소화하도록 뱅크에 대한 리드(read), 라이트(write) 동작을 조정할 수 있다. 일관된 메모리 대역폭 개선은 다른 뱅크의 열에 액세스를 수행하고 있는 동안, 한 뱅크의 행으로 액세스를 처리하는 동기 DRAM의 능력, 즉 어레이로 혹은 이로부터 긴 연속한 데이터가 전송될 때 특히 유용한 특징인 이러한 능력에도 기인한다. 따라서, 긴 연속한 데이터 및 뱅크간 교번하는 행 액세스를 사용함으로써 메모리 회로 데이터 버스가 거의 완전하게 이용될 수 있다.

일반적으로, 높은 대역폭을 유지하는 능력은 뱅크를 많이 사용함으로써 개선되기는 하지만, 뱅크를 많이 사용하면 일련의 어드레스에서 다음 어드레스된 메모리 셀이 현재 액세스되는 것이 아닌 다른 뱅크에서 오게 될 가능성이 증가하게 된다. 더욱이, 뱅크 개수가 증가하면 보다 복잡한 메모리 제어기가 필요할 수도 있다. 그러므로, 어떤 응용에서는 메모리를 예를 들면 4개가 아닌 2개의 뱅크로 구성할 것을 선택하는 것이 더 나을 수도 있다. 업계에서는 메모리를 간단하고 경제적으로 구성하게 하는 회로 및 방법을 필요로 한다. 본 발명의 특징은 이러한 필요성에 관한 것이다.

본 발명의 바람직한 제1 실시예에 따라서, 메모리 회로를 개시한다. 메모리 회로는 입력 및 출력을 갖는 본드 옵션 회로, 및 본드 옵션 회로의 출력에 결합된 행 제어 회로를 포함하며, 행 제어 회로는 어드레스 단자를 포함한다. 메모리 회로는 또한 본드 옵션 회로의 출력에 결합된 열 제어 회로를 포함하며, 열 제어 회로 역시 어드레스 단자를 포함한다. 메모리 셀 어레이는 행 제어 및 열 제어 회로에 결합되며, 제1 복수의 메모리 셀 뱅크로 배열되고, 이들 뱅크는 로우 제어 및 열 제어 회로의 어드레스 단자의 어드레스 신호 조합에 의해서 선택될 수 있다. 본드 옵션 회로의 입력에서의 제1 신호에 응하여, 본드 옵션 회로는 행 제어 및 열 제어 회로에 결합된 본드 옵션 회로의 출력에서 제2 신호를 출력한다. 제2 신호에 응하여, 행 제어 및 열 제어 회로는 뱅크 어레이를 제2 복수개로 선택할 수 있게 한다. 예를 들면, 어레이는 원래 4개 뱅크로 배열될 수 있으나, 본드 옵션 회로의 입력에 적합한 신호를 인가함으로써 어레이는 2개 뱅크 어레이로서 선택할 수 있다.

본 발명의 이점은 메모리 구조, 즉 메모리 셀 뱅크수를 패키지하기 바로전에 제조 과정에서 나중에 한 번의 본드 배선 접속에 의해서 선택될 수 있다는 것이다. 따라서, 메모리 회로는 과도하게 지체됨이 없이 시장에서 요하는 형태로 회로를 시장에 내놓을 수 있게 제조공정 중에 구성될 수 있다.

본 발명에 대한 전술한 특징은 첨부한 도면과 함께 다음의 상세한 설명으로부터 보다 충분하게 이해될 수 있다.

도 1은 바람직한 제1 실시예 회로의 일반화한 블록도.

도 2는 도 1의 본드 옵션 회로의 개략도.

도 3은 도 1의 행 제어 블록의 개략도.

도 4a는 도 3의 XACTV 회로의 개략도.

도 4b는 도 4의 회로를 어드레스하기 위한 진리 혹은 접속표.

도 5a, 5b, 및 5c는 도 1의 열 제어 블록의 개략도.

도 6a는 도 5의 XRW 블록의 개략도.

도 6a는 도 6의 회로를 어드레스하는 진리 혹은 접속표.

도 7은 뱅크1에 대한 COWE 신호를 활성화하기 위해 도 6a의 회로를 통하는 신호 경과를 도시한 타이밍도.

도면의 주요 부분에 대한 부호의 설명

100 : 행 제어 블록

102 : 열 제어 블록

104 : 보드 패드

106 : 본드 옵션 회로

300 : XACTV 회로

도 1은 본 발명에 따른 바람직한 제1 실시예를 개괄한 블록도이다. 이 실시예에서 64Mb 메모리 어레이는 16Mb 뱅크 4개로 구성된다. 어드레스(12 및 13)는 뱅크 전용 행 어드레스 스트로브(RAS), 리드(CORE) 신호, 및 라이트(COWE) 신호를 각각 발생하는 행 제어 블록(100; ACTVGEN) 및 열 제어 블록(102; CASGEN) 내의 회로를 제어함으로써 리드 혹은 라이트 동작에서 4개의 뱅크 중 어느 것이 액세스되는가를 결정한다. 어레이를 4개 대신 2개의 뱅크로 나누고자 한다면, 패키지하기 전에 본드 패드(104)를 간단히 Vdd(통상 약 3.3 볼트)와 같은 하이 논리 전압에 접속함으로서 어레이를 재구성할 수 있다. 본드 옵션 회로(106)는 본드 패드(104)가 Vdd에 접속됨에 응하여 신호(BANK2)를 출력한다. BANK2는 행 제어 블록(100; ACTVGEN) 및 열 제어 블록(102;CASGEN)을 지휘하여, 이들 블록은 이전의 제1 및 제2 뱅크를 포함하는 새로운 제1 뱅크와, 이전의 제3 및 제4 뱅크를 포함하는 새로운 제2 뱅크간 선택을 위한 뱅크 선택으로서 어드레스(13)를 다룬다. 어드레스(13)와 함께 4개 뱅크 구성에서 뱅크들간 선택에 사용되는 어드레스(12)는 2개 뱅크 구성에서는 행 어드레스의 일부가 된다. 따라서, 4개 뱅크로 원래 구성된 메모리 어레이는 2개의 뱅크로 분할된 것처럼 기능하도록 만들어 질 수 있다.

도 2는 도 1에 도시한 본드 옵션 회로(106)에 대한 개략도이다. 본드 패드(200)가 바이어스되어 있지 않으면, 즉, 플로팅 상태에 있으면, 노드(N0) 전압으로 인해서 p채널 트랜지스터(204)의 소스-게이트 전압은 이 트랜지스터의 임계전압보다 크게 된다. 그러므로, p-채널 트랜지스터(204)는 온이 된다. 동일한 상태 하에서, n-채널 트랜지스터(206)는 오프가 된다. 결국, 노드(N1)의 전압은 근본적으로 노드(208)의 바이어스 전압, 즉 약 3.3 볼트(논리 하이)가 된다. 이 상태는 노드(N1)가 트랜지스터(210)의 게이트에 결속되어 있으므로 보강된다. 바이어스 패드(200)를 플로팅 상태로 둔 결과 N1에서의 하이 전압에 의해 트랜지스터(210)가 턴온되므로, 본드 패드(200)가 더 높은 전압에 접속되어 상태가 변경되기 전까지는 노드(N0)는 논리 로우의 전압을 유지한다. N1의 논리 하이는 NOR 게이트(212, 214) 및 인버터(216)에 의해서 반전되어 신호(BANK2)는 논리 로우가 된다. 그러므로 제조상태(본딩전)에서, 이 회로는 논리 로우를 출력하므로 메모리는 4개 뱅크 구성 상태에 있게 된다. 도 2에 도시한 TPT64 및 TPTLS 신호 라인은 메모리가 통상의 동작 모드에 있을 때 논리 로우로 여겨질 수 있는 테스트 신호이나, 원할 때에는 BANK2를 토글링하여 뱅크 재구성 회로를 시험하게 하는 테스트 신호이다.

도 3과 도 4a는 도 1에 도시한 행 제어 블록(100) 내의 회로에 대한 개략도이다. 도 3에 도시한 ACTGEN 블록은 3조의 디코드 회로를 포함한다. 제1 조의 회로(XACTV)는 메모리 어레이 내 워드라인을 활성화하는 RASn 신호를 생성한다. 4개 뱅크(뱅크0, 뱅크1, 뱅크2, 뱅크3) 각각마다 XACTV 회로가 별도로 존재한다. 제2 회로(XBNKACTV)는 뱅크중 한 뱅크의 행이 활성화되었는지, 즉, RAS0, RAS1, RAS2, 혹은 RAS3가 논리 하이인지 여부를 표시한다. 제3 조의 회로(XRASCBR)는 소정의 뱅크에 대한 열 경로를 인에이블하는 것이나, 리프레쉬 사이클 동안에는 활성화가 금지된다.

도 3에 도시한 회로 입력에서 RASIN, CASIN, CSIN, 및 WIN 신호는 메모리 회로의 외부 핀에 입력된 RAS_, CAS_, CS_, W_ 신호가 내부적으로 래치되었을 경우의 신호이다. RAS_는 어레이에서 워드라인을 활성화하는 행 어드레스 스트로브이다. CAS_는 동기 DRAM에 공통인 칩 선택 인에이블링 신호이며, W_는 라이트 신호이다.

회로가 통상의 4개 뱅크 구성 상태에 있을 때 ADD13 및 ADD13_(ADD13의 보) 라인과 함께 ADD12 및 ADD12_(ADD12의 보) 라인으로 뱅크0, 1, 2, 3를 선택하게 된다. CBR 라인은 뱅크중 한 뱅크 내의 특정 행에 데이터를 재기입하는 리프레쉬 신호를 전달한다. MRS 라인은 동기 DRAM에서 공통인 모드 레지스터로부터의 신호를 전달하는 것으로 여기서는 일반적인 리셋 기능으로서 사용된다. BANK2는 메모리 회로가 4개 뱅크 어레이 혹은 2개 뱅크 어레이로서 기능할지 여부를 결정하는 신호이다(도 2 참조).

도 4a는 도3의 XACTV 회로(300) 중 한 회로의 개략도이다. BS0은 4개의 XACTV 회로 중 어느 것이 관여되어 있는가에 따라 ADD12 혹은 ADD12_에 접속된다. 도 3에 도시한 바와 같이, ADD12는 XACTV_0과 XACTV_2의 BS0 라인에 접속된다. 마찬가지로, XACTV 회로 각각의 BS1 라인은 ADD13 혹은 ADD13_에 접속된다. 도 3에서, ADD13은 XACTV_2 및 XACTV_3의 BS1 라인에 접속되는 한편, ADD13_는 XACTV_0 및 XACTV_1의 BS1 라인에 접속된다. 이와 같은 접속에 의해서 4개 뱅크를 2개 뱅크로 정규 어레이 분할이 쉽게된다. 도 4b의 진리표에서 명백한 바와 같이, 논리 로우와 논리 하이를 토글하는 ADD13(BS1)은 그룹화된 뱅크0과 뱅크1 혹은 뱅크2와 뱅크3을 스위치한다. 따라서, 2개 뱅크 구성에서 그룹화된 뱅크1 및 2는 제1 뱅크로 볼 수 있고 뱅크2 및 3은 제2 뱅크로 볼 수 있다. 도 4b의 진리 혹은 접속표에서도 명백한 바와 같이, 토클하는 ADD12(BS0)는 2개 뱅크 구성에서 서브뱅크0과 1, 서브뱅크2와 3을 스위치한다.

다음과 같이 하여 4개 뱅크 어레이를 2개 뱅크 어레이로 기능하도록 만든다. 상기 기술한 바와 같이, 도 2에 도시한 본드 패드(200)를 논리 하이 전압에 접속하면 BANK2 신호는 논리 하이로 된다. 도 4a의 RASN 신호는 상대 서브뱅크로부터의 RASN 신호이다. 상대 서브뱅크라는 말은 2개 그룹의 뱅크 각각에서 예를 들면 뱅크0을 생각할 때 뱅크1을 가르키는 것이며, 뱅크2를 생각할 때에는 뱅크3, 혹은 그 반대를 가르키는 것이다. 이것은 도 3의 라인(302)을 참조함으로써 명백해지는데, 여기서 XACTV_0의 RASN 출력 라인은 XACTV_1의 RASM 입력포트에 결속되고; XACTV_1의 RASN 출력 라인은 XACTV_0의 RASM 입력포트에 결속되며; XACTV_2의 RASN 출력 라인은 XACTV_3의 RASM 입력포트에 결속되고; XACTV_3의 RASN 출력 라인은 XACTV_2의 RASM 입력포트에 결속되어 있다.

논리 하이인 BANK2 신호는 NAND 게이트(ND4)에 의해서 RASM 신호와 조합된다. ND4는 RASM 또한 하이일 경우에만 논리 로우를 출력한다. ND4로부터 논리 로우는 BS0 신호가 NAND 게이트(ND5) 때문에 출력(RASN)에 영향을 미치지 않게 하는 것이다. RASM 및 BANK2가 하이일 경우 활성인 유일한 뱅크 선택 기능은 BS1이며, 이것은 ADD13 혹은 ADD13_에 접속된다. 논리 로우인 RASM은 상대 서브뱅크가 행 활성화를 위한 신호를 보내고 있지 않음을 표시하는 것으로, 따라서 ND4의 출력은 하이가 되고 ADD12 혹은 ADD12_에 접속된 BS0은 RASN이 하이인지 아닌지에 영향을 미쳐, 해당 XACTV 회로에 대응하는 서브뱅크 내의 행을 활성화시키게 된다.

그룹화된 뱅크0과 1 및 뱅크2와 3 내의 XACTV 회로의 입력에 출력을 결속하는 것은 소정 시간에 뱅크0 또는 1이나 뱅크2 또는 3에서만 행이 활성화되게 하는 것이다. 뱅크0 및 1의 행이 동시에 활성화되는 것을 방지함으로서, 해당 그룹의 뱅크들은 단일 뱅크로서 작용하게 된다. 뱅크2 및 3의 경우에도 마찬가지이다. 앞에서 언급한 바와 같이, ADD13(BS1)은 BANK2 신호에 의해서 영향을 받지 않으므로, 그룹화된 뱅크를 문제없이 선택할 수 있고 따라서, 기능적으로 말하여, 외부에서 보면 4개 대신 2개 뱅크를 선택하는 것으로 보이게 된다.

도 3과 도 4a를 참조하여 설명한 회로는 메모리 어레이 뱅크 내의 행이나 워드 라인 선택에 관계하나, 도 5a, 5b, 5c 및 도 6의 회로는 어레이 뱅크 내의 열이나 비트라인 선택에 관한 것이다. 특히 어레이 내의 데이터를 검출하는 리드 기능 및 어레이에 새로운 데이터를 입력하는 라이트 기능 조정에 관한 것이다. 도 1의 CASGEN 회로 블록(102)을 도 5a, 5b, 5c(전체는 도 5)에 상세히 도시하였다. XRW 블록(500)은 뱅크 전용 리드/라이트 디코드 회로이다. 도 3의 ACTGEN 회로 블록과 같이, XRW블록은 BANK2, ADD12, ADD12_, ADD13, 및 ADD13_ 라인에 접속된다. ADD12는 XRW_0 및 XRW_2의 BS0 라인에 접속되며, ADD12_는 XRW_1 및 XRW_3의 BS0 라인에 접속된다. 마찬가지로, XRW 각각의 BS1 라인은 ADD13 혹은 ADD13_에 접속된다. 도 5에서, ADD13은 XRW_2 및 XRW_3의 BS1 라인에 접속되며, ADD13_은 XRW_0 및 XRW_1의 BS1라인에 접속된다. 그러므로, 하이인 BANK2 신호를 수신하였을 때, 뱅크0 및 1을 새로운 제1 뱅크로, 뱅크2 및 3을 새로운 제2 뱅크로 분할함에 따라 리드 및 라이트 기능이 조정된다. 도5에 도시한 CASGEN 회로의 출력은 COWE(3:0) 및 CORE(3:0)을 포함하며, 이것은 각각 뱅크 전용의 라이트 및 리드 신호이다. 입력 WPCAS_(3:0)은 연속한 데이터 말미에서 CORE 및 COWE를 리셋한다.

도 6a는 도 5에 도시한 XRW 회로 블록(500) 중 한 블록의 개략도이다. 도4a의 회로와 같이, 논리 하이인 BANK2 신호는 라인(BS0)에 접속된 ADD12 혹은 ADD12_ 신호가 COWEN 및 COREN 출력 신호의 논리 레벨에 영향을 미치는 것을 방지한다. 이것은 도시된 바와 같이 NOR 게이트(NR4)에서 BANK2 신호를 반전시킴으로서 달성된다. TPT64는 테스트 목적으로 2개 뱅크 구성 회로를 트리거하게 하는 테스트 입력임에 유념한다. TWLL은 리드 명령을 금지하는 유사한 테스트 신호이다.

NR4의 논리 로우 레벨은 BS0(ADD12 혹은 ADD12_)의 논리 레벨이 무엇이건 간에 노드(N15)의 논리 레벨이 하이로 되게 한다. 그러므로, BANK2 신호가 일단 하이가 되면, BS1에 접속된 ADD13 혹은 ADD13_가 유일한 뱅크 전용 제어가 된다. 그래서, BANK2가 하이일 때 주어진 리드 혹은 라이트 명령은 뱅크0 및 1을 포함하는 새로운 뱅크, 혹은 뱅크2 및 3을 포함하는 새로운 뱅크 내의 열 어드레스가 된다. BANK2가 하이일 때에는 뱅크0과 1, 혹은 뱅크2와 3간에 독자적인 열 액세스는 없다. 도 6b의 진리 혹은 접속표에서, BS1에서 논리 하이 레벨인 ADD13_(혹은 로우 레벨인 ADD13)은 이전 뱅크0 및 1을 포함하는 뱅크를 선택하며, 논리 하이 레벨인 ADD13(혹은 로우 레벨인 ADD13_)은 이전 뱅크2 및 3을 포함하는 뱅크를 선택한다는 것을 나타내고 있다.

BANK2 신호가 논리 로우(도2에서 플로팅 본드 패드(200)에 대응하는)일 경우, 메모리 어레이 구성은 4개 뱅크이며 ADD12 및 ADD13 신호 모두( 및 이들의 상보)는 정보를 읽거나 기입하기 위해 뱅크를 선택하는데 사용된다. 뱅크0, 1, 2, 4의 모든 열은 BANK2가 논리 로우 레벨에 있을 때 독자적으로 액세스될 수 있다. 도6b의 진리 혹은 접속표는 뱅크0, 1, 2 혹은 3을 선택하기 위해서 하이로 되어야 하는 신호들을 표시하고 있다.

도 7은 도 6a에 도시한 XRW 회로 블록을 통해 신호가 경과 되가는 타이밍도이다. 도 7에 도시한 특정예는 뱅크1에 COWE(라이트)가 작용한 경우이다. 신호(a) 내지 (e)는 메모리 회로의 외부에서 제공되며 신호(f) 내지 (i)는 신호(a) 내지 (e)가 메모리 회로에서 내부에 래치된 것이다(그러므로 신호(a) 내지 (e)에 비해 신호(f) 내지 (i)의 구간이 더 길다). 신호(j)는 외부 클럭(a)의 내부 버전이다. 신호(k) 및 (l)은 물론 메모리 어레이 내에서 뱅크를 선택하는 데 사용되는 신호이다. 신호(m) 내지 (s)는 4개 뱅크 모드에서 회로 내 신호의 경과를 도시한 것이며, 신호(t) 내지 (z)는 2개 뱅크 모드의 신호 경과를 도시한 것이다.

도 7의 라인(k) 및 (l)에 도시한 바와 같이 ADD12_ 신호는 로우 전압 레벨로 천이하며 ADD13_은 하이 전압 레벨로 천이한다. 도 6b의 진리표에서, 이들 레벨에 의해서 어드레스된 뱅크는 뱅크1임이 명백하다. 라인(m)에서 BANK2 신호는 로우이며, 이것은 4개 뱅크 모드의 어레이와 일관되는 것이다. 도 3의 ACTV 회로에 의해 출력된 라인(n)의 RASC(1) 신호는 하이이다. 노드(N15 및 N0)는 ADD12_ 및 ADD13_의 변경에 따라 하이로 된다. 노드(N2)는 주로 라인(g), (i), (j) 각각의 CASIN, CSIN, 및 CMDCLK 신호에 의존한다. 이들 신호는 하이이므로, 노드(N2)는 라인(q)에 도시한 바와 같이 하이이다. 노드(N3)의 전압은 노드(N2, N0) 전압, 및 신호 WIN(라인(h))에 의존한다. WIN은 라이트 명령이 내려진 때 하이이다. NAND 게이트(ND1 및 ND2)는 인버터(IV0)와 같이, 노드(N3)의 신호에 대한 반전을 수행한다. 결과는 뱅크1에 대한 COWE에 대해 하이 신호이다. 따라서, 타이밍도에 도시한 신호는 행 및 열 어드레스에 의해 선택된 해당 뱅크 내의 메모리 셀에 데이터가 기입되도록 뱅크1을 준비하는 것이다.

도 7의 라인(t) 내지 (z)는 2개 뱅크 모드의 어레이에서, 도 6a의 XRW 회로로부터 COWE 신호를 발생시키는 신호 경과를 도시한 것이다. 라인(t)의 BANK2 신호는 하이이며, 이것은 2개 뱅크 모드의 선택과 일관된다. BANK2가 하이일 때, 도 6a의 노드(N13)는 항상 로우이며, 이어서 라인(u)에 도시한 노드(N15)를 항상 하이로 만든다. NAND 게이트(ND9)에 모든 입력은 하이이기 때문에, 노드(N14)는 로우이며 노드(N0)는 BS0의 ADD12_이 토글하는 것에 관계없이 하이이다. 노드(N2)는 4개 뱅크 모드 동작에 대해서 상기 기술한 바와 같이 하이이다. NAND 게이트(ND0)에 모든 입력은 하이이므로, N3은 로우이며 COWE(1)은 4개 뱅크 동작의 경우 상기 기술한 바와 같이 하이이며, 뱅크1은 다시 한번 데이터 기입 준비를 하게 된다.

이 발명에 대해 예시한 실시예를 참조하여 설명하였으나, 이 설명은 한정하려는 의미로 파악되게 한 것이 아니다. 여러 가지 수정 및 본 발명의 다른 실시예를 포함하여 예시된 실시예의 조합은 본 설명을 참조하여 이 분야에 숙련된 자들에게 명백할 것이다. 예를 들면, 여기 설명된 실시예는 2개 뱅크로 선택할 수 있는 4개 뱅크로 구성된 64Mb 메모리 어레이를 포함한다. 64Mb 보다 크고 4개 뱅크보다 많거나 적은 뱅크를 갖는 메모리 회로는 설명한 기술의 이점을 갖게 될 것임을 알 것이다. 더욱이, 개수를 감소시키는 것과는 반대로, 메모리 어레이 내 뱅크 수를 증가시키는데데 유사한 기술이 적용될 수 있다는 것은 명백하다. 더욱이, 실시예에서 선택한 상대적인 논리 레벨(로우 혹은 하이)은 논리 회로에 대응하는 변경에 따라 반대로 될 수 있으며 설명한 기능은 여전함을 알 것이다. 그러므로 첨부된 청구범위는 이러한 어떤 수정 혹은 실시예라도 포괄하도록 된 것이다.

Claims

메모리 회로에 있어서,

입력 및 출력을 갖는 본드 옵션 회로;

상기 본드 옵션 회로의 상기 출력에 결합된 것으로, 어드레스 단자들을 포함하는 행(row) 제어 회로;

상기 본드 옵션 회로의 상기 출력에 결합된 것으로, 어드레스 단자들을 포함하는 열(column) 제어 회로; 및

상기 행 제어 및 열 제어 회로에 결합되고, 제1 복수의 메모리 셀 뱅크로 배열된 것으로, 상기 뱅크들은 상기 행 제어 및 열 제어 회로의 상기 어드레스 단자의 어드레스 신호 조합에 의해서 선택할 수 있는 메모리 셀 어레이

를 포함하며,

상기 본드 옵션 회로의 상기 입력의 제1 신호에 응답하여, 상기 본드 옵션 회로는 상기 행 제어 및 열 제어 회로에 결합된 상기 본드 옵션 회로의 상기 출력에서 제2 신호를 출력하며;

상기 행 제어 및 열 제어 회로는 제2 복수로 상기 뱅크를 선택할 수 있도록 상기 제2 신호에 응답하는 것

을 특징으로 하는 메모리 회로.
제1항에 있어서, 상기 제1 복수는 4이며 상기 제2 복수는 2인 것을 특징으로 하는 메모리 회로.