JPS6254949A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6254949A JPS6254949A JP60195311A JP19531185A JPS6254949A JP S6254949 A JPS6254949 A JP S6254949A JP 60195311 A JP60195311 A JP 60195311A JP 19531185 A JP19531185 A JP 19531185A JP S6254949 A JPS6254949 A JP S6254949A
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- Japan
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- inverter
- level
- mos transistor
- circuit
- external terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体集積回路として完成した後、特定の
外部端子を特定電位に接続することによって内部機能の
選択を行なうことができる半導体集積回路に関する。
外部端子を特定電位に接続することによって内部機能の
選択を行なうことができる半導体集積回路に関する。
［発明の技術的背景とその問題点］
半導体集積回路として完成した後に特定の外部端子（ポ
ンディング・パッド）をボンディング等の手段により例
えばアース電位に接続することによって、内部機能を変
化させるような選択回路が知られている。これは例えば
半導体集積回路が半導体メモリの場合、特定の外部端子
をアース２！位に接続し、“１′°レベルの選択信号を
出力させるようにしたときには出力データが８ビツト構
成となり、この外部端子をアース電位に接続せずそのま
ま開放し、“０″レベルの選択信号を出力させるように
したときには出力データが１６ピツト構成となるような
ものである。あるいは選択回路の出力信号に応じて外部
入力信号のアクティブレベルを変えるような場合もある
。すなわち、選択信号が“０”レベルのとき、外部から
入力されるチップ選択信号がＯ”レベルのときにこのチ
ップが選択状態にされ、選択信号が°゛１″１″レベル
にはチップ選択信号が“１″レベルのときにこのチップ
が選択状態にされる。
ンディング・パッド）をボンディング等の手段により例
えばアース電位に接続することによって、内部機能を変
化させるような選択回路が知られている。これは例えば
半導体集積回路が半導体メモリの場合、特定の外部端子
をアース２！位に接続し、“１′°レベルの選択信号を
出力させるようにしたときには出力データが８ビツト構
成となり、この外部端子をアース電位に接続せずそのま
ま開放し、“０″レベルの選択信号を出力させるように
したときには出力データが１６ピツト構成となるような
ものである。あるいは選択回路の出力信号に応じて外部
入力信号のアクティブレベルを変えるような場合もある
。すなわち、選択信号が“０”レベルのとき、外部から
入力されるチップ選択信号がＯ”レベルのときにこのチ
ップが選択状態にされ、選択信号が°゛１″１″レベル
にはチップ選択信号が“１″レベルのときにこのチップ
が選択状態にされる。
上記のような選択回路を同一集積回路チップに内蔵する
ことにより、半導体集積回路が完成した後に特定のポン
ディングパッドをアース電位に接続するか否かで内部機
能の選択を行なうことができる。このため、異なる二つ
の機能を持った半導一体集積回路を一度に犬山に生産す
ることができるので、半導体集積回路を安価に提供する
ことができるという効果を持つものである。
ことにより、半導体集積回路が完成した後に特定のポン
ディングパッドをアース電位に接続するか否かで内部機
能の選択を行なうことができる。このため、異なる二つ
の機能を持った半導一体集積回路を一度に犬山に生産す
ることができるので、半導体集積回路を安価に提供する
ことができるという効果を持つものである。
このような機能選択手段を持つ従来の半導体集積回路の
選択回路部分の構成を第６図ないし第８図にそれぞれ示
す。
選択回路部分の構成を第６図ないし第８図にそれぞれ示
す。
第６図のものは、高電位ＶＣと特定の外部端子（ボンデ
ィング・パッド）６１との間にデプレッション型ＭＯＳ
トランジスタ６２のソース、ドレイン間を挿入し、その
ゲートを上記外部端子６１に接続するようにしたもので
ある。この回路では外部端子６１をどこにも接続せずそ
のままにしておけば、この端子６１の電位はトランジス
タ６２を介してＶＣｌすなわち゛１′ルベルに設定され
る。すなわち、この場合の選択信号は゛１゛ルベルとな
る。他方、外部端子６１をアース電位に接続すれば、こ
の端子６１はアース電位、すなわち゛０°°レベルに設
定される。すなわち、この場合の選択信号は゛Ｏ″レベ
ルとなる。このように上記端子６１をアース電位に接続
するか否かにより選択信号のレベルを変えることができ
る。ところが、端子６１をアース電位に接続した場合、
ＭＯＳトランジスタ６２を介して高電位ＶＣとアース電
位との間にｉｌ流が常時流れるので消費電流が増大する
という問題がある。特にこの選択回路が内蔵されている
集積回路が０ＭＯ８構成（相補ＭｏＳトランジスタ構成
）の場合には０ＭＯ８特有の低消費電力性が損われるこ
とになる。
ィング・パッド）６１との間にデプレッション型ＭＯＳ
トランジスタ６２のソース、ドレイン間を挿入し、その
ゲートを上記外部端子６１に接続するようにしたもので
ある。この回路では外部端子６１をどこにも接続せずそ
のままにしておけば、この端子６１の電位はトランジス
タ６２を介してＶＣｌすなわち゛１′ルベルに設定され
る。すなわち、この場合の選択信号は゛１゛ルベルとな
る。他方、外部端子６１をアース電位に接続すれば、こ
の端子６１はアース電位、すなわち゛０°°レベルに設
定される。すなわち、この場合の選択信号は゛Ｏ″レベ
ルとなる。このように上記端子６１をアース電位に接続
するか否かにより選択信号のレベルを変えることができ
る。ところが、端子６１をアース電位に接続した場合、
ＭＯＳトランジスタ６２を介して高電位ＶＣとアース電
位との間にｉｌ流が常時流れるので消費電流が増大する
という問題がある。特にこの選択回路が内蔵されている
集積回路が０ＭＯ８構成（相補ＭｏＳトランジスタ構成
）の場合には０ＭＯ８特有の低消費電力性が損われるこ
とになる。
第７図のものは上記デプレッション型Ｍ ＯＳトランジ
スタ６２の代わりにエンハンスメント型のＰチャネルＭ
ＯＳトランジスタ６３のソース、ドレイン間を電位ＶＣ
と上記端子６１との間に挿入し、そのゲートをアース電
位ＶＳに接続するようにしたものである。この例でも、
外部端子６１をアース電位■Ｓに接続した場合、ＭＯＳ
トランジスタ６３を介して電流が流れるので消費電流が
増大してしまう。このような′Ｒ流はできるだけ少ない
方が好ましい。
スタ６２の代わりにエンハンスメント型のＰチャネルＭ
ＯＳトランジスタ６３のソース、ドレイン間を電位ＶＣ
と上記端子６１との間に挿入し、そのゲートをアース電
位ＶＳに接続するようにしたものである。この例でも、
外部端子６１をアース電位■Ｓに接続した場合、ＭＯＳ
トランジスタ６３を介して電流が流れるので消費電流が
増大してしまう。このような′Ｒ流はできるだけ少ない
方が好ましい。
そこで第８図のものでは、上記ＭＯＳトランジスタ６２
もしくは６３の代わりに多結晶シリコンで構成された高
抵抗６４を勇いることにより、上記のような電流を減少
させるようにしている。しかしながら、この場合にも抵
抗６４を介してやずかではあるが常時電流は流れる。
もしくは６３の代わりに多結晶シリコンで構成された高
抵抗６４を勇いることにより、上記のような電流を減少
させるようにしている。しかしながら、この場合にも抵
抗６４を介してやずかではあるが常時電流は流れる。
ＣＭＯ８型半導体集積回路はその消費電流が極めて少な
いところに特徴があり、例えば電池を電源として使用す
ることが少なくない。従って、ＣＭＯ８型半導体集積回
路において、このような選択回路部分で消費される電流
を極めて少なくすることが要求される。
いところに特徴があり、例えば電池を電源として使用す
ることが少なくない。従って、ＣＭＯ８型半導体集積回
路において、このような選択回路部分で消費される電流
を極めて少なくすることが要求される。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、完成後に内部機能の選択を行なう選択
手段が設けられた半導体集積回路において、上記選択手
段における消費電流を従来に比較して大幅に削減するこ
とができる半導体集積回路を提供することにある。
ありその目的は、完成後に内部機能の選択を行なう選択
手段が設けられた半導体集積回路において、上記選択手
段における消費電流を従来に比較して大幅に削減するこ
とができる半導体集積回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、第１のノ
ードを高電位に接続し、機能選択時に低電位に選択的に
接続される外部端子と上記第１のノードとの間にＭＯＳ
トランジスタの電流通路を挿入し、少なくとも一定期間
内に上記ＭＯＳトランジスタを導通させ、上記ＭＯＳト
ランジスタの導通時に上記外部端子の電位を検出し、こ
の検出された電位に基づいて選択信号を出力するように
している。
ードを高電位に接続し、機能選択時に低電位に選択的に
接続される外部端子と上記第１のノードとの間にＭＯＳ
トランジスタの電流通路を挿入し、少なくとも一定期間
内に上記ＭＯＳトランジスタを導通させ、上記ＭＯＳト
ランジスタの導通時に上記外部端子の電位を検出し、こ
の検出された電位に基づいて選択信号を出力するように
している。
［発明の実施例］
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明に係る半導体集積回路の第１実施例に
よる選択回路部分の構成を示す回路図である。高電位Ｖ
Ｃと特定の外部端子１１との間にはＰチャネルＭＯＳト
ランジスタ１２のソース、ドレイン間が挿入されている
。また、上記端子１１には０ＭＯ８構成のインバータ１
３の入力端子が接続されており、このインバータ１３の
出力端子には０ＭＯ８構成のインバータ１４の入力端子
が接続されている。さらに、上記インバータ１４の出力
端子にはＣＭＯ８ＩＩＩ成のインバータ１５の入力端子
が接続され、このインバー９１５の出力端子から選択信
号Ａが出力されるようになっていると共に、この出力端
子は上記トランジスタ１２のゲートに接続されている。
よる選択回路部分の構成を示す回路図である。高電位Ｖ
Ｃと特定の外部端子１１との間にはＰチャネルＭＯＳト
ランジスタ１２のソース、ドレイン間が挿入されている
。また、上記端子１１には０ＭＯ８構成のインバータ１
３の入力端子が接続されており、このインバータ１３の
出力端子には０ＭＯ８構成のインバータ１４の入力端子
が接続されている。さらに、上記インバータ１４の出力
端子にはＣＭＯ８ＩＩＩ成のインバータ１５の入力端子
が接続され、このインバー９１５の出力端子から選択信
号Ａが出力されるようになっていると共に、この出力端
子は上記トランジスタ１２のゲートに接続されている。
上記インバータ１４の入力端子および上記トランジスタ
１２のゲートそれぞれとアース電位ｖＳとの間にはキャ
パシタ１６．１７がそれぞれ挿入されている。
１２のゲートそれぞれとアース電位ｖＳとの間にはキャ
パシタ１６．１７がそれぞれ挿入されている。
次にこのような回路の作用を説明する。まず、外ｇＢｒ
ａ了１１をどこにも接続しない場合、この回路を含む集
積回路に電源が供給されてＭ位ＶＣが所定の値まで上昇
したとする。電源が供給される前にキャパシタ１６．１
７はそれぞれ放電されているので、・電源供給後もイン
バータ１４の入力端子の電位およびＭＯＳトランジスタ
１２のゲートの電位は１１０ ＩＩレベルにされている
。従って、電源の供給直後ではトランジスタ７２がオン
状態にされ、このトランジスタ１２を介して外部端子１
１がＶＣ（”１”レベル）に設定される。上記端子１１
が“１”レベルに設定された後に、インバータ１３の出
力信号が１１０ ｎレベル、これに続くインバータ１４
の出力が“１”レベル、ざらにインバータ１５の出力が
“０゛ルベルとなってこの回路は安定する。この場合、
ＭＯＳ トランジスタ１２はオン状態にされるが、外部
端子１１はどこにも接続されていないので、高電位ＶＣ
とアース電位■Ｓとの間に電流は流れない。
ａ了１１をどこにも接続しない場合、この回路を含む集
積回路に電源が供給されてＭ位ＶＣが所定の値まで上昇
したとする。電源が供給される前にキャパシタ１６．１
７はそれぞれ放電されているので、・電源供給後もイン
バータ１４の入力端子の電位およびＭＯＳトランジスタ
１２のゲートの電位は１１０ ＩＩレベルにされている
。従って、電源の供給直後ではトランジスタ７２がオン
状態にされ、このトランジスタ１２を介して外部端子１
１がＶＣ（”１”レベル）に設定される。上記端子１１
が“１”レベルに設定された後に、インバータ１３の出
力信号が１１０ ｎレベル、これに続くインバータ１４
の出力が“１”レベル、ざらにインバータ１５の出力が
“０゛ルベルとなってこの回路は安定する。この場合、
ＭＯＳ トランジスタ１２はオン状態にされるが、外部
端子１１はどこにも接続されていないので、高電位ＶＣ
とアース電位■Ｓとの間に電流は流れない。
このとき、インバータ１５の出力信号として得られる選
択信号Ａは“０″レベルにされる。
択信号Ａは“０″レベルにされる。
次に外部端子１１をボンディング等の手段によってアー
ス電位■Ｓに接続したとする。この場合、電源の供給直
後ではインバータ１５の出力信号によりＭＯＳトランジ
スタ１２がオン状態にされ、このＭＯＳ ｔ−ランジス
タ１２を介して高電位ＶＣとアース電位ｖＳとの間に電
流が流れる。一方、電源が供給されてインバータ１３な
いし１５が動作すると、まずインバータ１３の出力が１
′”レベルに反転し、さらにインバータ１４の出力が°
゛０″０″レベルンバータ１５の出力が゛１°ルベルに
順次反転する。
ス電位■Ｓに接続したとする。この場合、電源の供給直
後ではインバータ１５の出力信号によりＭＯＳトランジ
スタ１２がオン状態にされ、このＭＯＳ ｔ−ランジス
タ１２を介して高電位ＶＣとアース電位ｖＳとの間に電
流が流れる。一方、電源が供給されてインバータ１３な
いし１５が動作すると、まずインバータ１３の出力が１
′”レベルに反転し、さらにインバータ１４の出力が°
゛０″０″レベルンバータ１５の出力が゛１°ルベルに
順次反転する。
インバータ１５の出力が“１″レベルに反転するといま
までオン状態にされていたＭＯＳトランジスタ１２がオ
フする。ここで、ＭＯＳトランジスタ１２がオン状態と
なり、ＶＣとＶＳとの間に電流が流れるのは電源が供給
された直後のごくわずかな期間である。そして、このと
きの選択信号Ａは“１′ルベルにされる。
までオン状態にされていたＭＯＳトランジスタ１２がオ
フする。ここで、ＭＯＳトランジスタ１２がオン状態と
なり、ＶＣとＶＳとの間に電流が流れるのは電源が供給
された直後のごくわずかな期間である。そして、このと
きの選択信号Ａは“１′ルベルにされる。
このように上記回路でＭＯＳトランジスタ１２を介して
ＶＣとｖＳとの間で電流が流れるのは、外部端子１１を
アース電位ｖＳに接続した場合に′Ｒ源を供給した直後
のごくわずかな期間であり、従来のように定常的に流れ
るものではない。また、インバータ１３ないし１５はそ
れぞれ０ＭＯ８構成にされているため、これらのインバ
ータで消費される電流は極めて少なく、はぼＯに近い。
ＶＣとｖＳとの間で電流が流れるのは、外部端子１１を
アース電位ｖＳに接続した場合に′Ｒ源を供給した直後
のごくわずかな期間であり、従来のように定常的に流れ
るものではない。また、インバータ１３ないし１５はそ
れぞれ０ＭＯ８構成にされているため、これらのインバ
ータで消費される電流は極めて少なく、はぼＯに近い。
従って、この回路の消費電流は従来よりも大幅に削減さ
れる。
れる。
第２４図はこの発明に係る半導体集積回路の第２実施例
による選択回路部分の構成を示す回路図である。高電位
ＶＣと外部端子１１との間にはＰチャネルＭＯＳトラン
ジスタ１２のソース、ドレイン間が挿入されている。上
記端子１１にはラッチ回路２１の信号入力端子が接続さ
れている。２２はこの回路に電源が供給された直後に所
定のパルス幅を持つパルス信号を発生するパルス発生回
路であり、ここで発生されるパルス信号は上記ＭＯＳト
ランジスタ１２のゲートに供給されると共に上記ラッチ
回路２１のセット入力端子に供給されるようになってい
る。そしてこのラッチ回路２１のラッチ信号が選択信号
Ａとして出力される。
による選択回路部分の構成を示す回路図である。高電位
ＶＣと外部端子１１との間にはＰチャネルＭＯＳトラン
ジスタ１２のソース、ドレイン間が挿入されている。上
記端子１１にはラッチ回路２１の信号入力端子が接続さ
れている。２２はこの回路に電源が供給された直後に所
定のパルス幅を持つパルス信号を発生するパルス発生回
路であり、ここで発生されるパルス信号は上記ＭＯＳト
ランジスタ１２のゲートに供給されると共に上記ラッチ
回路２１のセット入力端子に供給されるようになってい
る。そしてこのラッチ回路２１のラッチ信号が選択信号
Ａとして出力される。
次にこのような回路の作用を説明する。この回路を含む
集積回路に電源が供給され、電位ＶＣが所定の値まで上
昇した後にパルス発生回路２２がパルス信号を発生する
。このパルス信号がゲートに入力するとＭＯＳトランジ
スタ１２がオン状態にされる。これと同時にラッチ回路
がセットされる。
集積回路に電源が供給され、電位ＶＣが所定の値まで上
昇した後にパルス発生回路２２がパルス信号を発生する
。このパルス信号がゲートに入力するとＭＯＳトランジ
スタ１２がオン状態にされる。これと同時にラッチ回路
がセットされる。
いま外部端子１１がどこにも接続されていない場合、こ
の端子１１はＭＯＳトランジスタ１２を介して“１″レ
ベルに設定される。このとき外部端子１１はどこにも接
続されていないので、トランジスタ１２を介してＶＣと
ＶＳとの間には電流は流れない。他方、予めボンディン
グより外部端子１１がアース電位ＶＳに接続されている
とき、この端子１１は“０゛レベルに設定される。そし
てこのとき、Ｍ ＯＳ トランジスタ１２を介してＶＣ
とｖＳとの闇には電流が流れる。セット期間、すなわち
上記パルス信号が°“Ｏｎレベルにされている期間に、
外部端子１１の電位状態に応じた信号がラッチ回路２１
にラッチされる。従って、選択信号Ａは外部端子１１の
接続状態に応じて“１ルベルもしくは゛０″レベルに設
定される。セット期間終了後はＭＯＳトランジスタ１２
ｉオフ状態にされる。このため、ＭＯＳトランジスタ１
２はオフ状態となり、ＶＣとＶＳとの間に流れていた電
流は停止する。
の端子１１はＭＯＳトランジスタ１２を介して“１″レ
ベルに設定される。このとき外部端子１１はどこにも接
続されていないので、トランジスタ１２を介してＶＣと
ＶＳとの間には電流は流れない。他方、予めボンディン
グより外部端子１１がアース電位ＶＳに接続されている
とき、この端子１１は“０゛レベルに設定される。そし
てこのとき、Ｍ ＯＳ トランジスタ１２を介してＶＣ
とｖＳとの闇には電流が流れる。セット期間、すなわち
上記パルス信号が°“Ｏｎレベルにされている期間に、
外部端子１１の電位状態に応じた信号がラッチ回路２１
にラッチされる。従って、選択信号Ａは外部端子１１の
接続状態に応じて“１ルベルもしくは゛０″レベルに設
定される。セット期間終了後はＭＯＳトランジスタ１２
ｉオフ状態にされる。このため、ＭＯＳトランジスタ１
２はオフ状態となり、ＶＣとＶＳとの間に流れていた電
流は停止する。
このように上記回路でＭＯＳトランジスタ１２を介して
ＶＣとｖＳとの間で電流が流れるのは、外部端子１１を
アース電位ｖＳに接続した場合にパルス発生回路２２か
らのパルス信号がＭＯＳトランジスタ１２のゲートに供
給されている期間のみであり、この電流が流れる期間は
ごく僅かである。従って、この実施例回路の場合にも、
消費電流を従来よりも大幅に削減することができる。
ＶＣとｖＳとの間で電流が流れるのは、外部端子１１を
アース電位ｖＳに接続した場合にパルス発生回路２２か
らのパルス信号がＭＯＳトランジスタ１２のゲートに供
給されている期間のみであり、この電流が流れる期間は
ごく僅かである。従って、この実施例回路の場合にも、
消費電流を従来よりも大幅に削減することができる。
第３図はこの発明に係る半導体集積回路の第３実施例に
よる選択回路部分の構成を示す回路図である。この実施
例回路では外部端子が二つ用意される。高電位ＶＣと一
方の外部端子３１との間にはＰチャネルＭＯＳトランジ
スタ３２のソース、ドレイン間が挿入されている。上記
外部端子３１とアース電位ＶＳとの間にはＮチャネルＭ
ＯＳトランジスタ３３のソース、ドレイン間が挿入され
ている。
よる選択回路部分の構成を示す回路図である。この実施
例回路では外部端子が二つ用意される。高電位ＶＣと一
方の外部端子３１との間にはＰチャネルＭＯＳトランジ
スタ３２のソース、ドレイン間が挿入されている。上記
外部端子３１とアース電位ＶＳとの間にはＮチャネルＭ
ＯＳトランジスタ３３のソース、ドレイン間が挿入され
ている。
上記両ＭＯＳトランジスタ３２．３３のゲートは共通に
接続されている。高電位ＶＣと他方の外部端子３４との
間にはＰチャネルＭＯＳトランジスタ３５のソース、ド
レイン間が挿入されている。上記外部端子３４とアース
電位■Ｓとの間にはＮチャネルＭＯＳトランジスタ３Ｇ
のソース、ドレイン間が挿入されている。上記両ＭｏＳ
トランジスタ３５．３６のゲートは共通に接続されてい
る。そしてＭＯＳトランジスタ３２．３３のゲート共通
接続点３７は他方の外部端子３４に、Ｍｏ５ Ｉ〜ラン
ジスタ３５．３６のゲート共通接続点３８は一方の外部
端子３１にそれぞれ接続されている。
接続されている。高電位ＶＣと他方の外部端子３４との
間にはＰチャネルＭＯＳトランジスタ３５のソース、ド
レイン間が挿入されている。上記外部端子３４とアース
電位■Ｓとの間にはＮチャネルＭＯＳトランジスタ３Ｇ
のソース、ドレイン間が挿入されている。上記両ＭｏＳ
トランジスタ３５．３６のゲートは共通に接続されてい
る。そしてＭＯＳトランジスタ３２．３３のゲート共通
接続点３７は他方の外部端子３４に、Ｍｏ５ Ｉ〜ラン
ジスタ３５．３６のゲート共通接続点３８は一方の外部
端子３１にそれぞれ接続されている。
すなわち、この実施例回路はＰチャネルＭＯＳトランジ
スタ３２．３５それぞれおよびＮチャネルＭＯＳトラン
ジスタ３３．３６それぞれからなる２個のＣＭＯＳイン
バータ３９．４０を設け、この２個のインバータ３９．
４０を一方および他方の外部端子３１．３４相互間に逆
並列接続してフリップフロップ回路を構成するようにし
たものである。そして選択信号としていずれか一方の外
部端子の信号が利用される。
スタ３２．３５それぞれおよびＮチャネルＭＯＳトラン
ジスタ３３．３６それぞれからなる２個のＣＭＯＳイン
バータ３９．４０を設け、この２個のインバータ３９．
４０を一方および他方の外部端子３１．３４相互間に逆
並列接続してフリップフロップ回路を構成するようにし
たものである。そして選択信号としていずれか一方の外
部端子の信号が利用される。
この実施例回路において、例えば一方の外部端子３１を
ボンディング等の手段によりアース電位ＶＳに接続した
とする。これによりインバータ４０内のＰチャネルＭｏ
Ｓトランジスタ３５がオンし、他方の外部端子３４は゛
１′°レベルに設定される。
ボンディング等の手段によりアース電位ＶＳに接続した
とする。これによりインバータ４０内のＰチャネルＭｏ
Ｓトランジスタ３５がオンし、他方の外部端子３４は゛
１′°レベルに設定される。
このとき、このインバータ４０内のＮチャネルＭｏＳト
ランジスタ３５はオフしている。従って、このインバー
タ４０には電流は流れない。他方、上記端子３４が“１
″レベルに設定されると、インバータ３９内のＮチャネ
ルＭＯＳトランジスタ３３がオンし、ＰチャネルＭＯＳ
トランジスタ３２がオフするので、このインバータ３９
にも電流は流れない。
ランジスタ３５はオフしている。従って、このインバー
タ４０には電流は流れない。他方、上記端子３４が“１
″レベルに設定されると、インバータ３９内のＮチャネ
ルＭＯＳトランジスタ３３がオンし、ＰチャネルＭＯＳ
トランジスタ３２がオフするので、このインバータ３９
にも電流は流れない。
他方の外部端子３４をアース電位ｖＳに接続した場合に
は外部端子３１が゛１°゛レベルに設定され、この場合
にもＶＣとＶＳとの間には、ＣＭＯＳインバータ３９．
４４がスイッチングする際の過渡的な貫通電流の他には
電流は流れない。
は外部端子３１が゛１°゛レベルに設定され、この場合
にもＶＣとＶＳとの間には、ＣＭＯＳインバータ３９．
４４がスイッチングする際の過渡的な貫通電流の他には
電流は流れない。
第４図はこの発明に係る半導体集積回路の第４実施例に
よる選択回路部分の構成を示す回路図である。この実施
例回路は前記第１図の実施例回路におけるＰチャネルの
ＭＯ８Ｉ〜ランジスタ１２の代わりにソース、ドレイン
間の一端がアース電位■Ｓに接続されたＮチャネルのＭ
ＯＳトランジスタ１８を設け、外部端子１１をボンデン
グにより高電位ＶＣに接続することにより選択信号への
レベルを変えるようにしたものであり、キャパシタ１７
の一端は高電位ＶＣに接続されている。
よる選択回路部分の構成を示す回路図である。この実施
例回路は前記第１図の実施例回路におけるＰチャネルの
ＭＯ８Ｉ〜ランジスタ１２の代わりにソース、ドレイン
間の一端がアース電位■Ｓに接続されたＮチャネルのＭ
ＯＳトランジスタ１８を設け、外部端子１１をボンデン
グにより高電位ＶＣに接続することにより選択信号への
レベルを変えるようにしたものであり、キャパシタ１７
の一端は高電位ＶＣに接続されている。
この実施例回路において、外部端子１１を高電位ＶＣに
接続したとする。この場合、電源の供給直後ではインバ
ータ１５の出力信号はキャパシタ１７により″゛１″１
″レベルるので、ＭＯＳトランジスタ１８がオン状態に
され、このＭＯＳトランジスタ１８を介して高電位ＶＣ
とアース電位ＶＳとの間に電流が流れる。一方、電源が
供給されてインバータ１３ないし１５が動作すると、ま
ずインバータ１３の出力が″゛Ｏ°Ｏ°ルベルし、ざら
にインバータ１４の出力が“１″レベルに、インバータ
１５の出力が゛Ｏ゛ルベルに順次反転する。インバータ
１５の出力が“０″レベルに反転するといままでオン状
態にされていたＭｏ３ ｔ−ランジスタ１８がオフする
。ここで、ＭＯＳトランジスタ１８がオン状態となり、
ＶＣとＶＳとの間に電流が流れるのは電源が供給された
直後のごくわずかな期間である。
接続したとする。この場合、電源の供給直後ではインバ
ータ１５の出力信号はキャパシタ１７により″゛１″１
″レベルるので、ＭＯＳトランジスタ１８がオン状態に
され、このＭＯＳトランジスタ１８を介して高電位ＶＣ
とアース電位ＶＳとの間に電流が流れる。一方、電源が
供給されてインバータ１３ないし１５が動作すると、ま
ずインバータ１３の出力が″゛Ｏ°Ｏ°ルベルし、ざら
にインバータ１４の出力が“１″レベルに、インバータ
１５の出力が゛Ｏ゛ルベルに順次反転する。インバータ
１５の出力が“０″レベルに反転するといままでオン状
態にされていたＭｏ３ ｔ−ランジスタ１８がオフする
。ここで、ＭＯＳトランジスタ１８がオン状態となり、
ＶＣとＶＳとの間に電流が流れるのは電源が供給された
直後のごくわずかな期間である。
このように上記回路ではＭＯＳトランジスタ１８を介し
てＶＣとＶＳとの間で電流が流れるのは、外部端子１１
を高電位ＶＣに接続した場合に電源を供給した直後のご
くわずかな期間であり、従来のように定常的に流れるも
のではない。従って、この回路の消費電流は従来よりも
大幅に削減される。
てＶＣとＶＳとの間で電流が流れるのは、外部端子１１
を高電位ＶＣに接続した場合に電源を供給した直後のご
くわずかな期間であり、従来のように定常的に流れるも
のではない。従って、この回路の消費電流は従来よりも
大幅に削減される。
第５図はこの発明に係る半導体集積回路の第５実施例に
よる選択回路部分の構成を示す回路図である。この実施
例回路では、高電位ＶＣと特定の外部端子５１との間に
ＰチャネルＭＯＳトランジスタ５２のソース、ドレイン
間が挿入されている。そしてこのＭＯＳトランジスタ５
２のゲートにはパワーダウン制御信号ＰＤが供給される
ようになっている。このパワーダウン制御信号ＰＤとは
ＣＭＯ８集積回路特有のものであり、ＣＭＯ８集積回路
が非動作状態の際に内部回路の動作を停止させるために
使用される。従って、この実施例回路では、この選択回
路を含む集積回路が動作状態にされている期間のみ上記
パワーダウン−１１１１１信号ＰＤによってＭｏＳトラ
ンジスタ５２がオン状態にされる。そして、このとき外
部端子５１がアース電位ｖＳに接続されていれば、ＶＣ
とＶＳとの間に電流が流れる。ところが、集積回路が非
動作状態にされた時にはこの電流は流れず、非動作時に
おける定常的な消費電流はない。
よる選択回路部分の構成を示す回路図である。この実施
例回路では、高電位ＶＣと特定の外部端子５１との間に
ＰチャネルＭＯＳトランジスタ５２のソース、ドレイン
間が挿入されている。そしてこのＭＯＳトランジスタ５
２のゲートにはパワーダウン制御信号ＰＤが供給される
ようになっている。このパワーダウン制御信号ＰＤとは
ＣＭＯ８集積回路特有のものであり、ＣＭＯ８集積回路
が非動作状態の際に内部回路の動作を停止させるために
使用される。従って、この実施例回路では、この選択回
路を含む集積回路が動作状態にされている期間のみ上記
パワーダウン−１１１１１信号ＰＤによってＭｏＳトラ
ンジスタ５２がオン状態にされる。そして、このとき外
部端子５１がアース電位ｖＳに接続されていれば、ＶＣ
とＶＳとの間に電流が流れる。ところが、集積回路が非
動作状態にされた時にはこの電流は流れず、非動作時に
おける定常的な消費電流はない。
［発明の効果］
以上説明したようにこの発明によれば、完成後に内部様
能の選択を行なう選択手段が設けられた半導体集積回路
において、上記選択手段における消費電流を従来に比較
して大幅に削減することができる半導体集積回路を提供
することができる。
能の選択を行なう選択手段が設けられた半導体集積回路
において、上記選択手段における消費電流を従来に比較
して大幅に削減することができる半導体集積回路を提供
することができる。
第１図はこの発明に係る半導体集積回路の第１実施例に
よる選択回路部分の構成を示す回路図、第２図はこの発
明の第２実施例による選択回路部分の構成を示す回路図
、第３図はこの発明の第３実施例による選択回路部分の
構成を示す回路図、第４図はこの発明の第４実施例によ
る選択回路部分の構成を示す回路図、第５図はこの発明
の第５実施例による選択回路部分の構成を示す回路図、
第６図ないし第８図はそれぞれ従来回路の回路図である
。 １１、３１．３４．５１・・・外部端子、１２．３２．
３５．５２・・・ＭＯＳトランジスタ。 出願人代理人 弁理士 鈴江武彦 第１図 ＶＣ 第２図 第３図 ＶＣ 第４図 第５図 第６図 第７図 第８図
よる選択回路部分の構成を示す回路図、第２図はこの発
明の第２実施例による選択回路部分の構成を示す回路図
、第３図はこの発明の第３実施例による選択回路部分の
構成を示す回路図、第４図はこの発明の第４実施例によ
る選択回路部分の構成を示す回路図、第５図はこの発明
の第５実施例による選択回路部分の構成を示す回路図、
第６図ないし第８図はそれぞれ従来回路の回路図である
。 １１、３１．３４．５１・・・外部端子、１２．３２．
３５．５２・・・ＭＯＳトランジスタ。 出願人代理人 弁理士 鈴江武彦 第１図 ＶＣ 第２図 第３図 ＶＣ 第４図 第５図 第６図 第７図 第８図
Claims (3)
- （１）互いに値が異なる第１もしくは第２の電位が供給
される第１のノードと、選択的に上記第２もしくは第１
の電位に接続される外部端子と、上記外部端子と上記第
１のノードとの間に電流通路が挿入されたＭＯＳトラン
ジスタと、少なくとも一定期間内に上記ＭＯＳトランジ
スタを導通させる制御手段とを具備したことを特徴とす
る半導体集積回路。 - （２）前記制御手段が、前記外部端子の信号を検出し、
この検出信号を前記ＭＯＳトランジスタゲートに供給す
る少なくとも１個のインバータで構成されている特許請
求の範囲第１項に記載の半導体集積回路。 - （３）前記制御手段が、電源が供給された直後に所定の
パルス幅を持つパルス信号を発生するパルス発生回路で
構成されている特許請求の範囲第１項に記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195311A JPS6254949A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195311A JPS6254949A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254949A true JPS6254949A (ja) | 1987-03-10 |
| JPH036664B2 JPH036664B2 (ja) | 1991-01-30 |
Family
ID=16339043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195311A Granted JPS6254949A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831925A (en) * | 1996-12-03 | 1998-11-03 | Texas Instruments Incorporated | Memory configuration circuit and method |
-
1985
- 1985-09-04 JP JP60195311A patent/JPS6254949A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831925A (en) * | 1996-12-03 | 1998-11-03 | Texas Instruments Incorporated | Memory configuration circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036664B2 (ja) | 1991-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |