JPS58175324A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS58175324A JPS58175324A JP57057806A JP5780682A JPS58175324A JP S58175324 A JPS58175324 A JP S58175324A JP 57057806 A JP57057806 A JP 57057806A JP 5780682 A JP5780682 A JP 5780682A JP S58175324 A JPS58175324 A JP S58175324A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- resistance
- inverter
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Input From Keyboards Or The Like (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力端子に供給され九人力信号の状態を検出
する入力回路の改良に関する。
する入力回路の改良に関する。
電子時計や卓上計算機等の電池を使用する牛導体集積回
路装置では低消費電力が要求されている。
路装置では低消費電力が要求されている。
この為、入力回路においても、ノイズ特性を劣化させる
ことなく、低消費電力化が要求されている。
ことなく、低消費電力化が要求されている。
従来のこの柚の入力回路としては、１ＰＪ１および第′
２図に示すような回路が一般に使用されている。
２図に示すような回路が一般に使用されている。
即ち、［２図においては、入力端子２は抵抗１を介して
Ｖｓｓレベル（接地レベル）に接続されると共にインバ
ータ５の入力に接続され、インバータ５の出力は各機能
実現のための論理回路等に供給される。かかる構成の場
合の低消費電力化は、抵抗１の値を大きく設定して入力
端子２のハイレベル電圧状態での抵抗１に流れる電流を
低減させることによって実現している。しかし抵抗１の
値が大きくなるほど外部ノイズの影４Ｉｉｌを受は易く
て誤動作の恐れが大きいので、ある程度その値を下げざ
るを得ない。このため、入力端子２の電位をハイレベル
に制御する時間が長い場合は、低消費電力化が制限され
ていた。
Ｖｓｓレベル（接地レベル）に接続されると共にインバ
ータ５の入力に接続され、インバータ５の出力は各機能
実現のための論理回路等に供給される。かかる構成の場
合の低消費電力化は、抵抗１の値を大きく設定して入力
端子２のハイレベル電圧状態での抵抗１に流れる電流を
低減させることによって実現している。しかし抵抗１の
値が大きくなるほど外部ノイズの影４Ｉｉｌを受は易く
て誤動作の恐れが大きいので、ある程度その値を下げざ
るを得ない。このため、入力端子２の電位をハイレベル
に制御する時間が長い場合は、低消費電力化が制限され
ていた。
また、１ｐＪｚ図に示すように、インバータ５の出力を
一方の入力とし、制御信号３を他方の入力とするＮＯＲ
回路４の出力をインバータ５０入力に接続したような制
御信号３０周期で入力状態を検出する入力回路において
も、制御信号３がハイレベルの時、Ｎｏ）１回路の中の
トランジスタオン抵抗を介してＶｓｓレベルと端子２が
接続される。この為、端子２の電位をハイレベルにする
時間が長いと制御信号３の周期で電流が流れ、またＮＯ
Ｒ回路４のトランジスタのオン抵抗のバラツキで電流も
大きくバラツクことになる。この結果、第１図の回路と
同様に低消費電流化が制限されていた。
一方の入力とし、制御信号３を他方の入力とするＮＯＲ
回路４の出力をインバータ５０入力に接続したような制
御信号３０周期で入力状態を検出する入力回路において
も、制御信号３がハイレベルの時、Ｎｏ）１回路の中の
トランジスタオン抵抗を介してＶｓｓレベルと端子２が
接続される。この為、端子２の電位をハイレベルにする
時間が長いと制御信号３の周期で電流が流れ、またＮＯ
Ｒ回路４のトランジスタのオン抵抗のバラツキで電流も
大きくバラツクことになる。この結果、第１図の回路と
同様に低消費電流化が制限されていた。
本発明は、上記欠点を改良するもので、入力回路の電流
の低減ならびに安定化により、低消費電力用半導体集積
回路装置に適した入力回路ｔ−提供することを目的とす
る。
の低減ならびに安定化により、低消費電力用半導体集積
回路装置に適した入力回路ｔ−提供することを目的とす
る。
本発明の入力回路の基本的構成は、入力端子の状態を供
給された制＃侶号に同期させて検出する検出手段と、こ
の検出手段による検出後に検出中の入力端子の状態を保
持しようとする保持手段とを含み、さらに、検出手段の
中に形成される入力端子から電源端子への経路に抵抗を
挿入し友ものである。
給された制＃侶号に同期させて検出する検出手段と、こ
の検出手段による検出後に検出中の入力端子の状態を保
持しようとする保持手段とを含み、さらに、検出手段の
中に形成される入力端子から電源端子への経路に抵抗を
挿入し友ものである。
以下・本発明をその実施例につき図面に基づいて詳細に
一説明する。
一説明する。
１ｇ３図は本発明の一実施例を示す構成図である。
この入力回路は下記の構成よシなる。即ち、入力端子２
はインバータ５のゲートに接続されると共に、Ｐ型の金
輌酸化膜電界効果トランジスタ（以下Ｐ−ｃｈ ＭＯＳ
ＦＥＴという）７のドレイン及びＮ型の金属酸化膜電
界効果トランジスタ（以下Ｎ−ｃｈ ＭＯＳ ＦＥＴ
という）８のドレインへ接続され、さらに抵抗１０に接
続する。インバータ５の出力はＰ−ｃｈ Ｍ２Ｓ ＦＥ
Ｔ ７のゲートとＮ−ｃｈＭＯ８ＦＥＴ５のゲートに接
続される。制御信号３はＰ−ｃｈ ＭＯＳ ＦＥＴ ６
のゲートとＮ−ｃｈ ＭＯＳＦＥＴ ９のゲートに接
続される。入力端子２とＮ−ｃ ｈ ＭＯＳ Ｆ Ｅ
Ｔ ９のドレイン間に抵抗１ｏを挿入する。Ｐ−ｃｈ
ＭＯＳ ＦＥＴ ７のソースとＰ−ｃｈＭＯ８６のドレ
インを接続する。またＰ−ｃｈ ＭＯＳＦＥＴ６のソー
スはＶｌ）Ｄへ、Ｎ−ｃｈ ＭＯＳ ＦＥＴ ８のソー
スとＮ−ｃｈ ＭＯＳ ＦＥＴ９ のソースはＶｓｓ
へそれぞれ接続する。インバータ５の出力が後続の（ロ
）路へ供給される。
はインバータ５のゲートに接続されると共に、Ｐ型の金
輌酸化膜電界効果トランジスタ（以下Ｐ−ｃｈ ＭＯＳ
ＦＥＴという）７のドレイン及びＮ型の金属酸化膜電
界効果トランジスタ（以下Ｎ−ｃｈ ＭＯＳ ＦＥＴ
という）８のドレインへ接続され、さらに抵抗１０に接
続する。インバータ５の出力はＰ−ｃｈ Ｍ２Ｓ ＦＥ
Ｔ ７のゲートとＮ−ｃｈＭＯ８ＦＥＴ５のゲートに接
続される。制御信号３はＰ−ｃｈ ＭＯＳ ＦＥＴ ６
のゲートとＮ−ｃｈ ＭＯＳＦＥＴ ９のゲートに接
続される。入力端子２とＮ−ｃ ｈ ＭＯＳ Ｆ Ｅ
Ｔ ９のドレイン間に抵抗１ｏを挿入する。Ｐ−ｃｈ
ＭＯＳ ＦＥＴ ７のソースとＰ−ｃｈＭＯ８６のドレ
インを接続する。またＰ−ｃｈ ＭＯＳＦＥＴ６のソー
スはＶｌ）Ｄへ、Ｎ−ｃｈ ＭＯＳ ＦＥＴ ８のソー
スとＮ−ｃｈ ＭＯＳ ＦＥＴ９ のソースはＶｓｓ
へそれぞれ接続する。インバータ５の出力が後続の（ロ
）路へ供給される。
かかる入力回路の動作を第４図に示した各部のタイムチ
ャートを用いて説明する。まず、期間ｔ１のように、入
力端子２にノ・イレペルを印加した場合は、インバータ
５の出力はロウレベルになり、制御信号３がノーイレペ
ルの期間のみＮ−ｃｈ ＭＯＳＦＥＴ９ を通してＩＩ
流が流れる。この電流をＩ。
ャートを用いて説明する。まず、期間ｔ１のように、入
力端子２にノ・イレペルを印加した場合は、インバータ
５の出力はロウレベルになり、制御信号３がノーイレペ
ルの期間のみＮ−ｃｈ ＭＯＳＦＥＴ９ を通してＩＩ
流が流れる。この電流をＩ。
抵抗１０の抵抗値を）ｊ＋ｏ 、Ｎ−ｃｈ ＭＯＳ Ｆ
ＥＴ ９のオン抵抗をＲＭＯ８Ｍとすると・ ＩＭ＝（
ＶＤＤ−Ｖｓｓ）／ （Ｒｈｏ−ＩＲＭｏｓｅ）となる
。この場合のＶＤＤは入力電圧であり、電源ＶＤＤと同
じ値である。ＲＭＯ８＠はＭＯＳ ＦＥＴ９のＯＮ抵抗
の為バラツキが太きいが、抵抗ＲＬＯは半導体集積回路
装置においても拡散抵抗を主に使用する為バラツキは小
さい。このことより％ＲＭＯ口／ＲＩＧ＜＜１として、
ＩＭを設計すればＩＭＯｖｔ流値のバラツキが小さくな
シ、電流値の平均値も小さい値を選択することかできる
。
ＥＴ ９のオン抵抗をＲＭＯ８Ｍとすると・ ＩＭ＝（
ＶＤＤ−Ｖｓｓ）／ （Ｒｈｏ−ＩＲＭｏｓｅ）となる
。この場合のＶＤＤは入力電圧であり、電源ＶＤＤと同
じ値である。ＲＭＯ８＠はＭＯＳ ＦＥＴ９のＯＮ抵抗
の為バラツキが太きいが、抵抗ＲＬＯは半導体集積回路
装置においても拡散抵抗を主に使用する為バラツキは小
さい。このことより％ＲＭＯ口／ＲＩＧ＜＜１として、
ＩＭを設計すればＩＭＯｖｔ流値のバラツキが小さくな
シ、電流値の平均値も小さい値を選択することかできる
。
期間ｔ２のように入力端子２に外部から電位をあたえな
い状態では、制御４１（ｉ号３が）・イレペルになると
インバータ５の出力はノ・イレベルとなり、その後はイ
ンバータ５の出力はノ・イレペルで保持される。このｔ
！の期間では入力回路に一定とした電流は流れない。
い状態では、制御４１（ｉ号３が）・イレペルになると
インバータ５の出力はノ・イレベルとなり、その後はイ
ンバータ５の出力はノ・イレペルで保持される。このｔ
！の期間では入力回路に一定とした電流は流れない。
このように、入力回路で油焚される電流は、抵抗ＲＩＧ
の抵抗値に依存し九値となり、バラツキの少ない安定し
た電流となる。さらに検出電流が安定している為ノイズ
特性も安定となる。さらに、第５図にＮ−ｃｈＭＯ８９
のソースとＶｓｓ間に抵抗９を挿入した実施例を載せた
が、この実施例においても入力端子の状態を検出する期
間に流れる電流は、ＩＭ ＝ （ＶＤＤ−Ｖｓｓ） ／
（ＲＩＯ＋ＲＭＯ■９）となる。
の抵抗値に依存し九値となり、バラツキの少ない安定し
た電流となる。さらに検出電流が安定している為ノイズ
特性も安定となる。さらに、第５図にＮ−ｃｈＭＯ８９
のソースとＶｓｓ間に抵抗９を挿入した実施例を載せた
が、この実施例においても入力端子の状態を検出する期
間に流れる電流は、ＩＭ ＝ （ＶＤＤ−Ｖｓｓ） ／
（ＲＩＯ＋ＲＭＯ■９）となる。
この場合は、ＲＭｏｇｅはバククゲート効果によ］Ｒｚ
。
。
の抵抗値に依存する値となるが、第３図の実施例と同様
にＲＭＯｔａ ＊ ／ Ｒｈｏ（（１にすればＮ−ｃｈ
ＭＯＳＦＥＴ９を流れる電流はバラツキが少ない低消
費電流となる。尚、インバータ５はＰおよびＮ−ｃｈＭ
Ｏ８ＦＥＴ ｔ−ＶＤＤ −Ｖｓｓ間に直列接続したも
のである。
にＲＭＯｔａ ＊ ／ Ｒｈｏ（（１にすればＮ−ｃｈ
ＭＯＳＦＥＴ９を流れる電流はバラツキが少ない低消
費電流となる。尚、インバータ５はＰおよびＮ−ｃｈＭ
Ｏ８ＦＥＴ ｔ−ＶＤＤ −Ｖｓｓ間に直列接続したも
のである。
以上のように本発明によれば、ノイズ特性を劣化させる
ことなく低消費電流である入力回路を提供できる。
ことなく低消費電流である入力回路を提供できる。
第１図およびｗＪ２図は従来の久方回路の回路図、第３
．５図は本発明の実施例を丞す回路図、第４図は第３図
のタイムチャート図である。 １、ｌＯ・・・抵抗、２ ・・入力端子、３・ ・制御
信号、４・・・・・ＮＯＲ素子、５・・・・インバータ
、６゜７・ ・・Ｐ型の絶縁ゲート電界効果トランジス
タ、８．９ ・ ・Ｎ［の絶縁ゲート電昇効来トランジ
スタ
．５図は本発明の実施例を丞す回路図、第４図は第３図
のタイムチャート図である。 １、ｌＯ・・・抵抗、２ ・・入力端子、３・ ・制御
信号、４・・・・・ＮＯＲ素子、５・・・・インバータ
、６゜７・ ・・Ｐ型の絶縁ゲート電界効果トランジス
タ、８．９ ・ ・Ｎ［の絶縁ゲート電昇効来トランジ
スタ
Claims (1)
- 入力端子の状態を供給された制御信号に同期して検出す
る検出手段と、検出された入力状態に応じた信号を保持
する保持手段とを有する入力回路において、前記検出手
段の中に形成される電流経路であって前記入力端子と電
源端子との関、の電流経路に抵抗素子が挿入されている
ことｔ−特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057806A JPS58175324A (ja) | 1982-04-07 | 1982-04-07 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057806A JPS58175324A (ja) | 1982-04-07 | 1982-04-07 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58175324A true JPS58175324A (ja) | 1983-10-14 |
Family
ID=13066158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057806A Pending JPS58175324A (ja) | 1982-04-07 | 1982-04-07 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04334117A (ja) * | 1991-05-08 | 1992-11-20 | Nec Ic Microcomput Syst Ltd | 入力回路 |
| WO2008087015A2 (de) * | 2007-01-16 | 2008-07-24 | Atmel Germany Gmbh | Integrierter schaltkreis |
-
1982
- 1982-04-07 JP JP57057806A patent/JPS58175324A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04334117A (ja) * | 1991-05-08 | 1992-11-20 | Nec Ic Microcomput Syst Ltd | 入力回路 |
| WO2008087015A2 (de) * | 2007-01-16 | 2008-07-24 | Atmel Germany Gmbh | Integrierter schaltkreis |
| WO2008087015A3 (de) * | 2007-01-16 | 2008-09-18 | Atmel Germany Gmbh | Integrierter schaltkreis |
| US7683655B2 (en) | 2007-01-16 | 2010-03-23 | Atmel Automotive Gmbh | Integrated circuit |
| DE112008000041B4 (de) | 2007-01-16 | 2023-11-16 | Atmel Corp. | Integrierter Schaltkreis |
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