JPH04326074A - スレッショルド電圧の測定方法 - Google Patents
スレッショルド電圧の測定方法Info
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- JPH04326074A JPH04326074A JP3122503A JP12250391A JPH04326074A JP H04326074 A JPH04326074 A JP H04326074A JP 3122503 A JP3122503 A JP 3122503A JP 12250391 A JP12250391 A JP 12250391A JP H04326074 A JPH04326074 A JP H04326074A
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- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート素子のスレッシ
ョルド電圧を測定する方法に関し、特に、電流変化を検
出することによって、スレッショルド電圧を測定する方
法に係る。
ョルド電圧を測定する方法に関し、特に、電流変化を検
出することによって、スレッショルド電圧を測定する方
法に係る。
【０００２】
【従来の技術】図３は、電圧変化によるスレッショルド
電圧Ｖｔｈの測定方法について説明する図である。図３
（ａ）に示すゲートＩＣ１１のスレッショルド電圧Ｖｔ
ｈを例にとる。ゲートＩＣ１１はゲート素子１２，１３
により構成し、入力端子１４は可変電圧の電源部１６に
接続し、出力端子１５は、ゲートＩＣ１１の出力電圧Ｖ
ＯＵＴ を測定する電圧計１７に接続する。
電圧Ｖｔｈの測定方法について説明する図である。図３
（ａ）に示すゲートＩＣ１１のスレッショルド電圧Ｖｔ
ｈを例にとる。ゲートＩＣ１１はゲート素子１２，１３
により構成し、入力端子１４は可変電圧の電源部１６に
接続し、出力端子１５は、ゲートＩＣ１１の出力電圧Ｖ
ＯＵＴ を測定する電圧計１７に接続する。
【０００３】このような図３（ａ）に示す構成で、可変
電圧の電源部１６からゲートＩＣ１１の入力端子１４に
かかる入力電圧Ｖｉｎと、電圧計１７によって測定され
るゲートＩＣ１１の出力端子１５からの出力電圧ＶＯＵ
Ｔ との関係は、図３（ｂ）の如くなる。ゲートＩＣ１
１のスレッショルド電圧Ｖｔｈは、入力電圧Ｖｉｎを変
化した時の出力電圧ＶＯＵＴ の変化量によって求める
ことができる。
電圧の電源部１６からゲートＩＣ１１の入力端子１４に
かかる入力電圧Ｖｉｎと、電圧計１７によって測定され
るゲートＩＣ１１の出力端子１５からの出力電圧ＶＯＵ
Ｔ との関係は、図３（ｂ）の如くなる。ゲートＩＣ１
１のスレッショルド電圧Ｖｔｈは、入力電圧Ｖｉｎを変
化した時の出力電圧ＶＯＵＴ の変化量によって求める
ことができる。
【０００４】しかし、図３（ｃ）に示すゲートＩＣ２０
では容易にスレッショルド電圧Ｖｔｈを求めることがで
きない。ゲートＩＣ２０は、ゲート素子２１〜２３とフ
リップ・フロップ回路２４により構成してある。このゲ
ートＩＣ２０の入力端子２５への入力電圧Ｖｉｎと出力
端子２６からの出力電圧ＶＯＵＴ との関係は、図３（
ｂ）の如くはならない。
では容易にスレッショルド電圧Ｖｔｈを求めることがで
きない。ゲートＩＣ２０は、ゲート素子２１〜２３とフ
リップ・フロップ回路２４により構成してある。このゲ
ートＩＣ２０の入力端子２５への入力電圧Ｖｉｎと出力
端子２６からの出力電圧ＶＯＵＴ との関係は、図３（
ｂ）の如くはならない。
【０００５】これは、フリップ・フロップ回路２４から
の出力が、フリップ・フロップ回路２４への入力と、フ
リップ・フロップ回路の状態とによって定まるためであ
る。そのため、図３（ｃ）の英字符Ａが示すパスを活性
化するなどの複雑な制御が必要である。
の出力が、フリップ・フロップ回路２４への入力と、フ
リップ・フロップ回路の状態とによって定まるためであ
る。そのため、図３（ｃ）の英字符Ａが示すパスを活性
化するなどの複雑な制御が必要である。
【０００６】図４は、電流変化によるスレッショルド電
圧Ｖｔｈの測定方法について説明する図である。図４（
ａ）は、ＬＳ−ＴＴＬ回路例について説明する図であり
、左側がＬＳ−ＴＴＬ回路図であり、右側がこの回路に
おける入力電圧Ｖｉｎと入力電流Ｉｉｎとの関係を表わ
すグラフである。一方、図４（ｂ）はＢｉ−ＣＭＯＳ回
路例について説明する図であり、左側がＢｉ−ＣＭＯＳ
回路図であり、右側がこの回路における入力電圧Ｖｉｎ
と入力電流Ｉｉｎとの関係を表わすグラフである。
圧Ｖｔｈの測定方法について説明する図である。図４（
ａ）は、ＬＳ−ＴＴＬ回路例について説明する図であり
、左側がＬＳ−ＴＴＬ回路図であり、右側がこの回路に
おける入力電圧Ｖｉｎと入力電流Ｉｉｎとの関係を表わ
すグラフである。一方、図４（ｂ）はＢｉ−ＣＭＯＳ回
路例について説明する図であり、左側がＢｉ−ＣＭＯＳ
回路図であり、右側がこの回路における入力電圧Ｖｉｎ
と入力電流Ｉｉｎとの関係を表わすグラフである。
【０００７】図４（ａ）のＬＳ−ＴＴＬ回路であるゲー
トＩＣ３０は、ＬＳトランジスタ３１，３２を設けるこ
とにより構成してあり、また、入力端子３３と出力端子
３４とを設けている。この入力端子３３に入力電圧Ｖｉ
ｎを加えていくと、図４（ａ）のグラフが示すように、
ある時点で入力電流Ｉｉｎが急激に変化する。このとき
の入力電圧Ｖｉｎがスレッショルド電圧Ｖｔｈである。
トＩＣ３０は、ＬＳトランジスタ３１，３２を設けるこ
とにより構成してあり、また、入力端子３３と出力端子
３４とを設けている。この入力端子３３に入力電圧Ｖｉ
ｎを加えていくと、図４（ａ）のグラフが示すように、
ある時点で入力電流Ｉｉｎが急激に変化する。このとき
の入力電圧Ｖｉｎがスレッショルド電圧Ｖｔｈである。
【０００８】図４（ｂ）のＢｉ−ＣＭＯＳ回路であるゲ
ートＩＣ４０は、Ｂｉ−ＣＭＯＳ４１を設けることによ
り構成してあり、また、入力端子４２と出力端子４３と
を設けてある。この入力端子４２に入力電圧Ｖｉｎを加
えていくと、図４（ｂ）のグラフが示すように、入力電
流Ｉｉｎはなめらかに変化する。そのため、スレッショ
ルド電圧Ｖｔｈがわからない。
ートＩＣ４０は、Ｂｉ−ＣＭＯＳ４１を設けることによ
り構成してあり、また、入力端子４２と出力端子４３と
を設けてある。この入力端子４２に入力電圧Ｖｉｎを加
えていくと、図４（ｂ）のグラフが示すように、入力電
流Ｉｉｎはなめらかに変化する。そのため、スレッショ
ルド電圧Ｖｔｈがわからない。
【０００９】
【発明が解決しようとする課題】すなわち、ゲートＩＣ
によっては、図４（ｂ）のゲートＩＣ４０のように、電
流変化を検出することによっては、スレッショルド電圧
Ｖｔｈがわからないといった問題点があった。
によっては、図４（ｂ）のゲートＩＣ４０のように、電
流変化を検出することによっては、スレッショルド電圧
Ｖｔｈがわからないといった問題点があった。
【００１０】本発明は、このような従来の問題点に鑑み
、スレッショルド電圧を測定するための回路を追加する
ことによって、電流変化を検出することによってスレッ
ショルド電圧を測定する方法を提供することを目的とす
る。
、スレッショルド電圧を測定するための回路を追加する
ことによって、電流変化を検出することによってスレッ
ショルド電圧を測定する方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。
目的は、前記特許請求の範囲に記載した手段により達成
される。
【００１２】すなわち、本発明は、Ｐ形ＭＯＳトランジ
スタとＮ形ＭＯＳトランジスタを直列に接続したテスト
用回路をゲートＩＣに実装して、該Ｐ形あるいは該Ｎ形
ＭＯＳトランジスタのいずれか一方は、前記ゲートＩＣ
の制御端子にかかる制御電圧に従ってオンあるいはオフ
となり、他方の前記Ｎ形あるいは前記Ｐ形ＭＯＳトラン
ジスタは、前記ゲートＩＣ内部のゲート素子からの出力
電圧に従ってオンあるいはオフとなる様に接続したゲー
トＩＣを用いて、スレッショルド電圧を測定しない場合
には、前記制御電圧によって制御される方のＭＯＳトラ
ンジスタをオフとする電圧を前記制御端子に加え、スレ
ッショルド電圧を測定する場合には、前記制御電圧によ
って制御される方のＭＯＳトランジスタをオンとする電
圧を前記制御端子に加えると共に、まず、前記ゲート素
子への入力電圧を徐々に変化させていき、続いて、前記
Ｐ形および前記Ｎ形ＭＯＳトランジスタの両方がオンと
なったときに前記テスト用回路に大量に流れる電流を検
出し、このときの前記ゲート素子への入力電圧を該ゲー
ト素子のスレッショルド電圧とするスレッショルド電圧
の測定方法である。
スタとＮ形ＭＯＳトランジスタを直列に接続したテスト
用回路をゲートＩＣに実装して、該Ｐ形あるいは該Ｎ形
ＭＯＳトランジスタのいずれか一方は、前記ゲートＩＣ
の制御端子にかかる制御電圧に従ってオンあるいはオフ
となり、他方の前記Ｎ形あるいは前記Ｐ形ＭＯＳトラン
ジスタは、前記ゲートＩＣ内部のゲート素子からの出力
電圧に従ってオンあるいはオフとなる様に接続したゲー
トＩＣを用いて、スレッショルド電圧を測定しない場合
には、前記制御電圧によって制御される方のＭＯＳトラ
ンジスタをオフとする電圧を前記制御端子に加え、スレ
ッショルド電圧を測定する場合には、前記制御電圧によ
って制御される方のＭＯＳトランジスタをオンとする電
圧を前記制御端子に加えると共に、まず、前記ゲート素
子への入力電圧を徐々に変化させていき、続いて、前記
Ｐ形および前記Ｎ形ＭＯＳトランジスタの両方がオンと
なったときに前記テスト用回路に大量に流れる電流を検
出し、このときの前記ゲート素子への入力電圧を該ゲー
ト素子のスレッショルド電圧とするスレッショルド電圧
の測定方法である。
【００１３】
【作用】本発明は、測定対象のゲート素子からの出力電
圧ＶＯＵＴ に従ってスイッチングを行なうＭＯＳトラ
ンジスタを用いて、該ＭＯＳトランジスタがオンの状態
のときに大量に流れる電流を検出するものであり、先に
示した図４（ｂ）のゲートＩＣ４０においても有効であ
る。
圧ＶＯＵＴ に従ってスイッチングを行なうＭＯＳトラ
ンジスタを用いて、該ＭＯＳトランジスタがオンの状態
のときに大量に流れる電流を検出するものであり、先に
示した図４（ｂ）のゲートＩＣ４０においても有効であ
る。
【００１４】以下、実施例に基づいて、本発明の作用に
ついて詳細に説明する。
ついて詳細に説明する。
【００１５】
【実施例】図１は、本発明の一実施例を示す図である。
図１において、ゲートＩＣ１はゲート素子４〜６を有す
ると共に、ゲート素子４のスレッショルド電圧Ｖｔｈを
測定するためのテスト用回路２と、ゲート素子５のスレ
ッショルド電圧Ｖｔｈを測定するためのテスト用回路３
とが実装されている。制御端子８は、入力端子７，９，
１０とは別な機能を有し、テスト用回路２，３の各Ｐ形
ＭＯＳトランジスタのゲート端子Ｇに接続されている。
ると共に、ゲート素子４のスレッショルド電圧Ｖｔｈを
測定するためのテスト用回路２と、ゲート素子５のスレ
ッショルド電圧Ｖｔｈを測定するためのテスト用回路３
とが実装されている。制御端子８は、入力端子７，９，
１０とは別な機能を有し、テスト用回路２，３の各Ｐ形
ＭＯＳトランジスタのゲート端子Ｇに接続されている。
【００１６】以下、ゲート素子４について、テスト用回
路２の動作に基づいて、スレッショルド電圧Ｖｔｈの測
定方法を説明する。まず、スレッショルド電圧Ｖｔｈを
測定するために、制御端子８に低レベルの電圧を印加す
ることによって、テスト用回路２のＰ形ＭＯＳトランジ
スタをオンの状態にする。該Ｐ形ＭＯＳトランジスタの
ゲート端子Ｇに低レベルの電圧が印加されることにより
ドレイン端子Ｄとソース端子Ｓとの間に正孔によるチャ
ネルが形成され、ドレイン端子Ｄ−ソース端子Ｓ間は導
通状態となる。
路２の動作に基づいて、スレッショルド電圧Ｖｔｈの測
定方法を説明する。まず、スレッショルド電圧Ｖｔｈを
測定するために、制御端子８に低レベルの電圧を印加す
ることによって、テスト用回路２のＰ形ＭＯＳトランジ
スタをオンの状態にする。該Ｐ形ＭＯＳトランジスタの
ゲート端子Ｇに低レベルの電圧が印加されることにより
ドレイン端子Ｄとソース端子Ｓとの間に正孔によるチャ
ネルが形成され、ドレイン端子Ｄ−ソース端子Ｓ間は導
通状態となる。
【００１７】一方、テスト用回路２のＮ形ＭＯＳトラン
ジスタのゲート端子は、ゲート素子４からの出力電圧Ｖ
ＯＵＴ を受け、該出力電圧ＶＯＵＴ が高いレベルの
電圧のときに、該Ｎ形ＭＯＳトランジスタはオンの状態
になる。 このとき、Ｎ形ＭＯＳトランジスタのドレイン端子Ｄと
ソース端子Ｓとの間に自由電子によるチャネルが形成さ
れ、ドレイン端子Ｄ−ソース端子Ｓ間は導通状態となる
。
ジスタのゲート端子は、ゲート素子４からの出力電圧Ｖ
ＯＵＴ を受け、該出力電圧ＶＯＵＴ が高いレベルの
電圧のときに、該Ｎ形ＭＯＳトランジスタはオンの状態
になる。 このとき、Ｎ形ＭＯＳトランジスタのドレイン端子Ｄと
ソース端子Ｓとの間に自由電子によるチャネルが形成さ
れ、ドレイン端子Ｄ−ソース端子Ｓ間は導通状態となる
。
【００１８】テスト用回路２のＰ形ＭＯＳトランジスタ
及びＮ形ＭＯＳトランジスタとがオンの状態になると、
このテスト用回路２には、大量に流れる電流が検出され
る。このときの入力端子７にかかる入力電圧Ｖｉｎがゲ
ート素子４のスレッショルド電圧Ｖｔｈである。
及びＮ形ＭＯＳトランジスタとがオンの状態になると、
このテスト用回路２には、大量に流れる電流が検出され
る。このときの入力端子７にかかる入力電圧Ｖｉｎがゲ
ート素子４のスレッショルド電圧Ｖｔｈである。
【００１９】図２に本発明の他の実施例を示す。図２に
おいては、電源に対するＮ型とＰ型ＭＯＳトランジスタ
の接続関係を逆にしたもので、図１の場合と同様に動作
する。
おいては、電源に対するＮ型とＰ型ＭＯＳトランジスタ
の接続関係を逆にしたもので、図１の場合と同様に動作
する。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
実装するのに容易な簡単なテスト用回路を設けることに
より、わずかな電流変化ではなく、検出するのに十分大
きな電流変化によってスレッショルド電圧を測定できる
という利点がある。
実装するのに容易な簡単なテスト用回路を設けることに
より、わずかな電流変化ではなく、検出するのに十分大
きな電流変化によってスレッショルド電圧を測定できる
という利点がある。
【図１】本発明の一実施例を示す図である。
【図２】本発明の他の実施例を示す図である。
【図３】電圧変化による測定方法について説明する図で
ある。
ある。
【図４】電流変化による測定方法について説明する図で
ある。
ある。
１，１１，２０，３０，４０ ゲートＩＣ２，３
テスト用回路 ４〜６，１２，１３，２１〜２３ ゲート素子７
，９，１０，１４，２５，３３，４２ 入力端子
８ 制御端子 １５，２６，３４，４３ 出力端子１６
可変電圧の電源部 １７ 電圧計 ２４ フリップ・フロップ回路 ３１，３２ ＬＳトランジスタ ４１ Ｂｉ−ＣＭＯＳ
テスト用回路 ４〜６，１２，１３，２１〜２３ ゲート素子７
，９，１０，１４，２５，３３，４２ 入力端子
８ 制御端子 １５，２６，３４，４３ 出力端子１６
可変電圧の電源部 １７ 電圧計 ２４ フリップ・フロップ回路 ３１，３２ ＬＳトランジスタ ４１ Ｂｉ−ＣＭＯＳ
Claims (1)
- 【請求項１】 ゲート素子のスレッショルド電圧を測
定する方法であって、Ｐ形ＭＯＳトランジスタとＮ形Ｍ
ＯＳトランジスタを直列に接続したテスト用回路（２）
，（３）をゲートＩＣに実装して、該Ｐ形あるいはＮ形
ＭＯＳトランジスタのいずれか一方は、前記ゲートＩＣ
の制御端子（８）にかかる制御電圧に従ってオンあるい
はオフとなり、他方の前記Ｎ形あるいは前記Ｐ形ＭＯＳ
トランジスタは、前記ゲートＩＣ内部のゲート素子（４
），（５）からの出力電圧に従ってオンあるいはオフと
なる様に接続したゲートＩＣ（１）を用いて、スレッシ
ョルド電圧を測定しない場合には、前記制御電圧によっ
て制御される方のＭＯＳトランジスタをオフとする電圧
を前記制御端子に加え、スレッショルド電圧を測定する
場合には、前記制御電圧によって制御される方のＭＯＳ
トランジスタをオンとする電圧を前記制御端子に加える
と共に、まず、前記ゲート素子（４），（５）への入力
電圧を徐々に変化させていき、続いて、前記Ｐ形および
前記Ｎ形ＭＯＳトランジスタの両方がオンとなったとき
に前記テスト用回路（２），（３）に大量に流れる電流
を検出し、そして、このときの前記ゲート素子（４），
（５）への入力電圧を該ゲート素子のスレッショルド電
圧とすることを特徴とするスレッショルド電圧の測定方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122503A JPH04326074A (ja) | 1991-04-25 | 1991-04-25 | スレッショルド電圧の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122503A JPH04326074A (ja) | 1991-04-25 | 1991-04-25 | スレッショルド電圧の測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326074A true JPH04326074A (ja) | 1992-11-16 |
Family
ID=14837460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122503A Withdrawn JPH04326074A (ja) | 1991-04-25 | 1991-04-25 | スレッショルド電圧の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326074A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06201764A (ja) * | 1992-12-25 | 1994-07-22 | Kawasaki Steel Corp | Ｃｍｏｓ型半導体集積回路装置 |
| CN102608508A (zh) * | 2011-12-20 | 2012-07-25 | 西交利物浦大学 | 脉冲实时场效应管阈值电压参数自动测量装置及其方法 |
-
1991
- 1991-04-25 JP JP3122503A patent/JPH04326074A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06201764A (ja) * | 1992-12-25 | 1994-07-22 | Kawasaki Steel Corp | Ｃｍｏｓ型半導体集積回路装置 |
| CN102608508A (zh) * | 2011-12-20 | 2012-07-25 | 西交利物浦大学 | 脉冲实时场效应管阈值电压参数自动测量装置及其方法 |
| CN102608508B (zh) * | 2011-12-20 | 2014-11-12 | 西交利物浦大学 | 脉冲实时场效应管阈值电压参数自动测量装置及其方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |