JP2645596B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えばマイクロコンピュータに入力される
電圧の変動を検知するための電圧検出回路に関するもの
である。
電圧の変動を検知するための電圧検出回路に関するもの
である。
第３図は例えば特開昭61−276413号公報に示された従
来のこの種の電圧検出回路である。
来のこの種の電圧検出回路である。
第３図において、第１マルチコレクタpnpトランジス
タ（１）はエミッタが、電圧＋Vccの電源（２）に接続
された高電位点（３）に、第２コレクタ（1b）とベース
とが第1npnトランジスタ（４）のコレクタに、それぞれ
接続されている。第２マルチコレクタpnpトランジスタ
（５）はエミッタが高電位点（３）に、第２コレクタ
（5b）とベースとが第2npnトランジスタ（６）のコレク
タに、それぞれ接続されている。第１マルチコレクタpn
pトランジスタ（１）と第２マルチコレクタpnpトランジ
スタ（５）はこの結線では、それぞれ第１カレントミラ
ー回路（30）および第２カレントミラー回路（40）を構
成していて、そのカレントミラー比は共に1:1である。
第1npnトランジスタ（４）と第2npnトランジスタ（６）
のエミッタ面積比は1:nであり、ベースは共に信号入力
端子（７）に接続されている。第2npnトランジスタ
（６）のエミッタは第１負荷（８）を介して第１接続点
（９）と、そして第1npnトランジスタ（４）のエミッタ
は直接に第１接続点（９）とそれぞれ接続されている。
また第２負荷（10）と第３負荷（11）が第２接続点（1
2）で直列に接続され、第１接続点（９）と低電位点で
ある接地線（13）との間に配置されている。第１マルチ
コレクタpnpトランジスタ（１）の第１コレクタ（1a）
は第３接続点（14）と接続されている。第２マルチコレ
クタpnpトランジスタ（５）の第１コレクタ（5a）は第4
npnトランジスタ（15）のコレクタに接続されている。
また、第4npnトランジスタ（15）はベースとコレクタと
が接続されている。第3npnトランジスタ（16）のコレク
タは第３接続点（14）と、また第3npnトランジスタ（1
6）のベースは第4npnトランジスタ（15）のベースとそ
れぞれ接続されており、第3npnトランジスタ（16）およ
び第4npnトランジスタ（15）のエミッタはともに接地線
（13）に接続されている。第3npnトランジスタ（16）と
第4npnトランジスタ（15）は第３カレントミラー回路
（50）を構成していて、そのカレントミラー比は1:1で
ある。さらに、高電位点（３）と接地線（13）との間に
定電流源（17）と第5npnトランジスタ（18）が直列に接
続されていて、定電流源（17）と第5npnトランジスタ
（18）のコレクタは第４接続点（19）で接続されてい
る。第４接続点（19）は、第6npnトランジスタ（20）と
ベースを共通にされた第３マルチコレクタpnpトランジ
スタ（21）のエミッタと接続され、さらに第6npnトラン
ジスタ（20）のコレクタを介して信号出力端子（22）に
接続されている。第３マルチコレクタpnpトランジスタ
（21）の第１コレクタ（21a）は第２接続点（12）に、
第２コレクタ（21b）は第6npnトランジスタ（20）と第
３マルチコレクタpnpトランジスタ（21）との共通ベー
スに、また第6npnトランジスタ（20）のエミッタは接地
線（13）にそれぞれ接続されている。
タ（１）はエミッタが、電圧＋Vccの電源（２）に接続
された高電位点（３）に、第２コレクタ（1b）とベース
とが第1npnトランジスタ（４）のコレクタに、それぞれ
接続されている。第２マルチコレクタpnpトランジスタ
（５）はエミッタが高電位点（３）に、第２コレクタ
（5b）とベースとが第2npnトランジスタ（６）のコレク
タに、それぞれ接続されている。第１マルチコレクタpn
pトランジスタ（１）と第２マルチコレクタpnpトランジ
スタ（５）はこの結線では、それぞれ第１カレントミラ
ー回路（30）および第２カレントミラー回路（40）を構
成していて、そのカレントミラー比は共に1:1である。
第1npnトランジスタ（４）と第2npnトランジスタ（６）
のエミッタ面積比は1:nであり、ベースは共に信号入力
端子（７）に接続されている。第2npnトランジスタ
（６）のエミッタは第１負荷（８）を介して第１接続点
（９）と、そして第1npnトランジスタ（４）のエミッタ
は直接に第１接続点（９）とそれぞれ接続されている。
また第２負荷（10）と第３負荷（11）が第２接続点（1
2）で直列に接続され、第１接続点（９）と低電位点で
ある接地線（13）との間に配置されている。第１マルチ
コレクタpnpトランジスタ（１）の第１コレクタ（1a）
は第３接続点（14）と接続されている。第２マルチコレ
クタpnpトランジスタ（５）の第１コレクタ（5a）は第4
npnトランジスタ（15）のコレクタに接続されている。
また、第4npnトランジスタ（15）はベースとコレクタと
が接続されている。第3npnトランジスタ（16）のコレク
タは第３接続点（14）と、また第3npnトランジスタ（1
6）のベースは第4npnトランジスタ（15）のベースとそ
れぞれ接続されており、第3npnトランジスタ（16）およ
び第4npnトランジスタ（15）のエミッタはともに接地線
（13）に接続されている。第3npnトランジスタ（16）と
第4npnトランジスタ（15）は第３カレントミラー回路
（50）を構成していて、そのカレントミラー比は1:1で
ある。さらに、高電位点（３）と接地線（13）との間に
定電流源（17）と第5npnトランジスタ（18）が直列に接
続されていて、定電流源（17）と第5npnトランジスタ
（18）のコレクタは第４接続点（19）で接続されてい
る。第４接続点（19）は、第6npnトランジスタ（20）と
ベースを共通にされた第３マルチコレクタpnpトランジ
スタ（21）のエミッタと接続され、さらに第6npnトラン
ジスタ（20）のコレクタを介して信号出力端子（22）に
接続されている。第３マルチコレクタpnpトランジスタ
（21）の第１コレクタ（21a）は第２接続点（12）に、
第２コレクタ（21b）は第6npnトランジスタ（20）と第
３マルチコレクタpnpトランジスタ（21）との共通ベー
スに、また第6npnトランジスタ（20）のエミッタは接地
線（13）にそれぞれ接続されている。
次に動作について説明する。
信号入力端子（７）に入力される入力信号電圧VINに
よって、第1npnトランジスタ（４）および第2npnトラン
ジスタ（６）のそれぞれのコレクタ電流IC1およびIC2が
等しくなるとき、その入力信号電圧をしきい値電圧とす
る。上記しきい値電圧VSは、ボルツマン定数をｋ、電子
電荷をｑ、絶対温度をＴ、第2npnトランジスタ（６）の
ベース−エミッタ間電圧をVBE2、第１負荷（８）の抵抗
値をR1、第２負荷（10）の抵抗値をR2、第３負荷（11）
の抵抗値をR3とした場合、第１式で与えられる。
よって、第1npnトランジスタ（４）および第2npnトラン
ジスタ（６）のそれぞれのコレクタ電流IC1およびIC2が
等しくなるとき、その入力信号電圧をしきい値電圧とす
る。上記しきい値電圧VSは、ボルツマン定数をｋ、電子
電荷をｑ、絶対温度をＴ、第2npnトランジスタ（６）の
ベース−エミッタ間電圧をVBE2、第１負荷（８）の抵抗
値をR1、第２負荷（10）の抵抗値をR2、第３負荷（11）
の抵抗値をR3とした場合、第１式で与えられる。
但し、R20＝R2＋R3 第３図の回路構成において、第１カレントミラー回路
（30）、第２カレントミラー回路（40）および第３カレ
ントミラー回路（50）のカレントミラー比がそれぞれ1:
1であるので、第１カレントミラー回路（30）の入力段
の電流IC1と出力段の電流I1、第２カレントミラー回路
（40）の入力段の電流IC2と出力段の電流I2、そして第
３カレントミラー回路（50）の入力段の電流I2と出力段
の電流IC3とは等しい値となる。すなわち、第２式、第
３式で示される。
（30）、第２カレントミラー回路（40）および第３カレ
ントミラー回路（50）のカレントミラー比がそれぞれ1:
1であるので、第１カレントミラー回路（30）の入力段
の電流IC1と出力段の電流I1、第２カレントミラー回路
（40）の入力段の電流IC2と出力段の電流I2、そして第
３カレントミラー回路（50）の入力段の電流I2と出力段
の電流IC3とは等しい値となる。すなわち、第２式、第
３式で示される。
IC1＝I1 ……（２） IC2＝I2＝IC3 ……（３） 第5npnトランジスタ（18）のベース電流IBは第１カレ
ントミラー回路（30）のI1と第３カレントミラー回路
（50）のIC3との差となり第４式で示される。
ントミラー回路（30）のI1と第３カレントミラー回路
（50）のIC3との差となり第４式で示される。
IB＝I1−IC3 ……（４） 信号入力端子（７）の入力電圧VINがVSよりも低いと
きは、第1npnトランジスタ（４）および第2npnトランジ
スタ（６）のベースに入力電圧が印加されると、電荷は
エミッタ面積が大きい方のエミッタに流れ易いのでIC1
＜IC2となり、第２、第３、第４式からIB＜０となる。
このため第5npnトランジスタ（18）はOFFとなり、定電
流源（17）からの電流I0は第３マルチコレクタpnpトラ
ンジスタ（21）のエミッタに流れる。第３マルチコレク
タpnpトランジスタ（21）のエミッタからベースへの電
流の流れは順方向であるから、第6npnトランジスタ（2
0）のベースにも電流が与えられるので、第6npnトラン
ジスタ（20）はONとなり信号出力端子（22）の電位はほ
ぼ接地電位である低電位レベル（以下“L"レベルとい
う）となる。
きは、第1npnトランジスタ（４）および第2npnトランジ
スタ（６）のベースに入力電圧が印加されると、電荷は
エミッタ面積が大きい方のエミッタに流れ易いのでIC1
＜IC2となり、第２、第３、第４式からIB＜０となる。
このため第5npnトランジスタ（18）はOFFとなり、定電
流源（17）からの電流I0は第３マルチコレクタpnpトラ
ンジスタ（21）のエミッタに流れる。第３マルチコレク
タpnpトランジスタ（21）のエミッタからベースへの電
流の流れは順方向であるから、第6npnトランジスタ（2
0）のベースにも電流が与えられるので、第6npnトラン
ジスタ（20）はONとなり信号出力端子（22）の電位はほ
ぼ接地電位である低電位レベル（以下“L"レベルとい
う）となる。
このとき、第３マルチコレクタpnpトランジスタ（2
1）の第１コレクタ（21a）から電流IC4が第３負荷（1
1）に流れるためしきい値電圧は、第１式で与えられるV
Sから第５式で与えられるVS1に変化する。
1）の第１コレクタ（21a）から電流IC4が第３負荷（1
1）に流れるためしきい値電圧は、第１式で与えられるV
Sから第５式で与えられるVS1に変化する。
VINが上昇しVS1に等しくなったときは、IC1＝IC2とな
り、第２、第３、第４式からIB＝０となる。このため、
前述のVIN＜VSの場合と同様に、第5npnトランジスタ（1
8）はOFFとなり、信号出力端子（22）では“L"レベルが
出力される。この状態ではしきい値電圧はVS1に保たれ
ている。
り、第２、第３、第４式からIB＝０となる。このため、
前述のVIN＜VSの場合と同様に、第5npnトランジスタ（1
8）はOFFとなり、信号出力端子（22）では“L"レベルが
出力される。この状態ではしきい値電圧はVS1に保たれ
ている。
VINがさらに上昇しVS1より高くなったときは、IC1＞I
C2となる。これは第1npnトランジスタ（４）のベースか
ら第１接続点（９）までの電圧と第2npnトランジスタ
（６）のベースから第１接続点（９）までの電圧とが等
しいため、第1npnトランジスタ（４）のベース−エミッ
タ間電圧VBE1は第2npnトランジスタ（６）のベース−エ
ミッタ間電圧VBE2と第１負荷（８）の両端電圧の和と等
しくなる。すなわち、VBE1はVBE2より大きくなるので、
第1npnトランジスタ（４）のコレクタ電流IC1の方が第2
npnトランジスタ（６）のIC2よりも大きくなるからであ
る。その結果、第２、第３、第４式からIB＞０となる。
従って、第5npnトランジスタ（18）はONとなり、第４接
続点（19）の電位はほぼ接地電位となり、第３マルチコ
レクタpnpトランジスタ（21）の第１コレクタ（21a）に
充分電流が流れないのでOFF状態となり、第6npnトラン
ジスタ（20）もOFFとなり、信号出力端子（22）の電圧V
0は高電位レベル（以下“H"レベルという）となる。
C2となる。これは第1npnトランジスタ（４）のベースか
ら第１接続点（９）までの電圧と第2npnトランジスタ
（６）のベースから第１接続点（９）までの電圧とが等
しいため、第1npnトランジスタ（４）のベース−エミッ
タ間電圧VBE1は第2npnトランジスタ（６）のベース−エ
ミッタ間電圧VBE2と第１負荷（８）の両端電圧の和と等
しくなる。すなわち、VBE1はVBE2より大きくなるので、
第1npnトランジスタ（４）のコレクタ電流IC1の方が第2
npnトランジスタ（６）のIC2よりも大きくなるからであ
る。その結果、第２、第３、第４式からIB＞０となる。
従って、第5npnトランジスタ（18）はONとなり、第４接
続点（19）の電位はほぼ接地電位となり、第３マルチコ
レクタpnpトランジスタ（21）の第１コレクタ（21a）に
充分電流が流れないのでOFF状態となり、第6npnトラン
ジスタ（20）もOFFとなり、信号出力端子（22）の電圧V
0は高電位レベル（以下“H"レベルという）となる。
このときIC4は充分小さくなるので、しきい値電圧は
第５式で与えられるVS1から第６式で与えられるVS2に変
化する。すなわち、 となる。このVS2は初期のしきい値VSとほぼ等しい値で
ある。
第５式で与えられるVS1から第６式で与えられるVS2に変
化する。すなわち、 となる。このVS2は初期のしきい値VSとほぼ等しい値で
ある。
さて、次にVINが下降し始める場合、信号出力端子（2
2）の出力V0は“H"レベルであるので、しきい値電圧は
第６式で与えられるVS2の状態にある。
2）の出力V0は“H"レベルであるので、しきい値電圧は
第６式で与えられるVS2の状態にある。
VINが下降してVIN＝VS2になったとき、IC1＝IC2とな
るから、第２式、第３式からI1＝IC3となり、第４式か
らIB＝０となる。このため第5npnトランジスタ（18）は
OFFとなり、定電流源（17）からの電流I0は第３マルチ
コレクタpnpトランジスタ（21）のエミッタからベース
にながれ、ベースを共通にしている第6npnトランジスタ
（20）にもベース電流がながれ、第6npnトランジスタ
（20）はONとなり、信号出力端子（22）の電位V0はほぼ
接地電位である“L"レベルとなる。この過程において、
IC4は第３負荷（11）に流れるため、先に説明したごと
く、しきい値電圧は第５式で示されるVS1に再び上昇す
る。
るから、第２式、第３式からI1＝IC3となり、第４式か
らIB＝０となる。このため第5npnトランジスタ（18）は
OFFとなり、定電流源（17）からの電流I0は第３マルチ
コレクタpnpトランジスタ（21）のエミッタからベース
にながれ、ベースを共通にしている第6npnトランジスタ
（20）にもベース電流がながれ、第6npnトランジスタ
（20）はONとなり、信号出力端子（22）の電位V0はほぼ
接地電位である“L"レベルとなる。この過程において、
IC4は第３負荷（11）に流れるため、先に説明したごと
く、しきい値電圧は第５式で示されるVS1に再び上昇す
る。
第４図は以上に説明した従来の技術によりヒステリシ
スを付与された電圧検出回路の、入力電圧の上昇下降に
対する出力電圧の変化を示す図である。
スを付与された電圧検出回路の、入力電圧の上昇下降に
対する出力電圧の変化を示す図である。
第４図において、実線の矢印は入力信号電圧VINが上
昇してゆく場合の、出力信号電圧V0の変化を示してお
り、点線の矢印はVINが下降してゆく場合の、V0の変化
を示している。
昇してゆく場合の、出力信号電圧V0の変化を示してお
り、点線の矢印はVINが下降してゆく場合の、V0の変化
を示している。
従来の電圧検出回路は以上のように構成されていたの
で、検出回路の消費電力を低減するに際して、回路の各
枝を流れる電流が微小電流になったとき、回路に使用さ
れているバイポーラトランジスタの電流増幅率hFEが低
下するため、電流増幅をおこなう際の、ベース電流の影
響が大きくなり、この結果、カレントミラー回路の出力
電流のバランスが取られ難くなりオフセットが発生し
て、電圧検出の精度低下が生じると共に、出力に精度よ
くヒステリシスを生じさせられないという課題があっ
た。
で、検出回路の消費電力を低減するに際して、回路の各
枝を流れる電流が微小電流になったとき、回路に使用さ
れているバイポーラトランジスタの電流増幅率hFEが低
下するため、電流増幅をおこなう際の、ベース電流の影
響が大きくなり、この結果、カレントミラー回路の出力
電流のバランスが取られ難くなりオフセットが発生し
て、電圧検出の精度低下が生じると共に、出力に精度よ
くヒステリシスを生じさせられないという課題があっ
た。
この発明は上記のような課題を解決するためになされ
たもので、バイポーラトランジスタ構成からMOS型電界
効果トランジスタ（以下MOSTという）構成に換えられた
低消費電流の電圧検出回路において、入力信号の変化に
際して出力に精度のよいヒステリシスを生じさせること
ができる電圧検出回路を得ることを目的としている。
たもので、バイポーラトランジスタ構成からMOS型電界
効果トランジスタ（以下MOSTという）構成に換えられた
低消費電流の電圧検出回路において、入力信号の変化に
際して出力に精度のよいヒステリシスを生じさせること
ができる電圧検出回路を得ることを目的としている。
この発明に係わる電圧検出回路は、ベース電極が信号
入力端子に接続され、エミッタ電極が第１の接続点に接
続される第１のバイポーラトランジスタと、ベース電極
が信号入力端子に接続され、エミッタ電極が第１の負荷
素子を介して第１の接続点に接続され、第１のバイポー
ラトランジスタに対してエミッタ面積比が1:n（ｎ＞
１）である第２のバイポーラトランジスタと、ソース電
極が第１の電位点に接続され、ドレイン電極及びゲート
電極が共通接続されて第１のバイポーラトランジスタの
コレクタ電極に接続される第１のMOSトランジスタ、及
びソース電極が第１の電位点に接続され、ドレイン電極
が第２の接続点に接続され、ゲート電極が第１のMOSト
ランジスタのゲート電極に接続される第２のMOSトラン
ジスタを有する第１のカレントミラー回路と、ソース電
極が第１の電位点に接続され、ドレイン電極及びゲート
電極が共通接続されて第２のバイポーラトランジスタの
コレクタ電極に接続される第３のMOSトランジスタ、及
びソース電極が第１の電位点に接続され、ゲート電極が
第３のMOSトランジスタのゲート電極に接続される第４
のMOSトランジスタを有する第２のカレントミラー回路
と、ソース電極が第２の電位点に接続され、ドレイン電
極及びゲート電極が共通接続されて第２のカレントミラ
ー回路の第４のMOSトランジスタのドレイン電極に接続
される第５のMOSトランジスタ、及びソース電極が第２
の電位点に接続され、ドレイン電極が上記第１のカレン
トミラー回路の第２のMOSトランジスタのドレイン電極
に接続され、ゲート電極が第５のMOSトランジスタのゲ
ートに接続される第６のMOSトランジスタとを有する第
３のカレントミラー回路と、一端が第１の接続点に接続
される第２の負荷素子と、一端がこの第２の負荷素子の
他端に接続され、他端が第２の電位点に接続される第３
の負荷素子と、一端がこの第３の負荷素子の一端に接続
される第４の負荷素子と、第１の電位点と第３の接続点
に接続される電流源と、ソース電極が第２の電位点に接
続され、ドレイン電極が第３の接続点に接続され、ゲー
ト電極が第２の接続点に接続される第７のMOSトランジ
スタと、入力端が第３の接続点に接続され、出力端が信
号出力端子に接続されるインバータ回路と、ソース電極
が第２の電位点に接続され、ドレイン電極が第４の負荷
素子の他端に接続され、ゲート電極がインバータ回路の
出力端に接続される第８のMOSトランジスタとを設けた
ものである。
入力端子に接続され、エミッタ電極が第１の接続点に接
続される第１のバイポーラトランジスタと、ベース電極
が信号入力端子に接続され、エミッタ電極が第１の負荷
素子を介して第１の接続点に接続され、第１のバイポー
ラトランジスタに対してエミッタ面積比が1:n（ｎ＞
１）である第２のバイポーラトランジスタと、ソース電
極が第１の電位点に接続され、ドレイン電極及びゲート
電極が共通接続されて第１のバイポーラトランジスタの
コレクタ電極に接続される第１のMOSトランジスタ、及
びソース電極が第１の電位点に接続され、ドレイン電極
が第２の接続点に接続され、ゲート電極が第１のMOSト
ランジスタのゲート電極に接続される第２のMOSトラン
ジスタを有する第１のカレントミラー回路と、ソース電
極が第１の電位点に接続され、ドレイン電極及びゲート
電極が共通接続されて第２のバイポーラトランジスタの
コレクタ電極に接続される第３のMOSトランジスタ、及
びソース電極が第１の電位点に接続され、ゲート電極が
第３のMOSトランジスタのゲート電極に接続される第４
のMOSトランジスタを有する第２のカレントミラー回路
と、ソース電極が第２の電位点に接続され、ドレイン電
極及びゲート電極が共通接続されて第２のカレントミラ
ー回路の第４のMOSトランジスタのドレイン電極に接続
される第５のMOSトランジスタ、及びソース電極が第２
の電位点に接続され、ドレイン電極が上記第１のカレン
トミラー回路の第２のMOSトランジスタのドレイン電極
に接続され、ゲート電極が第５のMOSトランジスタのゲ
ートに接続される第６のMOSトランジスタとを有する第
３のカレントミラー回路と、一端が第１の接続点に接続
される第２の負荷素子と、一端がこの第２の負荷素子の
他端に接続され、他端が第２の電位点に接続される第３
の負荷素子と、一端がこの第３の負荷素子の一端に接続
される第４の負荷素子と、第１の電位点と第３の接続点
に接続される電流源と、ソース電極が第２の電位点に接
続され、ドレイン電極が第３の接続点に接続され、ゲー
ト電極が第２の接続点に接続される第７のMOSトランジ
スタと、入力端が第３の接続点に接続され、出力端が信
号出力端子に接続されるインバータ回路と、ソース電極
が第２の電位点に接続され、ドレイン電極が第４の負荷
素子の他端に接続され、ゲート電極がインバータ回路の
出力端に接続される第８のMOSトランジスタとを設けた
ものである。
［作用］ この発明においては、第１及び第２のバイポーラトラ
ンジスタが、信号出力端子に出力される出力電圧を反転
させるための基準電圧（しきい値電圧）を精度よく決
め、 MOSトランジスタにて構成される第１及び第２のカレン
トミラー回路が、第１及び第２のバイポーラトランジス
タに流れる電流を低消費電流にて導きだし、 MOSトランジスタにて構成される第３のカレントミラ
ー回路が、第１及び第２のカレントミラー回路を介して
導きだされる第１及び第２のバイポーラトランジスタに
流れる電流の差電流に基づいた電流を第７のMOSトラン
ジスタのゲート電極に与えるように働き、第７のMOSト
ランジスタを低消費電流にて、導通・非導通状態の制御
を行わせ、 第８のMOSトランジスタが、第７のMOSトランジスタの
導通・非導通状態の状態に応じたインバータ回路からの
出力に応じて、低消費電流にて導通・非導通状態が制御
され、第２の接続点と第２の電位点との間に接続される
第２ないし第４負荷素子に流れる電流が低電流にても第
２の接続点と第２の電位点との間の抵抗値を変化させ、
第１及び第２のバイポーラトランジスタのベース電極に
入力される入力信号に対して、信号出力端子に出力され
る出力電圧に精度のよいヒステリシス幅をもたしめる。
ンジスタが、信号出力端子に出力される出力電圧を反転
させるための基準電圧（しきい値電圧）を精度よく決
め、 MOSトランジスタにて構成される第１及び第２のカレン
トミラー回路が、第１及び第２のバイポーラトランジス
タに流れる電流を低消費電流にて導きだし、 MOSトランジスタにて構成される第３のカレントミラ
ー回路が、第１及び第２のカレントミラー回路を介して
導きだされる第１及び第２のバイポーラトランジスタに
流れる電流の差電流に基づいた電流を第７のMOSトラン
ジスタのゲート電極に与えるように働き、第７のMOSト
ランジスタを低消費電流にて、導通・非導通状態の制御
を行わせ、 第８のMOSトランジスタが、第７のMOSトランジスタの
導通・非導通状態の状態に応じたインバータ回路からの
出力に応じて、低消費電流にて導通・非導通状態が制御
され、第２の接続点と第２の電位点との間に接続される
第２ないし第４負荷素子に流れる電流が低電流にても第
２の接続点と第２の電位点との間の抵抗値を変化させ、
第１及び第２のバイポーラトランジスタのベース電極に
入力される入力信号に対して、信号出力端子に出力され
る出力電圧に精度のよいヒステリシス幅をもたしめる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による電圧検出回路の回
路図である。この実施例は第１カレントミラー回路（3
0）および第２カレントミラー回路（40）を例えばｐチ
ャンネルMOST（以下、ｐ−MOSTという）で、また第３カ
レントミラー回路（50）を例えばｎチャンネルMOST（以
下、ｎチャンネルMOSTをｎ−MOSTという）で構成された
例である。
路図である。この実施例は第１カレントミラー回路（3
0）および第２カレントミラー回路（40）を例えばｐチ
ャンネルMOST（以下、ｐ−MOSTという）で、また第３カ
レントミラー回路（50）を例えばｎチャンネルMOST（以
下、ｎチャンネルMOSTをｎ−MOSTという）で構成された
例である。
第１図において、第１のMOSトランジスタである第2p
−MOST（62）および第２のMOSトランジスタである第1p
−MOST（61）で構成された第１カレントミラー回路（3
0）の入力段（31）は、電源（２）に接続されている第
１電位点、ここでは高電位点（３）と第１のバイポーラ
トランジスタである第1npnトランジスタ（４）のコレク
タとの間に配置されている。上記第１カレントミラー回
路（30）の出力段（32）は高電位点（３）と第２接続点
（12）との間に配置されている。第２の接続点（12）は
第６のMOSトランジスタである第1n−MOST（65）のドレ
インと接続されている。
−MOST（62）および第２のMOSトランジスタである第1p
−MOST（61）で構成された第１カレントミラー回路（3
0）の入力段（31）は、電源（２）に接続されている第
１電位点、ここでは高電位点（３）と第１のバイポーラ
トランジスタである第1npnトランジスタ（４）のコレク
タとの間に配置されている。上記第１カレントミラー回
路（30）の出力段（32）は高電位点（３）と第２接続点
（12）との間に配置されている。第２の接続点（12）は
第６のMOSトランジスタである第1n−MOST（65）のドレ
インと接続されている。
また、第３のMOSトランジスタである第3p−MOST（6
3）および第４のMOSトランジスタである第4p−MOST（6
4）で構成された第２カレントミラー回路（40）の入力
段（41）も高電位点（３）と第２のバイポーラトランジ
スタである第2npnトランジスタ（６）のコレクタとの間
に配置されている。また上記第２カレントミラー回路
（40）の出力段（42）は高電位点（３）と第５のMOSト
ランジスタである第2n−MOST（66）のドレインとの間に
配置されている。
3）および第４のMOSトランジスタである第4p−MOST（6
4）で構成された第２カレントミラー回路（40）の入力
段（41）も高電位点（３）と第２のバイポーラトランジ
スタである第2npnトランジスタ（６）のコレクタとの間
に配置されている。また上記第２カレントミラー回路
（40）の出力段（42）は高電位点（３）と第５のMOSト
ランジスタである第2n−MOST（66）のドレインとの間に
配置されている。
上記第1npnトランジスタ（４）と第2npnトランジスタ
（６）のエミッタ面積比は1:n（この例ではｎ＞１）で
あり、ベースは共に信号入力端子（７）に接続されてい
る。
（６）のエミッタ面積比は1:n（この例ではｎ＞１）で
あり、ベースは共に信号入力端子（７）に接続されてい
る。
上記第2npnトランジスタ（６）のエミッタは第１負荷
（８）を介して第１接続点（９）と、そして上記第1npn
トランジスタ（４）のエミッタは直接に上記第１接続点
（９）とそれぞれ接続されている。第１接続点（９）に
は、第２負荷（10）が接続され、第２負荷（10）を流れ
る電流が分流するように第３負荷（67a）および第４負
荷（67b）が接続されている。第３負荷（67a）は直接
に、また第４負荷（67b）は第８のMOSトランジスタであ
る第3n−MOST（68）を介して接地線（13）に接続されて
いる。第1n−MOST（65）と第2n−MOST（66）のゲートは
互いに接続され、更に、上記第2n−MOST（66）のドレイ
ンとも接続され、第３カレントミラー回路（50）が構成
されていて、そのカレントミラー比は1:1である。また
第３カレントミラー回路（50）は接地線（13）に接続さ
れている。
（８）を介して第１接続点（９）と、そして上記第1npn
トランジスタ（４）のエミッタは直接に上記第１接続点
（９）とそれぞれ接続されている。第１接続点（９）に
は、第２負荷（10）が接続され、第２負荷（10）を流れ
る電流が分流するように第３負荷（67a）および第４負
荷（67b）が接続されている。第３負荷（67a）は直接
に、また第４負荷（67b）は第８のMOSトランジスタであ
る第3n−MOST（68）を介して接地線（13）に接続されて
いる。第1n−MOST（65）と第2n−MOST（66）のゲートは
互いに接続され、更に、上記第2n−MOST（66）のドレイ
ンとも接続され、第３カレントミラー回路（50）が構成
されていて、そのカレントミラー比は1:1である。また
第３カレントミラー回路（50）は接地線（13）に接続さ
れている。
更に、定電流源（17）は高電位点（３）と第３接続点
（19）との間に接続され、インバータ回路は、その入力
端が第３接続点（19）に接続されるとともに出力端が信
号出力端（22）に接続される。上記第３接続点（19）と
接地線（13）との間に第７のMOSトランジスタである第4
n−MOST（70）が接続されている。更に第4n−MOST（7
0）のゲートは第２接続点（12）と接続されている。ま
た上記インバータ回路（69）の出力端は第3n−MOST（6
8）のゲートと接続されている。
（19）との間に接続され、インバータ回路は、その入力
端が第３接続点（19）に接続されるとともに出力端が信
号出力端（22）に接続される。上記第３接続点（19）と
接地線（13）との間に第７のMOSトランジスタである第4
n−MOST（70）が接続されている。更に第4n−MOST（7
0）のゲートは第２接続点（12）と接続されている。ま
た上記インバータ回路（69）の出力端は第3n−MOST（6
8）のゲートと接続されている。
次に、動作について説明する。
まず、初期状態として、インバータ回路（69）の出力
が“L"レベルの状態であると考えると、ゲート電圧が与
えられないため、第3n−MOST（68）は非導通状態、つま
りOFFとなる。このとき、しきい値VSHは、第２負荷（1
0）と第３負荷（67a）の抵抗をそれぞれR2、R4とすれ
ば、従来例で説明されたと同様に第７式で与えられる。
が“L"レベルの状態であると考えると、ゲート電圧が与
えられないため、第3n−MOST（68）は非導通状態、つま
りOFFとなる。このとき、しきい値VSHは、第２負荷（1
0）と第３負荷（67a）の抵抗をそれぞれR2、R4とすれ
ば、従来例で説明されたと同様に第７式で与えられる。
但し、R30＝R2＋R4 第１図の回路構成において、第１カレントミラー回路
（30）、第２カレントミラー回路（40）および第３カレ
ントミラー回路（50）のカレントミラー比が1:1である
ので、第１カレントミラー回路（30）の入力段の電流I
C1と出力段の電流I1、第２カレントミラー回路（40）の
入力段の電流IC2と出力段の電流I2、そして第３カレン
トミラー回路（50）の入力段の電流I2と出力段の電流I
D3とは等しい値となる。すなわち、先に示した第２式
と、そして第８式で示される。
（30）、第２カレントミラー回路（40）および第３カレ
ントミラー回路（50）のカレントミラー比が1:1である
ので、第１カレントミラー回路（30）の入力段の電流I
C1と出力段の電流I1、第２カレントミラー回路（40）の
入力段の電流IC2と出力段の電流I2、そして第３カレン
トミラー回路（50）の入力段の電流I2と出力段の電流I
D3とは等しい値となる。すなわち、先に示した第２式
と、そして第８式で示される。
IC2＝I2＝ID3 ……（８） 信号入力端子（７）の入力電圧VINがVSよりも低いと
きは従来の技術で説明したようにIC1＜IC2となり、第２
式、第８式の関係があるためI1＜ID3となる必要が生
じ、第4n−MOST（70）のゲート電極から電荷が抜かれて
しまう。このため上記第4n−MOST（70）のゲート電圧は
生じないので、第4n−MOST（70）はOFFとなり、第３接
続点（13）の電位はほぼ電源電圧Vccとなり、インバー
タ回路（69）に“H"レベルが入力され、インバータ回路
（69）の出力点から“L"レベルが出力される。この結果
第3n−MOST（68）はゲート電圧が与えられないためOFF
となる。従ってこの状態では、第１接続点（９）と接地
線（13）との間の抵抗値は、第２負荷（10）と第３負荷
（67a）の直列体の抵抗値R30（＝R2＋R4）になり、第１
接続点（９）に現れる電位V1Hは第１のバイポーラトラ
ンジスタ（４）のエミッタ電流と第２のバイポーラトラ
ンジスタ（６）のエミッタ電流との合成電流Ｉ（≒Ic1
＋Ic2）と上記抵抗値R30との積（Ｉ×R30）になってお
り、しきい値電圧はVSHのままである。
きは従来の技術で説明したようにIC1＜IC2となり、第２
式、第８式の関係があるためI1＜ID3となる必要が生
じ、第4n−MOST（70）のゲート電極から電荷が抜かれて
しまう。このため上記第4n−MOST（70）のゲート電圧は
生じないので、第4n−MOST（70）はOFFとなり、第３接
続点（13）の電位はほぼ電源電圧Vccとなり、インバー
タ回路（69）に“H"レベルが入力され、インバータ回路
（69）の出力点から“L"レベルが出力される。この結果
第3n−MOST（68）はゲート電圧が与えられないためOFF
となる。従ってこの状態では、第１接続点（９）と接地
線（13）との間の抵抗値は、第２負荷（10）と第３負荷
（67a）の直列体の抵抗値R30（＝R2＋R4）になり、第１
接続点（９）に現れる電位V1Hは第１のバイポーラトラ
ンジスタ（４）のエミッタ電流と第２のバイポーラトラ
ンジスタ（６）のエミッタ電流との合成電流Ｉ（≒Ic1
＋Ic2）と上記抵抗値R30との積（Ｉ×R30）になってお
り、しきい値電圧はVSHのままである。
VINが上昇して、VINがVSHに等しくなったときはIC1＝
IC2となり、第２式、第８式からI1＝ID3となる。このと
き第4n−MOST（70）のゲート電極には十分な電圧が与え
られないので第4n−MOST（70）はOFFとなり、前記VIN＜
VSHの場合と同様にインバータ回路（69）の出力点から
“L"レベルが出力される。このときも、しきい値電圧は
第７式で示されるVSHである。
IC2となり、第２式、第８式からI1＝ID3となる。このと
き第4n−MOST（70）のゲート電極には十分な電圧が与え
られないので第4n−MOST（70）はOFFとなり、前記VIN＜
VSHの場合と同様にインバータ回路（69）の出力点から
“L"レベルが出力される。このときも、しきい値電圧は
第７式で示されるVSHである。
VINが更に上昇して、VINがVSHより高くなったとき
は、IC1＞IC2となり、第２式、第８式からI1＞ID3とな
る。従って、過剰電流は第4n−MOST（70）のゲート電極
とソース電極とで構成される容量の蓄積電流として流れ
こむ。
は、IC1＞IC2となり、第２式、第８式からI1＞ID3とな
る。従って、過剰電流は第4n−MOST（70）のゲート電極
とソース電極とで構成される容量の蓄積電流として流れ
こむ。
この結果、第4n−MOST（70）のゲート電圧が動作電圧
VTHに達すると第4n−MOST（70）は導通状態、つまりON
となり、第３接続点（13）の電位はほぼ接地電位とな
り、インバータ回路（69）に“L"レベルが入力され、イ
ンバータ回路（69）の出力点から“H"レベルが出力され
る。この結果第3n−MOST（68）はゲート電圧が与えられ
ONとなる。このときの第４負荷（67b）の抵抗をR5、第3
n−MOST（68）のON抵抗をｒとすると、第１接続点
（９）から接地線（13）までの抵抗R31は第９式で示さ
れる。
VTHに達すると第4n−MOST（70）は導通状態、つまりON
となり、第３接続点（13）の電位はほぼ接地電位とな
り、インバータ回路（69）に“L"レベルが入力され、イ
ンバータ回路（69）の出力点から“H"レベルが出力され
る。この結果第3n−MOST（68）はゲート電圧が与えられ
ONとなる。このときの第４負荷（67b）の抵抗をR5、第3
n−MOST（68）のON抵抗をｒとすると、第１接続点
（９）から接地線（13）までの抵抗R31は第９式で示さ
れる。
R31＝R2＋R4（R5＋ｒ） ……（９） そして、第１接続点（９）に現れる電位V1Lは第１の
バイポーラトランジスタ（４）のエミッタ電流と第２の
バイポーラトランジスタ（６）のエミッタ電流との合成
電流Ｉ（≒Ic1＋Ic2）と上記抵抗値R31との積（Ｉ×
R31）になる。
バイポーラトランジスタ（４）のエミッタ電流と第２の
バイポーラトランジスタ（６）のエミッタ電流との合成
電流Ｉ（≒Ic1＋Ic2）と上記抵抗値R31との積（Ｉ×
R31）になる。
第９式で示されたR31と初期値R30とは第10式の関係が
ある。
ある。
R31＜R30 ……（10） よって出力が“H"レベルに変化した後のしきい値電圧
VSLは第11式で示される。
VSLは第11式で示される。
つまり、第１接続点（９）に現れる電位V1LはV1Hより
低くなり、しきい値電圧VSLもVSHより低くなる。
低くなり、しきい値電圧VSLもVSHより低くなる。
出力V0が“H"レベルの状態でVINが下降する場合、し
きい値電圧は第11式で示されるVSLであり、VIN＝VSLと
なるまでこのしきい値で保たれるが、VIN＝VSLとなる
と、I1＝ID3となり、第4n−MOST（70）のゲート電圧は
充分与えられなくなり、第4n−MOST（70）はOFFとな
り、V0は“L"レベルとなる。従って、第3n−MOST（68）
はOFFとなり、再びしきい値電圧は第７式で与えられるV
SHに上昇する。
きい値電圧は第11式で示されるVSLであり、VIN＝VSLと
なるまでこのしきい値で保たれるが、VIN＝VSLとなる
と、I1＝ID3となり、第4n−MOST（70）のゲート電圧は
充分与えられなくなり、第4n−MOST（70）はOFFとな
り、V0は“L"レベルとなる。従って、第3n−MOST（68）
はOFFとなり、再びしきい値電圧は第７式で与えられるV
SHに上昇する。
第２図は以上に説明した、この発明の一実施例につい
て、ヒステリシスの機能を付与された電圧検出回路の、
入力電圧の上昇下降に対する出力電圧の変化を示す図で
ある。
て、ヒステリシスの機能を付与された電圧検出回路の、
入力電圧の上昇下降に対する出力電圧の変化を示す図で
ある。
第２図において、実線の矢印は入力信号電圧VINが上
昇する場合の、出力信号電圧V0の変化を示しており、点
線の矢印はVINが下降する場合の、V0の変化を示してい
る。
昇する場合の、出力信号電圧V0の変化を示しており、点
線の矢印はVINが下降する場合の、V0の変化を示してい
る。
また上記の実施例では、マイクロコンピュータの電圧
検出回路について示したが、他の低電流消費で動作する
MOST出力回路を備えた回路などであってもよく、上記実
施例と同様の効果を奏する。
検出回路について示したが、他の低電流消費で動作する
MOST出力回路を備えた回路などであってもよく、上記実
施例と同様の効果を奏する。
この発明は、以下のような効果を奏するものである。
（ａ）信号入力端子に接続される２つのトランジスタを
バイポーラトランジスタ（第１及び第２のバイポーラト
ランジスタ）としてあるため、信号出力端子に出力され
る出力電圧を反転させるための基準電圧（しきい値電
圧）を精度よく決めることができる。
バイポーラトランジスタ（第１及び第２のバイポーラト
ランジスタ）としてあるため、信号出力端子に出力され
る出力電圧を反転させるための基準電圧（しきい値電
圧）を精度よく決めることができる。
（ｂ）第１及び第２のバイポーラトランジスタのエミッ
タが接続される第１接続点と第２電位点との間に接続さ
れる抵抗値を信号出力端子に現れる出力に応じて変える
ようにしたため、信号出力端子に現れる出力状態にかか
わらず、第１接続点と第２電位点との間に流れる電流値
を同じにできる。
タが接続される第１接続点と第２電位点との間に接続さ
れる抵抗値を信号出力端子に現れる出力に応じて変える
ようにしたため、信号出力端子に現れる出力状態にかか
わらず、第１接続点と第２電位点との間に流れる電流値
を同じにできる。
（ｃ）第１接続点と第２電位点との間に接続される抵抗
値を、第２負荷と直列に接続される第３負荷に対して第
４負荷を並列接続するか否かによって変える構成として
いるため、第２負荷によってヒステリシス幅（出力がＬ
からＨに変化する入力電圧VSHと出力がＨからＬに変化
する入力電圧VSLとの電圧差）を特定された狭い範囲に
設定することを可能ならしめ、かつ、第２ないし第４負
荷となる抵抗を小さなもので形成できるとともにそれら
の抵抗値を精度高く設定でき、しきい値電圧及びヒステ
リシス幅を精度高く設定できる。
値を、第２負荷と直列に接続される第３負荷に対して第
４負荷を並列接続するか否かによって変える構成として
いるため、第２負荷によってヒステリシス幅（出力がＬ
からＨに変化する入力電圧VSHと出力がＨからＬに変化
する入力電圧VSLとの電圧差）を特定された狭い範囲に
設定することを可能ならしめ、かつ、第２ないし第４負
荷となる抵抗を小さなもので形成できるとともにそれら
の抵抗値を精度高く設定でき、しきい値電圧及びヒステ
リシス幅を精度高く設定できる。
（ｄ）第１及び第２のバイポーラトランジスタに流れる
電流の差電流を取り出すための第１ないし第３のカレン
トミラー回路を構成するトランジスタをMOSトランジス
タとするとともに、この差電流に基づいて導通・非導通
動作して信号出力端子に出力を与えるためのトランジス
タもMOSトランジスタとし、しかも、信号出力端子に現
れる出力に応じて第３負荷に対して第４負荷を並列接続
するか否かを行うスイッチング用のトランジスタもMOS
トランジスタとしたため、これらMOSトランジスタの動
作を低電流で行えて全体としての低消費電流化を図れ、
特に、第３負荷に対して第４負荷を並列接続するか否か
を行うトランジスタをMOSトランジスタとしているた
め、このMOSトランジスタを低消費電流で明確な導通、
非導通状態を制御でき、導通状態においてこのMOSトラ
ンジスタに流れる電流を小さくできるとともに、MOSト
ランジスタにて構成された第１ないし第３のカレントミ
ラー回路を動作させる電流も小さくできるため、第１接
続点と第２電位点との間に流れる電流値を第１及び第２
のバイポーラトランジスタを動作できる範囲内で非常に
小さな値にできる。
電流の差電流を取り出すための第１ないし第３のカレン
トミラー回路を構成するトランジスタをMOSトランジス
タとするとともに、この差電流に基づいて導通・非導通
動作して信号出力端子に出力を与えるためのトランジス
タもMOSトランジスタとし、しかも、信号出力端子に現
れる出力に応じて第３負荷に対して第４負荷を並列接続
するか否かを行うスイッチング用のトランジスタもMOS
トランジスタとしたため、これらMOSトランジスタの動
作を低電流で行えて全体としての低消費電流化を図れ、
特に、第３負荷に対して第４負荷を並列接続するか否か
を行うトランジスタをMOSトランジスタとしているた
め、このMOSトランジスタを低消費電流で明確な導通、
非導通状態を制御でき、導通状態においてこのMOSトラ
ンジスタに流れる電流を小さくできるとともに、MOSト
ランジスタにて構成された第１ないし第３のカレントミ
ラー回路を動作させる電流も小さくできるため、第１接
続点と第２電位点との間に流れる電流値を第１及び第２
のバイポーラトランジスタを動作できる範囲内で非常に
小さな値にできる。
（ｅ）第８のMOSトランジスタを、第４の負荷素子の他
端と第２の電位点との間に接続しているため、第８のMO
Sトランジスタがオンするときのゲート電極に与える電
圧を精度よく決められ、その結果、第８のMOSトランジ
スタのオン抵抗を精度よく設定できるため、ヒステリシ
ス幅を精度高く設定できる。
端と第２の電位点との間に接続しているため、第８のMO
Sトランジスタがオンするときのゲート電極に与える電
圧を精度よく決められ、その結果、第８のMOSトランジ
スタのオン抵抗を精度よく設定できるため、ヒステリシ
ス幅を精度高く設定できる。
これら（ａ）ないし（ｅ）に示した効果を有すること
により、結果として、回路の各枝を流れる電流を微小電
流にして低消費電流化を図れた上で、入力信号に対して
出力信号に、精度高く設定されるヒステリシス幅を有し
たヒステリシス特性が得られるという効果を有するもの
である。
により、結果として、回路の各枝を流れる電流を微小電
流にして低消費電流化を図れた上で、入力信号に対して
出力信号に、精度高く設定されるヒステリシス幅を有し
たヒステリシス特性が得られるという効果を有するもの
である。
第１図はこの発明の一実施例による電圧検出回路の回路
図、第２図はこの発明の一実施例による電圧検出回路の
出力信号のヒステリシスを示す図、第３図は従来の電圧
検出回路の回路図、第４図は従来の電圧検出回路の出力
信号のヒステリシスを示す図である。 図において、（３）は第１電位点、（４）は第１トラン
ジスタ、（６）は第２トランジスタ、（８）は第１負
荷、（13）は第２電位点、（17）は定電流源、（22）は
信号出力端子、（30）または（40）は第１カレントミラ
ー回路、（40）または（30）は第２カレントミラー回
路、（50）は第３カレントミラー回路、（67a）および
（67b）は負荷、（68）は電界効果トランジスタ、（6
9）はインバータ回路、（70）は電界効果トランジスタ
を示す。 なお、各図中、同一符号は同一、又は相当部分を示す。
図、第２図はこの発明の一実施例による電圧検出回路の
出力信号のヒステリシスを示す図、第３図は従来の電圧
検出回路の回路図、第４図は従来の電圧検出回路の出力
信号のヒステリシスを示す図である。 図において、（３）は第１電位点、（４）は第１トラン
ジスタ、（６）は第２トランジスタ、（８）は第１負
荷、（13）は第２電位点、（17）は定電流源、（22）は
信号出力端子、（30）または（40）は第１カレントミラ
ー回路、（40）または（30）は第２カレントミラー回
路、（50）は第３カレントミラー回路、（67a）および
（67b）は負荷、（68）は電界効果トランジスタ、（6
9）はインバータ回路、（70）は電界効果トランジスタ
を示す。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】ベース電極が信号入力端子に接続され、エ
ミッタ電極が第１の接続点に接続される第１のバイポー
ラトランジスタ、 ベース電極が上記信号入力端子に接続され、エミッタ電
極が第１の負荷素子を介して上記第１の接続点に接続さ
れ、上記第１のバイポーラトランジスタに対してエミッ
タ面積比が1:n（ｎ＞１）である、上記第１のバイポー
ラトランジスタと同じ導電型の第２のバイポーラトラン
ジスタ、 ソース電極が第１の電位点に接続され、ドレイン電極及
びゲート電極が共通接続されて上記第１のバイポーラト
ランジスタのコレクタ電極に接続される第１のMOSトラ
ンジスタと、ソース電極が上記第１の電位点に接続さ
れ、ドレイン電極が第２の接続点に接続され、ゲート電
極が上記第１のMOSトランジスタのゲート電極に接続さ
れる、上記第１のMOSトランジスタと同じ導電型の第２
のMOSトランジスタとを有する第１のカレントミラー回
路、 ソース電極が上記第１の電位点に接続され、ドレイン電
極及びゲート電極が共通接続されて上記第２のバイポー
ラトランジスタのコレクタ電極に接続される、上記第１
のMOSトランジスタと同じ導電型の第３のMOSトランジス
タと、ソース電極が上記第１の電位点に接続され、ゲー
ト電極が上記第３のMOSトランジスタのゲート電極に接
続される、上記第１のMOSトランジスタと同じ導電型の
第４のMOSトランジスタとを有する第２のカレントミラ
ー回路、 ソース電極が第２の電位点に接続され、ドレイン電極及
びゲート電極が共通接続されて上記第２のカレントミラ
ー回路の第４のMOSトランジスタのドレイン電極に接続
される、上記第１のMOSトランジスタと逆の導電型の第
５のMOSトランジスタと、ソース電極が上記第２の電位
点に接続され、ドレイン電極が上記第１のカレントミラ
ー回路の第２のMOSトランジスタのドレイン電極に接続
され、ゲート電極が上記第５のMOSトランジスタのゲー
ト電極に接続される、上記第１のMOSトランジスタと逆
の導電型の第６のMOSトランジスタとを有する第３のカ
レントミラー回路、 一端が上記第１の接続点に接続される第２の負荷素子、 一端がこの第２の負荷素子の他端に接続され、他端が上
記第２の電位点に接続される第３の負荷素子、 一端がこの第３の負荷素子の一端に接続される第４の負
荷素子、 上記第１の電位点と第３の接続点に接続される電流源、 ソース電極が上記第２の電位点に接続され、ドレイン電
極が上記第３の接続点に接続され、ゲート電極が上記第
２の接続点に接続される、上記第１のMOSトランジスタ
と逆の導電型の第７のMOSトランジスタ、 入力端が上記第３の接続点に接続され、出力端が信号出
力端子に接続されるインバータ回路、 ソース電極が上記第２の電位点に接続され、ドレイン電
極が上記第４の負荷素子の他端に接続され、ゲート電極
が上記インバータ回路の出力端に接続される、上記第１
のMOSトランジスタと逆の導電型の第８のMOSトランジス
タを備えた電圧検出回路。 - 【請求項２】第１の電位点は高電位点であるとともに、
第２の電位点は低電位点であり、 第１及び第２のバイポーラトランジスタはnpn型バイポ
ーラトランジスタであり、 第１ないし第４のMOSトランジスタはＰチャネル型MOSト
ランジスタであり、 第５ないし第８のMOSトランジスタはＮチャネル型MOSト
ランジスタであることを特徴とする請求項１記載の電圧
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203093A JP2645596B2 (ja) | 1989-08-05 | 1989-08-05 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203093A JP2645596B2 (ja) | 1989-08-05 | 1989-08-05 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366218A JPH0366218A (ja) | 1991-03-20 |
| JP2645596B2 true JP2645596B2 (ja) | 1997-08-25 |
Family
ID=16468260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203093A Expired - Fee Related JP2645596B2 (ja) | 1989-08-05 | 1989-08-05 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645596B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS61276413A (ja) * | 1985-05-30 | 1986-12-06 | Mitsubishi Electric Corp | 電圧検出回路 |
-
1989
- 1989-08-05 JP JP1203093A patent/JP2645596B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0366218A (ja) | 1991-03-20 |
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