JPH0666648B2 - ヒステリシスコンパレ−タ - Google Patents
ヒステリシスコンパレ−タInfo
- Publication number
- JPH0666648B2 JPH0666648B2 JP60105135A JP10513585A JPH0666648B2 JP H0666648 B2 JPH0666648 B2 JP H0666648B2 JP 60105135 A JP60105135 A JP 60105135A JP 10513585 A JP10513585 A JP 10513585A JP H0666648 B2 JPH0666648 B2 JP H0666648B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- hysteresis
- input
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、差動入力の波形整形機能を有するヒステリシ
スコンパレータに関する。
スコンパレータに関する。
従来の技術 普通例えば、モータ制御系のように、ホール素子等によ
る位置信号処理手段に使われる差動入力のヒステリシス
付きコンパレータは、差動入力電圧レベルが100mV前後
の値であるため、ヒステリシス電圧幅も、10〜50mVと小
さい。
る位置信号処理手段に使われる差動入力のヒステリシス
付きコンパレータは、差動入力電圧レベルが100mV前後
の値であるため、ヒステリシス電圧幅も、10〜50mVと小
さい。
このような小さいヒステリシス電圧幅を設定するには、
差動対トランジスタのエミッタ面積比、電流密度比によ
る差動増幅段のベースエミッタ間電圧の差をヒステリシ
ス電圧幅として設定する場合が多い。
差動対トランジスタのエミッタ面積比、電流密度比によ
る差動増幅段のベースエミッタ間電圧の差をヒステリシ
ス電圧幅として設定する場合が多い。
第２図は従来の代表的なヒステリシスコンパレータの回
路図であり、その回路動作の概略を以下説明する。トラ
ンジスタQ1,Q2,Q3のエミッタ面積比をＳE1;SE2;SE3＝1;
1;nとする。差動入力の各電圧V1,V2がV2＞V1の場合、ト
ランジスタQ1がオン，トランジスタQ2,Q3がオフとなる
ので、電流ミラー対トランジスタQ4,Q5を介し、トラン
ジスタQ6はオフ、ダイオードＤはオン状態となり、V2が
小さくなる場合には、コレクタ電流ＩC3＋ＩC2＝ＩC1の
時、トランジスタQ6がオンに変化する。逆に電圧V2＜V1
の場合、トランジスタQ6はオン，ダイオードＤはオフ状
態で、V2が大きくなる場合、コレクタ電流ＩC2＝ＩC1の
時に、トランジスタQ6がオフとなり、出力が切換わる。
路図であり、その回路動作の概略を以下説明する。トラ
ンジスタQ1,Q2,Q3のエミッタ面積比をＳE1;SE2;SE3＝1;
1;nとする。差動入力の各電圧V1,V2がV2＞V1の場合、ト
ランジスタQ1がオン，トランジスタQ2,Q3がオフとなる
ので、電流ミラー対トランジスタQ4,Q5を介し、トラン
ジスタQ6はオフ、ダイオードＤはオン状態となり、V2が
小さくなる場合には、コレクタ電流ＩC3＋ＩC2＝ＩC1の
時、トランジスタQ6がオンに変化する。逆に電圧V2＜V1
の場合、トランジスタQ6はオン，ダイオードＤはオフ状
態で、V2が大きくなる場合、コレクタ電流ＩC2＝ＩC1の
時に、トランジスタQ6がオフとなり、出力が切換わる。
したがって、ヒステリシス電圧幅ＶＨは、トランジスタ
Q2とトランジスタQ3,Q2（ただし、Q3＋Q2）とのエミッ
タ面積比で決定され、（１）式の通りに表わされる。
Q2とトランジスタQ3,Q2（ただし、Q3＋Q2）とのエミッ
タ面積比で決定され、（１）式の通りに表わされる。
（ただし、q;電子電荷 k;ボルツマル定数 T;温度） 例えばｎ＝１とすると、（１）式から、室温時に、約18
mVのヒステリシス電圧幅を設定することができる。
mVのヒステリシス電圧幅を設定することができる。
発明が解決しようとする問題点 ところが、第２図に示される様なヒステリシスコンパレ
ータの場合、ヒステリシス電圧幅が、（１）式でも明ら
かな通り，温度係数を持っている。このような従来のヒ
ステリシスコンパレータをモータ制御装置に応用する場
合、発熱の大きいパワートランジスタとヒステリシスコ
ンパレータを同一チップ上に集積化することもあり、保
証すべき温度範囲も広く、ホール素子のような信号源か
らの微小な入力信号を検出する時、閾値電圧が交流的な
ゼロ点から外れると、入力信号の尖頭部付近の波形なま
りの影響と、入力信号に重畳するノイズの影響で、コン
パレータの動作するタイミングが入力信号に対して前後
し、波形整形動作が不安定になるという問題点があっ
た。
ータの場合、ヒステリシス電圧幅が、（１）式でも明ら
かな通り，温度係数を持っている。このような従来のヒ
ステリシスコンパレータをモータ制御装置に応用する場
合、発熱の大きいパワートランジスタとヒステリシスコ
ンパレータを同一チップ上に集積化することもあり、保
証すべき温度範囲も広く、ホール素子のような信号源か
らの微小な入力信号を検出する時、閾値電圧が交流的な
ゼロ点から外れると、入力信号の尖頭部付近の波形なま
りの影響と、入力信号に重畳するノイズの影響で、コン
パレータの動作するタイミングが入力信号に対して前後
し、波形整形動作が不安定になるという問題点があっ
た。
また、第２図に示される様なヒステリシスコンパレータ
の場合、差動入力条件がV1＜V2の場合とV1＞V2の場合と
で、同じ電圧差におけるトランジスタQ1側と同Q2,Q3側
とのベース電流値が（ｎ＋１）倍違うため、ホール素子
のように内部インピーダンスの高い信号源から信号を入
力する場合、元々、差動入力に対してある程度の対称性
を意図しているものが、ベース電流による信号源内部の
電圧降下がヒステリシス特性の非対称性をさらに拡大す
るという欠点も有していた。
の場合、差動入力条件がV1＜V2の場合とV1＞V2の場合と
で、同じ電圧差におけるトランジスタQ1側と同Q2,Q3側
とのベース電流値が（ｎ＋１）倍違うため、ホール素子
のように内部インピーダンスの高い信号源から信号を入
力する場合、元々、差動入力に対してある程度の対称性
を意図しているものが、ベース電流による信号源内部の
電圧降下がヒステリシス特性の非対称性をさらに拡大す
るという欠点も有していた。
本発明はこのような問題点を排除すべくなされたもの
で、入力電流のバランスを保ちながら、微小な差動入力
信号でも確実な波形整形動作を実現するヒステリシスコ
ンパレータを提供するものである。
で、入力電流のバランスを保ちながら、微小な差動入力
信号でも確実な波形整形動作を実現するヒステリシスコ
ンパレータを提供するものである。
問題点を解決するための手段 本発明は、要約するに、両コレクタ間が電流ミラー対で
結合されると共に、両ベース間に差動入力が入力される
トランジスタ対で構成された差動増幅器と、前記トラン
ジスタ対の両エミッタ間に接続された抵抗と、前記トラ
ンジスタ対の各エミッタに個別に接続されると共に、定
電流を発生する1,第２の電流源と、前記第1,第２の電流
源のうち一方と並列接続された第３の電流源とを備え、
前記第３の電流源が前記差動増幅器の出力信号でスイッ
チング制御されることを特徴とするヒステリシスコンパ
レータである。
結合されると共に、両ベース間に差動入力が入力される
トランジスタ対で構成された差動増幅器と、前記トラン
ジスタ対の両エミッタ間に接続された抵抗と、前記トラ
ンジスタ対の各エミッタに個別に接続されると共に、定
電流を発生する1,第２の電流源と、前記第1,第２の電流
源のうち一方と並列接続された第３の電流源とを備え、
前記第３の電流源が前記差動増幅器の出力信号でスイッ
チング制御されることを特徴とするヒステリシスコンパ
レータである。
作 用 本発明によると、トランジスタ対の両コレクタ間が電流
ミラー対で結合されているから、差動入力が変化する場
合、トランジスタ対の両コレクタ電流並びに両ベース電
流がバランスする時点で出力状態が反転する。従って、
例え、第1,第２の電流源の電流値がバランスしていなく
ても、ヒステリシス幅が第３の電流源I03の電流値と抵
抗R1との関係で定まり、第1,第２の電流源の電流値I01,
I02の設定で、ヒステリシス幅を変動させずにオフセッ
ト電圧を可変することができるだけでなく、両ベース電
流がバランスした時に出力状態が切り換わるから、差動
入力に対する閾値電圧が信号源インピーダンスの電圧降
下の影響で変動しなくなる。
ミラー対で結合されているから、差動入力が変化する場
合、トランジスタ対の両コレクタ電流並びに両ベース電
流がバランスする時点で出力状態が反転する。従って、
例え、第1,第２の電流源の電流値がバランスしていなく
ても、ヒステリシス幅が第３の電流源I03の電流値と抵
抗R1との関係で定まり、第1,第２の電流源の電流値I01,
I02の設定で、ヒステリシス幅を変動させずにオフセッ
ト電圧を可変することができるだけでなく、両ベース電
流がバランスした時に出力状態が切り換わるから、差動
入力に対する閾値電圧が信号源インピーダンスの電圧降
下の影響で変動しなくなる。
また、本発明のヒステリシス幅は、単一の電流源（第３
の電流源）の電流値と抵抗との関係で単純に定まり、パ
ラメータが２つであることから、回路定数の設定が容易
になるというだけでなく、バラツキ要因となるパラメー
タ数が少ないことから、ヒステリシス幅のバラツキが小
さくなる。
の電流源）の電流値と抵抗との関係で単純に定まり、パ
ラメータが２つであることから、回路定数の設定が容易
になるというだけでなく、バラツキ要因となるパラメー
タ数が少ないことから、ヒステリシス幅のバラツキが小
さくなる。
更に、通常の差動増幅器のように第1,第２の電流源の電
流値をバランスさせれば、第３の電流源がオフ状態から
オン状態に切り換わる時の差動入力の閾値電圧が交流的
にゼロとなるから、差動入力信号がゼロ点をクロスする
時の一方のエッジで出力状態を切り換えるように反転動
作し、ホール素子のような信号源からの小さい入力信号
（数十mV）であっても、ゼロクロスで動作する確実な波
形整形が可能となる。
流値をバランスさせれば、第３の電流源がオフ状態から
オン状態に切り換わる時の差動入力の閾値電圧が交流的
にゼロとなるから、差動入力信号がゼロ点をクロスする
時の一方のエッジで出力状態を切り換えるように反転動
作し、ホール素子のような信号源からの小さい入力信号
（数十mV）であっても、ゼロクロスで動作する確実な波
形整形が可能となる。
実施例 第１図に本発明の一実施例によるヒステリシスコンパレ
ータの回路構成を示す。
ータの回路構成を示す。
第１図において、Q11〜Q19はトランジスタ、R1は抵抗、
I01,I02は電流源、ＶＯは出力端子、ＶCCは電源端子で
ある。
I01,I02は電流源、ＶＯは出力端子、ＶCCは電源端子で
ある。
そして、ヒステリシスコンパレータの差動増幅器は、両
エミッタが抵抗R1で共通接続され、両コレクタが電流ミ
ラー対（トランジスタQ18,Q19）で結合されたトランジ
スタ対（Q11,Q12）がそれを成し、トランジスタ対
（Q11,Q12）の両ベースから差動入力（V1−V2）を入力
すると、差動増幅器は入力信号の増幅を行い、出力信号
はトランジスタQ13とQ14を介して、トランジスタQ14の
コレクタに接続された出力端子ＶＯより出力される。
エミッタが抵抗R1で共通接続され、両コレクタが電流ミ
ラー対（トランジスタQ18,Q19）で結合されたトランジ
スタ対（Q11,Q12）がそれを成し、トランジスタ対
（Q11,Q12）の両ベースから差動入力（V1−V2）を入力
すると、差動増幅器は入力信号の増幅を行い、出力信号
はトランジスタQ13とQ14を介して、トランジスタQ14の
コレクタに接続された出力端子ＶＯより出力される。
トランジスタ対（Q11,Q12）の各エミッタに個別に接続
された電流源I01,I02は、定電流を発生し、差動増幅器
の動作電流を設定するものである。
された電流源I01,I02は、定電流を発生し、差動増幅器
の動作電流を設定するものである。
所定の電流をミラー反転する電流ミラー回路Q16,Q
17は、第３の電流源を成し、差動増幅器の出力用トラン
ジスタQ14と並列動作するトランジスタQ15のコレクタで
スイッチング制御される。そして、スイッチング制御さ
れた出力電流は、トランジスタQ17のコレクタからトラ
ンジスタQ11のエミッタに供給される。
17は、第３の電流源を成し、差動増幅器の出力用トラン
ジスタQ14と並列動作するトランジスタQ15のコレクタで
スイッチング制御される。そして、スイッチング制御さ
れた出力電流は、トランジスタQ17のコレクタからトラ
ンジスタQ11のエミッタに供給される。
実施例は、以上のように構成される。
以下、回路動作を説明する。第１図の回路は、トランジ
スタ対Q11とQ12のコレクタが電流ミラー対Q18,Q19で結
合されているため、差動入力が変化する場合、トランジ
スタQ11とQ12のコレクタ電流並びにベース電流がバラン
スする時点で、出力状態を反転する切換え動作を行う。
従って、出力状態を切り換える時点の両入力電流は、信
号源にバランス良く与えられ、信号源インピーダンスが
大きい時、信号源インピーダンスの電圧降下によって、
差動増幅器に直流入力電位がバランス良く低下するが、
差動入力信号の交流成分は殆ど低下しない。
スタ対Q11とQ12のコレクタが電流ミラー対Q18,Q19で結
合されているため、差動入力が変化する場合、トランジ
スタQ11とQ12のコレクタ電流並びにベース電流がバラン
スする時点で、出力状態を反転する切換え動作を行う。
従って、出力状態を切り換える時点の両入力電流は、信
号源にバランス良く与えられ、信号源インピーダンスが
大きい時、信号源インピーダンスの電圧降下によって、
差動増幅器に直流入力電位がバランス良く低下するが、
差動入力信号の交流成分は殆ど低下しない。
次に、ヒステリシス幅ＶＨについて詳しく説明する。差
動入力条件が、V1＞V2の時、トランジスタQ13,Q14,Q15
はオフで、トランジスタQ16,Q17で構成される電流ミラ
ー対による電流源Ｉφ３はオンである。したがって、V1
が小さくなって、トランジスタQ13,Q14,Q15がオンする
のは、差動対トランジスタQ11,Q12のコレクタ電流が、
ほぼ等しくなった時なので、その電流値は（Ｉφ１＋Ｉ
φ２＋Ｉφ３）／２にほぼ等しい。
動入力条件が、V1＞V2の時、トランジスタQ13,Q14,Q15
はオフで、トランジスタQ16,Q17で構成される電流ミラ
ー対による電流源Ｉφ３はオンである。したがって、V1
が小さくなって、トランジスタQ13,Q14,Q15がオンする
のは、差動対トランジスタQ11,Q12のコレクタ電流が、
ほぼ等しくなった時なので、その電流値は（Ｉφ１＋Ｉ
φ２＋Ｉφ３）／２にほぼ等しい。
したがって、抵抗R1には、（Ｉφ１＋Ｉφ３−Ｉφ２）
／２の電流が流れており、両エミッタ間に（Ｉφ１＋Ｉ
φ３−Ｉφ２）・R1／２に等しいオフセット（電位差）
がついたことになる。逆に、差動入力条件が、V2＞V1の
時、トランジスタQ13,Q14,Q15はオンで、電流源Ｉφ３
はオフである。したがって、V1は大きくなって出力が切
換わるのは、トランジスタ対Q11,Q12のコレクタ電流
が、ほぼ等しくなった時、つまり（Ｉφ１＋Ｉφ２）／
２にほぼ等しく、抵抗R1に（Ｉφ１−Ｉφ２）／２の電
流が流れている時である。このとき、トランジスタQ11,
Q12の両エミッタ間に、（I01−I02）R1／２のオフセッ
トがついた状態となり、このオフセットと前述のオフセ
ットとの差がヒステリシス幅ＶＨとなる。つまり、ヒス
テリシス幅ＶＨは下記の（２）式となる。
／２の電流が流れており、両エミッタ間に（Ｉφ１＋Ｉ
φ３−Ｉφ２）・R1／２に等しいオフセット（電位差）
がついたことになる。逆に、差動入力条件が、V2＞V1の
時、トランジスタQ13,Q14,Q15はオンで、電流源Ｉφ３
はオフである。したがって、V1は大きくなって出力が切
換わるのは、トランジスタ対Q11,Q12のコレクタ電流
が、ほぼ等しくなった時、つまり（Ｉφ１＋Ｉφ２）／
２にほぼ等しく、抵抗R1に（Ｉφ１−Ｉφ２）／２の電
流が流れている時である。このとき、トランジスタQ11,
Q12の両エミッタ間に、（I01−I02）R1／２のオフセッ
トがついた状態となり、このオフセットと前述のオフセ
ットとの差がヒステリシス幅ＶＨとなる。つまり、ヒス
テリシス幅ＶＨは下記の（２）式となる。
（２）式でも明らかな通り、ヒステリシス幅ＶＨは、電
流源I03の電流値と抵抗R1との関係のみで決定され、従
来例のようにトランジスタの電気的特性が関与しないか
ら、ヒステリシス幅ＶＨが温度によって変化しない。ま
た、電流源I01及びI02の電流レベルの設定で、ヒステリ
シス幅を変動させずにオフセット電圧を可変することが
できる。更に、前述したように、ベース入力電流による
信号源インピーダンスの電圧降下が差動入力信号に対す
るオフセット要因とならないから、ホール素子のように
信号源インピーダンスが高く、且つ信号レベルの小さい
信号源に接続しても、差動入力に対する閾値電圧の設定
が容易になる。
流源I03の電流値と抵抗R1との関係のみで決定され、従
来例のようにトランジスタの電気的特性が関与しないか
ら、ヒステリシス幅ＶＨが温度によって変化しない。ま
た、電流源I01及びI02の電流レベルの設定で、ヒステリ
シス幅を変動させずにオフセット電圧を可変することが
できる。更に、前述したように、ベース入力電流による
信号源インピーダンスの電圧降下が差動入力信号に対す
るオフセット要因とならないから、ホール素子のように
信号源インピーダンスが高く、且つ信号レベルの小さい
信号源に接続しても、差動入力に対する閾値電圧の設定
が容易になる。
そして、通常の差動増幅器のように、第１の電流源I01
の電流値と、第２の電流源I02の電流値とをバランスさ
せれば、トランジスタQ17（第３の電流源）がオフ状態
からオン状態に切り換わる時、差動入力の閾値電圧が交
流的にゼロとなるから、差動入力信号の一方のエッジで
ゼロ点をクロスする時に切換え動作し、信号レベルの小
さい入力信号であっても、波形整形の動作を正確にする
ことが可能になる。
の電流値と、第２の電流源I02の電流値とをバランスさ
せれば、トランジスタQ17（第３の電流源）がオフ状態
からオン状態に切り換わる時、差動入力の閾値電圧が交
流的にゼロとなるから、差動入力信号の一方のエッジで
ゼロ点をクロスする時に切換え動作し、信号レベルの小
さい入力信号であっても、波形整形の動作を正確にする
ことが可能になる。
なお、本発明のヒステリシス幅は、抵抗R1の温度係数の
選択によって、任意の温度特性を持たせるが可能になる
利点もある。
選択によって、任意の温度特性を持たせるが可能になる
利点もある。
発明の効果 以上、説明したように、本発明のヒステリシスコンパレ
ータは、通常の差動増幅器のように第1,第２の電流源で
バランスさせれば、差動入力のゼロクロス点で切換え動
作させることができ、小さな入力信号でも正確な波形整
形の動作が可能になる。
ータは、通常の差動増幅器のように第1,第２の電流源で
バランスさせれば、差動入力のゼロクロス点で切換え動
作させることができ、小さな入力信号でも正確な波形整
形の動作が可能になる。
また、第1,第２の電流源の電流値の設定で、ヒステリシ
ス幅を変動させずにオフセット電圧を可変することがで
きるだけでなく、ヒステリシス幅が単一の電流源の電流
値と抵抗との関係で定まり、バラツキを少なくすると共
に、回路設計を容易にできるという格別の効果を奏す
る。
ス幅を変動させずにオフセット電圧を可変することがで
きるだけでなく、ヒステリシス幅が単一の電流源の電流
値と抵抗との関係で定まり、バラツキを少なくすると共
に、回路設計を容易にできるという格別の効果を奏す
る。
第１図は本発明の一実施例によるヒステリシスコンパレ
ータの回路構成図、第２図は、従来例によるヒステリシ
スコンパレータの回路構成図である。 Q11〜Q19……トランジスタ、R1……抵抗。
ータの回路構成図、第２図は、従来例によるヒステリシ
スコンパレータの回路構成図である。 Q11〜Q19……トランジスタ、R1……抵抗。
Claims (1)
- 【請求項１】両コレクタ間が電流ミラー対で結合される
と共に、両ベース間に差動入力が入力されるトランジス
タ対で構成された差動増幅器と、 前記トランジスタ対の両エミッタ間に接続された抵抗
と、 前記トランジスタ対の各エミッタに個別に接続されると
共に、定電流を発生する第1,第２の電流源と、 前記第1,第２の電流源のうち一方と並列接続された第３
の電流源とを備え、 前記第３の電流源が前記差動増幅器の出力信号でスイッ
チング制御されることを特徴とするヒステリシスコンパ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105135A JPH0666648B2 (ja) | 1985-05-17 | 1985-05-17 | ヒステリシスコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105135A JPH0666648B2 (ja) | 1985-05-17 | 1985-05-17 | ヒステリシスコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263305A JPS61263305A (ja) | 1986-11-21 |
| JPH0666648B2 true JPH0666648B2 (ja) | 1994-08-24 |
Family
ID=14399306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105135A Expired - Lifetime JPH0666648B2 (ja) | 1985-05-17 | 1985-05-17 | ヒステリシスコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666648B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136712A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 差動比較回路 |
| JPH0736506B2 (ja) * | 1987-04-22 | 1995-04-19 | 日本電気株式会社 | 電圧比較器 |
| JPH084217B2 (ja) * | 1987-05-28 | 1996-01-17 | 松下電器産業株式会社 | ヒステリシスコンパレ−タ |
| JP3737058B2 (ja) | 2002-03-12 | 2006-01-18 | 沖電気工業株式会社 | アナログ加減算回路、主増幅器、レベル識別回路、光受信回路、光送信回路、自動利得制御増幅回路、自動周波数特性補償増幅回路、及び発光制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335465A (en) * | 1976-09-14 | 1978-04-01 | Sony Corp | Differential input type trigger circuit |
| JPS57170621A (en) * | 1981-04-10 | 1982-10-20 | Mitsubishi Electric Corp | Comparing circuit |
-
1985
- 1985-05-17 JP JP60105135A patent/JPH0666648B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61263305A (ja) | 1986-11-21 |
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