JPH084217B2 - ヒステリシスコンパレ−タ - Google Patents
ヒステリシスコンパレ−タInfo
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- JPH084217B2 JPH084217B2 JP62132473A JP13247387A JPH084217B2 JP H084217 B2 JPH084217 B2 JP H084217B2 JP 62132473 A JP62132473 A JP 62132473A JP 13247387 A JP13247387 A JP 13247387A JP H084217 B2 JPH084217 B2 JP H084217B2
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- transistor
- hysteresis
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、差動入力の波形整形に好適なヒステリシス
コンパレータに関する。
コンパレータに関する。
従来の技術 たとえば、モータ制御回路のホール素子等による位置
信号処理等に使われる差動入力のヒステリシス付きコン
パレータは、差動入力電圧レベルが、せいぜい、100mV
前後の値であるため、ノイズの影響を除く等の理由で使
用されるヒステリシス付きコンパレータのヒステリシス
幅が10〜50mV程度である。
信号処理等に使われる差動入力のヒステリシス付きコン
パレータは、差動入力電圧レベルが、せいぜい、100mV
前後の値であるため、ノイズの影響を除く等の理由で使
用されるヒステリシス付きコンパレータのヒステリシス
幅が10〜50mV程度である。
従来、このように小さなヒステリシス電圧幅を設定す
るためには、第２図に示す回路のように、エミッタ面積
比による差動増幅段のベース−エミッタ間電圧の差を用
いてヒステリシス電圧幅を設定する場合が多い。すなわ
ち、第２図を用いて、従来例の回路動作を説明すると、
トランジスタQ1,Q2,Q3のエミッタ面積比がそれぞれ1:1:
n（ただし、ｎ≧１）として、各入力電圧V1,V2がV2＞V1
のときには、トランジスタQ6はオフ状態であり、同時に
ダイオードＤはオン状態である。そして、一方の入力電
圧V2を徐々に小さくしていくと、トランジスタQ1,Q2,Q3
の各コレクタ電流IC1,IC2,IC3がIC3＋IC2＝IC1となると
ころでトランジスタQ6がオン状態になり、出力V0が反転
する。一方、V2＜V1のときには、トランジスタQ6がオン
状態で、ダイオードＤがオフ状態である。この状態か
ら、徐々にV2を大きくしていくと、コレクタ電流がIC2
＝IC1となるところで、トランジスタQ6がオフ状態にな
り出力が反転する。
るためには、第２図に示す回路のように、エミッタ面積
比による差動増幅段のベース−エミッタ間電圧の差を用
いてヒステリシス電圧幅を設定する場合が多い。すなわ
ち、第２図を用いて、従来例の回路動作を説明すると、
トランジスタQ1,Q2,Q3のエミッタ面積比がそれぞれ1:1:
n（ただし、ｎ≧１）として、各入力電圧V1,V2がV2＞V1
のときには、トランジスタQ6はオフ状態であり、同時に
ダイオードＤはオン状態である。そして、一方の入力電
圧V2を徐々に小さくしていくと、トランジスタQ1,Q2,Q3
の各コレクタ電流IC1,IC2,IC3がIC3＋IC2＝IC1となると
ころでトランジスタQ6がオン状態になり、出力V0が反転
する。一方、V2＜V1のときには、トランジスタQ6がオン
状態で、ダイオードＤがオフ状態である。この状態か
ら、徐々にV2を大きくしていくと、コレクタ電流がIC2
＝IC1となるところで、トランジスタQ6がオフ状態にな
り出力が反転する。
すなわち、第２図のコンパレータのヒステリシス幅VH
は、トランジスタQ2のエミッタ面積とトランジスタQ2,Q
3の各エミッタ面積の和との面積比で決定される。定式
は以下の通りである。
は、トランジスタQ2のエミッタ面積とトランジスタQ2,Q
3の各エミッタ面積の和との面積比で決定される。定式
は以下の通りである。
（q:電子の電荷 k:ボルツマン定数 T:温度） 例えば、ｎ＝１にすれば、室温でヒステリシス幅VHを
約18mVに設定することができる。
約18mVに設定することができる。
発明が解決しようとする問題点 ところが、第２図に示されるようなヒステリシス付き
コンパレータでは、（１）式で示されるように、ヒステ
リシス幅に温度依存性があり、応用範囲や回路設計余裕
を著しく狭くする。特に、モータ制御に応用する場合
等、パワートランジスタと同一チップ上に構成する場合
もあり、入力信号が微小な時には変動が大きい。
コンパレータでは、（１）式で示されるように、ヒステ
リシス幅に温度依存性があり、応用範囲や回路設計余裕
を著しく狭くする。特に、モータ制御に応用する場合
等、パワートランジスタと同一チップ上に構成する場合
もあり、入力信号が微小な時には変動が大きい。
また、第２図のようなヒステリシスコンパレータで
は、V1＜V2の場合とV1＞V2の場合とで、同じ電位差にお
けるトランジスタQ1側とトランジスタQ2側との各ベース
電流の値が（ｎ＋１）倍違うため、差動入力の信号源イ
ンピーダンスが充分低くない場合には、差動入力の変動
を起こすことがある。これは、例えば、モータ制御装置
等に応用した場合で、かつ、ヒステリシスコンパレータ
以外の回路素子にその差動入力信号を併用する際に、問
題となることがある。
は、V1＜V2の場合とV1＞V2の場合とで、同じ電位差にお
けるトランジスタQ1側とトランジスタQ2側との各ベース
電流の値が（ｎ＋１）倍違うため、差動入力の信号源イ
ンピーダンスが充分低くない場合には、差動入力の変動
を起こすことがある。これは、例えば、モータ制御装置
等に応用した場合で、かつ、ヒステリシスコンパレータ
以外の回路素子にその差動入力信号を併用する際に、問
題となることがある。
問題点を解決するための手段 本発明は、前記問題を解決するために、エミッタ間に
抵抗（Ｒ）を接続し差動増幅回路を構成する一導電型の
第1,第２のトランジスタ（Q1,Q2）と、前記第１のトラ
ンジスタのエミッタに接続された第１の電流源（I01）
と、前記第２のトランジスタのエミッタに接続された第
２の電流源（I02）と、前記差動増幅回路の出力でベー
スをスイッチング制御される逆導電型の第３のトランジ
スタ（Q6）と、前記第３のトランジスタのコレクタに接
続されると共に、前記第１のトランジスタ（Q1）のエミ
ッタに接続されたダイオード（Ｄ）の順方向導通によっ
て前記第１の電流源（I01）と並列動作する第３の電流
源（I03）とを備え、前記ダイオード（Ｄ）のバイアス
方向をスイッチング制御することを特徴とするヒステリ
シスコンパレータである。
抵抗（Ｒ）を接続し差動増幅回路を構成する一導電型の
第1,第２のトランジスタ（Q1,Q2）と、前記第１のトラ
ンジスタのエミッタに接続された第１の電流源（I01）
と、前記第２のトランジスタのエミッタに接続された第
２の電流源（I02）と、前記差動増幅回路の出力でベー
スをスイッチング制御される逆導電型の第３のトランジ
スタ（Q6）と、前記第３のトランジスタのコレクタに接
続されると共に、前記第１のトランジスタ（Q1）のエミ
ッタに接続されたダイオード（Ｄ）の順方向導通によっ
て前記第１の電流源（I01）と並列動作する第３の電流
源（I03）とを備え、前記ダイオード（Ｄ）のバイアス
方向をスイッチング制御することを特徴とするヒステリ
シスコンパレータである。
作用 本発明によると、差動増幅回路を構成する第1,第２の
トランジスタQ1,Q2のエミッタ間に抵抗Ｒを接続し、第
1,第２のトランジスタQ1,Q2のエミッタに第1,第２の電
流源を有し、第１の電流源と第３の電流源との間に差動
増幅回路の出力でオン，オフされるダイオードＤを接続
した構成であるので、第３の電流源の電流I03と抵抗Ｒ
とで生じる電圧降下によって、ヒステリシス幅が決定さ
れ、第３の電流源の電流I03の温度係数を設定変更する
ことによって、ヒステリシス幅の温度係数を任意に設定
できる。
トランジスタQ1,Q2のエミッタ間に抵抗Ｒを接続し、第
1,第２のトランジスタQ1,Q2のエミッタに第1,第２の電
流源を有し、第１の電流源と第３の電流源との間に差動
増幅回路の出力でオン，オフされるダイオードＤを接続
した構成であるので、第３の電流源の電流I03と抵抗Ｒ
とで生じる電圧降下によって、ヒステリシス幅が決定さ
れ、第３の電流源の電流I03の温度係数を設定変更する
ことによって、ヒステリシス幅の温度係数を任意に設定
できる。
また、第３のトランジスタQ6が導通している時には、
ダイオードＤを遮断状態にして、第３の電流源から差動
増幅回路に電流を供給することを停止させ、逆に、第３
のトランジスタQ6が遮断している時には、ダイオードＤ
を導通状態にして、第３の電流源から差動増幅回路に電
流を供給するようにスイッチング制御されるから、第３
の電流源の電流I03の流れる経路は差動増幅回路または
第３のトランジスタに切り替えられ、回路全体の動作電
流がほとんど変化せず、スイッチングノイズが電源ライ
ンを通じて他の増幅回路に混入する危険性がほとんどな
い。
ダイオードＤを遮断状態にして、第３の電流源から差動
増幅回路に電流を供給することを停止させ、逆に、第３
のトランジスタQ6が遮断している時には、ダイオードＤ
を導通状態にして、第３の電流源から差動増幅回路に電
流を供給するようにスイッチング制御されるから、第３
の電流源の電流I03の流れる経路は差動増幅回路または
第３のトランジスタに切り替えられ、回路全体の動作電
流がほとんど変化せず、スイッチングノイズが電源ライ
ンを通じて他の増幅回路に混入する危険性がほとんどな
い。
実施例 第１図に本発明の一実施例によるヒステリシスコンパ
レータ回路を示す。
レータ回路を示す。
回路動作を第１図に従って説明する。まず、差動入力
V1,V2がV1＞V2のとき、トランジスタQ6,Q7はオフ状態で
あり、同時にダイオードＤがオン状態である。この状態
から徐々にV1を小さくして、トランジスタQ6,Q7がオン
し、ダイオードＤがオフ状態になるのは、トランジスタ
Q1とQ2との両コレクタ電流が平衡するときである。そし
て、その電流値は（I01＋I02＋I03）/2であり、抵抗Ｒ
には、（I01＋I03‐I02）/2の電流が流れ、（I01＋I03
‐I02）R/2のオフセット電圧が発生する。次に、V1＜V2
のときには、トランジスタQ6,Q7がオン状態で、ダイオ
ードＤはオフ状態である。この状態からV1を大きくし
て、出力が切り換わる点は、トランジスタQ1とQ2との両
コレクタ電流が平衡するとき、すなわち、（I01＋I02）
/2の電流が流れるときである。このとき、抵抗Ｒには
（I01‐I02）/2の電流が流れ、（I01＋I02）R/2のオフ
セット電圧が生じる。
V1,V2がV1＞V2のとき、トランジスタQ6,Q7はオフ状態で
あり、同時にダイオードＤがオン状態である。この状態
から徐々にV1を小さくして、トランジスタQ6,Q7がオン
し、ダイオードＤがオフ状態になるのは、トランジスタ
Q1とQ2との両コレクタ電流が平衡するときである。そし
て、その電流値は（I01＋I02＋I03）/2であり、抵抗Ｒ
には、（I01＋I03‐I02）/2の電流が流れ、（I01＋I03
‐I02）R/2のオフセット電圧が発生する。次に、V1＜V2
のときには、トランジスタQ6,Q7がオン状態で、ダイオ
ードＤはオフ状態である。この状態からV1を大きくし
て、出力が切り換わる点は、トランジスタQ1とQ2との両
コレクタ電流が平衡するとき、すなわち、（I01＋I02）
/2の電流が流れるときである。このとき、抵抗Ｒには
（I01‐I02）/2の電流が流れ、（I01＋I02）R/2のオフ
セット電圧が生じる。
このコンパレータ回路のヒステリシス電圧幅は、上記
の２状態のオフセット電圧の差、すなわち次式で与えら
れる。
の２状態のオフセット電圧の差、すなわち次式で与えら
れる。
第（２）式でも明らかな通り、ヒステリシス電圧幅
は、電流源I03と抵抗Ｒとによる降下電圧で決定される
ために、ヒステリシス電圧幅の温度係数を任意に設定で
きる利点がある。
は、電流源I03と抵抗Ｒとによる降下電圧で決定される
ために、ヒステリシス電圧幅の温度係数を任意に設定で
きる利点がある。
また、ベース電流の変化は従来に比べ小さいため、信
号源インピーダンスが高くても、信号が歪まない等の利
点もある。
号源インピーダンスが高くても、信号が歪まない等の利
点もある。
発明の効果 以上で明らかな通り、本発明によれば、ヒステリシス
幅の温度係数を任意に設定できることに加えて、回路全
体の動作電流の変動が少なく、スイッチングノイズが電
源ラインを通じて他の増幅回路に混入する危険性がほと
んどないという格別の効果を奏する。
幅の温度係数を任意に設定できることに加えて、回路全
体の動作電流の変動が少なく、スイッチングノイズが電
源ラインを通じて他の増幅回路に混入する危険性がほと
んどないという格別の効果を奏する。
第１図は本発明の一実施例によるヒステリシス付きコン
パレータの回路図、第２図は従来例によるヒステリシス
付きコンパレータの回路図である。 Q1〜Q7……トランジスタ、Ｄ……ダイオード、Ｒ……抵
抗。
パレータの回路図、第２図は従来例によるヒステリシス
付きコンパレータの回路図である。 Q1〜Q7……トランジスタ、Ｄ……ダイオード、Ｒ……抵
抗。
Claims (1)
- 【請求項１】エミッタ間に抵抗を接続し差動増幅回路を
構成する一導電型の第1,第２のトランジスタと、 前記第１のトランジスタのエミッタに接続された第１の
電流源と、 前記第２のトランジスタのエミッタに接続された第２の
電流源と、 前記差動増幅回路の出力でベースをスイッチング制御さ
れる逆導電型の第３のトランジスタと、 前記第３のトランジスタのコレクタに接続されると共
に、前記第１のトランジスタのエミッタに接続されたダ
イオードの順方向導通によって前記第１の電流源と並列
動作する第３の電流源とを備え、 前記ダイオードのバイアス方向をスイッチング制御する
ことを特徴とするヒステリシスコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132473A JPH084217B2 (ja) | 1987-05-28 | 1987-05-28 | ヒステリシスコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132473A JPH084217B2 (ja) | 1987-05-28 | 1987-05-28 | ヒステリシスコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296514A JPS63296514A (ja) | 1988-12-02 |
| JPH084217B2 true JPH084217B2 (ja) | 1996-01-17 |
Family
ID=15082198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132473A Expired - Fee Related JPH084217B2 (ja) | 1987-05-28 | 1987-05-28 | ヒステリシスコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084217B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666648B2 (ja) * | 1985-05-17 | 1994-08-24 | 松下電器産業株式会社 | ヒステリシスコンパレ−タ |
-
1987
- 1987-05-28 JP JP62132473A patent/JPH084217B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63296514A (ja) | 1988-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |