JP2563380B2 - 比較回路 - Google Patents
比較回路Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に集積化するのに好適な比
較回路に関するものである。
較回路に関するものである。
従来の技術 第２図は比較回路の従来例の回路図である。第２図に
おいて、1,2は電圧入力端子、３は電源電圧端子、４は
接地端子、５は電圧出力端子、I1,I2,I3は定電流源、R
1,R2は抵抗、Q1〜Q11はNPN型のトランジスタ,Q13,Q14,Q
17はPNP型のトランジスタである。
おいて、1,2は電圧入力端子、３は電源電圧端子、４は
接地端子、５は電圧出力端子、I1,I2,I3は定電流源、R
1,R2は抵抗、Q1〜Q11はNPN型のトランジスタ,Q13,Q14,Q
17はPNP型のトランジスタである。
そして、第２図中のエミッタを共通接続したトランジ
スタQ1,Q2と、トランジスタQ1,Q2のコレクタ間を結合す
るトランジスタQ13,Q14並びにトランジスタQ17等によっ
て差動増幅回路を構成し、定電流源I1はその動作電流を
設定する。
スタQ1,Q2と、トランジスタQ1,Q2のコレクタ間を結合す
るトランジスタQ13,Q14並びにトランジスタQ17等によっ
て差動増幅回路を構成し、定電流源I1はその動作電流を
設定する。
トランジスタQ3並びにQ4はエミッタホロワ用のトラン
ジスタであり、定電流源I2の電流をミラーするトランジ
スタQ6,Q7によって直流バイアスされ、電圧入力端子１
と２の間に入力される差動入力電圧をインピーダンス交
換して、上述の差動増幅回路の入力端に入力信号を与え
る。また、コレクタに抵抗R2を接続したトランジスタQ9
は、出力回路を成し、差動増幅回路の出力で駆動され、
電圧出力端子５より短波形を出力する。
ジスタであり、定電流源I2の電流をミラーするトランジ
スタQ6,Q7によって直流バイアスされ、電圧入力端子１
と２の間に入力される差動入力電圧をインピーダンス交
換して、上述の差動増幅回路の入力端に入力信号を与え
る。また、コレクタに抵抗R2を接続したトランジスタQ9
は、出力回路を成し、差動増幅回路の出力で駆動され、
電圧出力端子５より短波形を出力する。
定電流源I3,トランジスタQ8,Q10,Q11並びに抵抗R1に
よって構成される回路は、ヒステリシル特性を持たせる
ための回路であり、差動増幅回路の出力に結合されたト
ランジスタQ8のスイッチング動作によって、トランジス
タQ11のコレクタ電流をスイッチング制御する。
よって構成される回路は、ヒステリシル特性を持たせる
ための回路であり、差動増幅回路の出力に結合されたト
ランジスタQ8のスイッチング動作によって、トランジス
タQ11のコレクタ電流をスイッチング制御する。
次に、以上の従来回路例の動作について説明する。電
圧入力端子１と２に入力される電圧をV1,V2とし、トラ
ンジスタQ3,Q4のベース・エミッタ間電圧をVBE3,VBE4と
し、定電流源より供給される電流を各々i1,i2,i3とし、
抵抗R1の抵抗値をr1として説明する。電圧入力端子１と
２の間に差動入力電圧が入力さ、その差動入力電圧（V1
−V2）が小さい状態から次式の条件になった際、 （V1−V2）＞（i2＋i3）・r1＋（VBE3−VBE4） ……
（１） トランジスタQ1のベース電位がトランジスタQ2のベー
ス電位より高くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より大きくなり、トラン
ジスタQ17,Q8,Q9をオン状態にする。それに応じて、ト
ランジスタQ10,Q11のベース電位を下げて、トランジス
タQ11のコレクタ電流をオフ状態にする一方、電圧出力
端子５にローレベルの出力電圧を出力する。
圧入力端子１と２に入力される電圧をV1,V2とし、トラ
ンジスタQ3,Q4のベース・エミッタ間電圧をVBE3,VBE4と
し、定電流源より供給される電流を各々i1,i2,i3とし、
抵抗R1の抵抗値をr1として説明する。電圧入力端子１と
２の間に差動入力電圧が入力さ、その差動入力電圧（V1
−V2）が小さい状態から次式の条件になった際、 （V1−V2）＞（i2＋i3）・r1＋（VBE3−VBE4） ……
（１） トランジスタQ1のベース電位がトランジスタQ2のベー
ス電位より高くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より大きくなり、トラン
ジスタQ17,Q8,Q9をオン状態にする。それに応じて、ト
ランジスタQ10,Q11のベース電位を下げて、トランジス
タQ11のコレクタ電流をオフ状態にする一方、電圧出力
端子５にローレベルの出力電圧を出力する。
逆に、差動入力電圧（V1−V2）が大きい状態から次式
の条件になった際、 （V1−V2）＜i2・r1＋（VBE3−VBE4） ……（２） トランジスタQ1のベース電位がトランジスタQ2のベー
ス電位より低くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より小さくなり、トラン
ジスタQ17,Q8,Q9をオフ状態にする。それに応じて、ト
ランジスタQ10,Q11は定電流源I3の電流i3をミラー反転
し、抵抗R1に電流i3を供給する一方、電圧出力端子５に
ハイレベルの出力電圧を出力する。従って、この比較回
路のヒステリシス電圧Vhは、式（１）と式（２）との差
で求められ、VBE3とVBE4が等しければ、次式で求められ
る。
の条件になった際、 （V1−V2）＜i2・r1＋（VBE3−VBE4） ……（２） トランジスタQ1のベース電位がトランジスタQ2のベー
ス電位より低くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より小さくなり、トラン
ジスタQ17,Q8,Q9をオフ状態にする。それに応じて、ト
ランジスタQ10,Q11は定電流源I3の電流i3をミラー反転
し、抵抗R1に電流i3を供給する一方、電圧出力端子５に
ハイレベルの出力電圧を出力する。従って、この比較回
路のヒステリシス電圧Vhは、式（１）と式（２）との差
で求められ、VBE3とVBE4が等しければ、次式で求められ
る。
Vh＝（i2＋i3）・r1−i2・r1＝i3・r1 ……（３） 発明が解決しようとする問題点 ところが、上記従来の回路構成では、抵抗R1に流す電
流を（i2＋i3）とi2とに切り換えると、それに応じてト
ランジスタQ3のベース・エミッタ間電圧VBE3が変動する
ため、上記式（３）は成立しない。ところで、ボルツマ
ン定数をＫとし、絶対温度をＴとし、電子の電荷量をｑ
として、トランジスタQ3のベース・エミッタ間電圧VBE3
の変動量を求めると、変動量ΔVBE3は次式となる。
流を（i2＋i3）とi2とに切り換えると、それに応じてト
ランジスタQ3のベース・エミッタ間電圧VBE3が変動する
ため、上記式（３）は成立しない。ところで、ボルツマ
ン定数をＫとし、絶対温度をＴとし、電子の電荷量をｑ
として、トランジスタQ3のベース・エミッタ間電圧VBE3
の変動量を求めると、変動量ΔVBE3は次式となる。
ΔVBE3＝（KT/q）ln（（i2＋i3）/i2） ……（４） この変動量ΔVBE3がトランジスタQ3のVBE3とトランジス
タQ4のVBE4との差となり、ヒステリシス電圧Vhが電流値
と抵抗値との積のみで決まらなくなって、正確なヒステ
リシス特性が得られないという問題点があった。
タQ4のVBE4との差となり、ヒステリシス電圧Vhが電流値
と抵抗値との積のみで決まらなくなって、正確なヒステ
リシス特性が得られないという問題点があった。
本発明は、かかる問題点を鑑みてなされたもので、正
確なヒステリシス特性を有する比較回路を提供すること
を目的としている。
確なヒステリシス特性を有する比較回路を提供すること
を目的としている。
問題点を解決するための手段 上記の目的を達成するために、本発明の比較回路は、
エミッタを共通接続した第1,第２のトランジスタを有す
る差動増幅回路と、前記第１のトランジスタのベースに
一端を接続した抵抗と、エミッタに他端を接続した前記
抵抗を介して第１の電流源で直流バイアスされベースに
入力される第１の入力信号で駆動されるエミッタホロワ
用の第３のトランジスタと、エミッタに接続した第２の
電流源で直流バイアスされベースに入力される第２の入
力信号で駆動されると共にエミッタ出力より前記第２の
トランジスタのベースに信号を与えるエミッタホロワ用
の第４のトランジスタと、前記抵抗の一端に動作電流を
供給する第３の電流源と、前記第３の電流源と逆向きで
同一値の動作電流を前記抵抗の他端に供給する第４の電
流源とを備え、前記第３および第４の電流源の動作のオ
ン・オフを前記差動増幅回路の出力信号でスイッチング
制御する構成である。
エミッタを共通接続した第1,第２のトランジスタを有す
る差動増幅回路と、前記第１のトランジスタのベースに
一端を接続した抵抗と、エミッタに他端を接続した前記
抵抗を介して第１の電流源で直流バイアスされベースに
入力される第１の入力信号で駆動されるエミッタホロワ
用の第３のトランジスタと、エミッタに接続した第２の
電流源で直流バイアスされベースに入力される第２の入
力信号で駆動されると共にエミッタ出力より前記第２の
トランジスタのベースに信号を与えるエミッタホロワ用
の第４のトランジスタと、前記抵抗の一端に動作電流を
供給する第３の電流源と、前記第３の電流源と逆向きで
同一値の動作電流を前記抵抗の他端に供給する第４の電
流源とを備え、前記第３および第４の電流源の動作のオ
ン・オフを前記差動増幅回路の出力信号でスイッチング
制御する構成である。
作 用 上記の構成により、例えば、抵抗の一端を第３の電流
源の出力電流で引き込むと同時に、その抵抗の他端から
第４の電流源の出力電源を流し込むように、第3,第４の
電流源をスイッチング制御するため、第３のトランジス
タのエミッタ電流に変動を与えず、第３のトランジスタ
のベース・エミッタ間電圧を変化させない。従って、こ
の回路のヒステリシス電圧Vhは、第3,第４の電流源の電
流値と抵抗の値との積のみで決定され、正確なヒステリ
シス特性が得られる。
源の出力電流で引き込むと同時に、その抵抗の他端から
第４の電流源の出力電源を流し込むように、第3,第４の
電流源をスイッチング制御するため、第３のトランジス
タのエミッタ電流に変動を与えず、第３のトランジスタ
のベース・エミッタ間電圧を変化させない。従って、こ
の回路のヒステリシス電圧Vhは、第3,第４の電流源の電
流値と抵抗の値との積のみで決定され、正確なヒステリ
シス特性が得られる。
実施例 以下、本発明の一実施例に係わる比較回路について、
第１図を参照しながら説明する。第１図において、1,2
は電圧入力端子、３は電源電圧端子、４は接地端子、５
は出力端子、I1,I2,I3は定電流源、R1,R2は抵抗、Q1〜Q
12はNPN型のトランジスタ,Q13〜Q17はPNP型のトランジ
スタであり、この実施例は第２図に示す従来例にトラン
ジスタQ12,Q15,Q16を追加した点で異なる。
第１図を参照しながら説明する。第１図において、1,2
は電圧入力端子、３は電源電圧端子、４は接地端子、５
は出力端子、I1,I2,I3は定電流源、R1,R2は抵抗、Q1〜Q
12はNPN型のトランジスタ,Q13〜Q17はPNP型のトランジ
スタであり、この実施例は第２図に示す従来例にトラン
ジスタQ12,Q15,Q16を追加した点で異なる。
第１図中、エミッタを共通接続したトランジスタQ1,Q
2と、トランジスタQ1,Q2のコレクタ間を結合するトラン
ジスタQ13,Q14並びにトランジスタQ17等によって差動増
幅回路を構成し、定電流源I1はその動作電流を設定す
る。
2と、トランジスタQ1,Q2のコレクタ間を結合するトラン
ジスタQ13,Q14並びにトランジスタQ17等によって差動増
幅回路を構成し、定電流源I1はその動作電流を設定す
る。
トランジスタQ3並びにQ4はエミッタホロワ用のトラン
ジスタであり、定電流源I2の電流をミラーするトランジ
スタQ6（第１の電流源）,Q7（第２の電流源）によって
直流バイアスされ、電圧入力端子１と２の間に入力され
る差動入力電圧をインピーダンス交換して、上述の差動
増幅回路の入力端に入力信号を与える。また、コレクタ
に抵抗R2を接続したトランジスタQ9は、出力回路を成
し、差動増幅回路の出力で駆動され、電圧出力端子５よ
り短形波を出力する。
ジスタであり、定電流源I2の電流をミラーするトランジ
スタQ6（第１の電流源）,Q7（第２の電流源）によって
直流バイアスされ、電圧入力端子１と２の間に入力され
る差動入力電圧をインピーダンス交換して、上述の差動
増幅回路の入力端に入力信号を与える。また、コレクタ
に抵抗R2を接続したトランジスタQ9は、出力回路を成
し、差動増幅回路の出力で駆動され、電圧出力端子５よ
り短形波を出力する。
定電流源I3,トランジスタQ8,Q10〜Q12,Q15,Q16並びに
抵抗R1によって構成される回路は、ヒステリシス特性を
持たせるための回路である。そして、トランジスタQ10
〜Q12は定電流源I3の電流をミラー反転し、トランジス
タQ11のコレクタ電流は抵抗R1の一端に引き込む電流と
して与えられる。トランジスタQ12のコレクタ電流を更
にミラー反転したトランジスタQ16のコレクタ電流は抵
抗R1の他端に流し込む電流として与えられる。即ち、抵
抗R1の両端に与える電流、トランジスタQ11（第３の電
流源）のコレクタ電流とトランジスタQ16（第４の電流
源）のコレクタ電流は、同一の電流値であるが互いに逆
極性の電流である。これらの電流源の出力電流は、差動
増幅回路の出力に結合されたトランジスタQ8のスイッチ
ング動作によって制御される。
抵抗R1によって構成される回路は、ヒステリシス特性を
持たせるための回路である。そして、トランジスタQ10
〜Q12は定電流源I3の電流をミラー反転し、トランジス
タQ11のコレクタ電流は抵抗R1の一端に引き込む電流と
して与えられる。トランジスタQ12のコレクタ電流を更
にミラー反転したトランジスタQ16のコレクタ電流は抵
抗R1の他端に流し込む電流として与えられる。即ち、抵
抗R1の両端に与える電流、トランジスタQ11（第３の電
流源）のコレクタ電流とトランジスタQ16（第４の電流
源）のコレクタ電流は、同一の電流値であるが互いに逆
極性の電流である。これらの電流源の出力電流は、差動
増幅回路の出力に結合されたトランジスタQ8のスイッチ
ング動作によって制御される。
以上の実施例の回路動作について、以下に説明する。
電圧入力端子１と２に入力される電圧をV1,V2とし、ト
ランジスタQ3,Q4のベース・エミッタ間電圧をVBE3,VBE4
とし、定電流源より供給される電流を各々i1,i2,i3と
し、抵抗R1の抵抗値をr1として説明する。
電圧入力端子１と２に入力される電圧をV1,V2とし、ト
ランジスタQ3,Q4のベース・エミッタ間電圧をVBE3,VBE4
とし、定電流源より供給される電流を各々i1,i2,i3と
し、抵抗R1の抵抗値をr1として説明する。
電圧入力端子１と２の間に入力される差動入力電圧
（V1−V2）が小さい状態では、トランジスタQ1のコレク
タ電流がトランジスタQ2に比べて小さくなっており、そ
れに応じてトランジスタQ17,Q8,Q9がオフ状態になって
いる。そして、抵抗R1の一端はトランジスタQ11のコレ
クタ電流が供給され、それの他端はトランジスタQ16の
コレクタ電流が供給され、抵抗R1に一方から流し込んだ
電流（i3）を他方から同一値の電流（−i3）で引き込む
ことになるから、トランジスタQ3はトランジスタQ4の動
作電流（i2）と同じ電流値で動作し、トランジスタQ3と
Q4とはVBE3＝VBE4の状態で動作する。従って、差動入力
電圧（V1−V2）が小さい状態から次式の条件になった
際、 （V1−V2）＞（i2＋i3）・r1 ……（５） トランジスタQ1のベース電位がトランジスタQ2にベー
ス電位より高くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より大きくなり、トラン
ジスタQ17,Q8,Q9をオン状態にする。それに応じて、ト
ランジスタQ10〜Q12のベース電位を下げて、トランジス
タQ11,Q12のコレクタ電流をオフ状態にし、トランジス
タQ16のコレクタ電流もオフ状態にする一方、出力端子
５にローレベルの出力電圧を出力する。
（V1−V2）が小さい状態では、トランジスタQ1のコレク
タ電流がトランジスタQ2に比べて小さくなっており、そ
れに応じてトランジスタQ17,Q8,Q9がオフ状態になって
いる。そして、抵抗R1の一端はトランジスタQ11のコレ
クタ電流が供給され、それの他端はトランジスタQ16の
コレクタ電流が供給され、抵抗R1に一方から流し込んだ
電流（i3）を他方から同一値の電流（−i3）で引き込む
ことになるから、トランジスタQ3はトランジスタQ4の動
作電流（i2）と同じ電流値で動作し、トランジスタQ3と
Q4とはVBE3＝VBE4の状態で動作する。従って、差動入力
電圧（V1−V2）が小さい状態から次式の条件になった
際、 （V1−V2）＞（i2＋i3）・r1 ……（５） トランジスタQ1のベース電位がトランジスタQ2にベー
ス電位より高くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より大きくなり、トラン
ジスタQ17,Q8,Q9をオン状態にする。それに応じて、ト
ランジスタQ10〜Q12のベース電位を下げて、トランジス
タQ11,Q12のコレクタ電流をオフ状態にし、トランジス
タQ16のコレクタ電流もオフ状態にする一方、出力端子
５にローレベルの出力電圧を出力する。
逆に、差動入力電圧（V1−V2）が大きい状態から次式
の条件になった際、 （V1−V2）＜i2・r1 ……（６） トランジスタQ1のベース電位がトランジスタQ2のベー
ス電位より低くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より小さくなり、トラン
ジスタQ17,Q8,Q9をオフ状態にする。それに応じて、ト
ランジスタQ10〜Q12は定電流源I3の電流i3をミラー反転
し、その電流を更にミラー反転したトランジスタQ16の
コレクタ電流と、トランジスタQ11のコレクタ電流を抵
抗R1の両端に供給する一方、出力端子５にハイレベルの
出力電圧を出力する。
の条件になった際、 （V1−V2）＜i2・r1 ……（６） トランジスタQ1のベース電位がトランジスタQ2のベー
ス電位より低くなり、トランジスタQ1のコレクタ電流が
トランジスタQ2のコレクタ電流より小さくなり、トラン
ジスタQ17,Q8,Q9をオフ状態にする。それに応じて、ト
ランジスタQ10〜Q12は定電流源I3の電流i3をミラー反転
し、その電流を更にミラー反転したトランジスタQ16の
コレクタ電流と、トランジスタQ11のコレクタ電流を抵
抗R1の両端に供給する一方、出力端子５にハイレベルの
出力電圧を出力する。
従って、比較回路のヒステリシス電圧Vhは、式（５）
と式（６）との差で求められ次式となる。
と式（６）との差で求められ次式となる。
Vh＝i3・r1 ……（７） このように、本実施例の比較回路は、スイッチング動
作する際にエミッタホロワ用のトランジスタ（Q3,Q4）
にVBEの変動を与えないから、ヒステリシス電圧Vhが電
流値と抵抗値との積のみで決定される。
作する際にエミッタホロワ用のトランジスタ（Q3,Q4）
にVBEの変動を与えないから、ヒステリシス電圧Vhが電
流値と抵抗値との積のみで決定される。
発明の効果 以上のように本発明の比較回路は、ヒステリシス電圧
が電流値と抵抗値との積のみで決定され、正確なヒステ
リシス特性を有する比較回路を実現できる。
が電流値と抵抗値との積のみで決定され、正確なヒステ
リシス特性を有する比較回路を実現できる。
第１図は本発明の一実施例に係わる比較回路の構成図、
第２図は従来の比較回路の構成図である。 1,2……電圧入力端子、３……電源電圧端子、４……接
地端子、５……出力端子、R1,R2……抵抗、I1…I3……
定電流源、Q1〜Q12……NPN型のトランジスタ、Q13〜Q17
……PNP型のトランジスタ。
第２図は従来の比較回路の構成図である。 1,2……電圧入力端子、３……電源電圧端子、４……接
地端子、５……出力端子、R1,R2……抵抗、I1…I3……
定電流源、Q1〜Q12……NPN型のトランジスタ、Q13〜Q17
……PNP型のトランジスタ。
Claims (1)
- 【請求項１】エミッタを共通接続した第1,第２のトラン
ジスタを有する差動増幅回路と、 前記第１のトランジスタのベースに一端を接続した抵抗
と、 エミッタに他端を接続した前記抵抗を介して第１の電流
源でバイアスされベースに入力される第１の入力信号で
駆動されるエミッタホロワ用の第３のトランジスタと、 エミッタに接続した第２の電流源で直流バイアスされベ
ースに入力される第２の入力信号で駆動されると共にエ
ミッタ出力より前記第２のトランジスタのベースに信号
を与えるエミッタホロワ用の第４のトランジスタと、 前記抵抗の一端に動作電流を供給する第３の電流源と、 前記第３の電流源と逆向きで同一値の動作電流を前記抵
抗の他端に供給する第４の電流源とを備え、 前記第３および第４の電流源の動作のオン・オフを前記
差動増幅回路の出力信号でスイッチング制御することを
特徴とする比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262044A JP2563380B2 (ja) | 1987-10-16 | 1987-10-16 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62262044A JP2563380B2 (ja) | 1987-10-16 | 1987-10-16 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103314A JPH01103314A (ja) | 1989-04-20 |
| JP2563380B2 true JP2563380B2 (ja) | 1996-12-11 |
Family
ID=17370251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62262044A Expired - Lifetime JP2563380B2 (ja) | 1987-10-16 | 1987-10-16 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563380B2 (ja) |
-
1987
- 1987-10-16 JP JP62262044A patent/JP2563380B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01103314A (ja) | 1989-04-20 |
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