JPH0479171B2 - - Google Patents

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JPH0479171B2
JPH0479171B2 JP62201305A JP20130587A JPH0479171B2 JP H0479171 B2 JPH0479171 B2 JP H0479171B2 JP 62201305 A JP62201305 A JP 62201305A JP 20130587 A JP20130587 A JP 20130587A JP H0479171 B2 JPH0479171 B2 JP H0479171B2
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JP
Japan
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transistor
output
circuit
terminal
power supply
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Ken Matsumura
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12Modifications for increasing the maximum permissible switched current
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/66Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
    • H03K17/665Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
    • H03K17/666Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor

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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】
[発明の目的] (産業上の利用分野) この発明は出力回路に関し、特にモータ駆動用
回路のように大きな出力電流および出力振幅が必
要とされる回路の出力段に使用される出力回路に
関する。 (従来の技術) 例えば、ブラシレスモータ駆動回路の出力段に
使用される出力回路としては、第3図に示すよう
なスイツチング駆動方式の回路が多く使用されて
いる。この回路は、NPNトランジスタQ1、,
PNPトランジスタQ2と、これらのトラジスタ
Q1,Q2のエミツタ・ベース間に共通に挿入さ
れた抵抗R1とによりスイツチ回路を構成し、こ
のスイツチ回路の動作により、出力用のPNPト
ランジスタQ3、NPNトランジスタQ4をオン
させるか、またはNPNトランジスタQ5、NPN
トランジスタQ6をオンさせるように構成されて
いる。 すなわち、信号入力端子T1に正の入力電流
i+が流れた場合には、i+×R1の電圧が発生し、
この電圧値がトランジスタQ2のベース・エミツ
タ間電圧Vbe2よりも大きいとトランジスタQ2
がオンし、その結果トランジスタQ5,Q6がオ
ンする。この時、トランジスタQ1,Q3,Q4
はオフ状態である。また、信号入力端子T1に負
の入力電流i-が流れた場合には、 i-×R1の電圧が発生し、この電圧値がトラン
ジスタQ1のベース・エミツタ間電圧Vbe1より
も大きいとトランジスタQ1がオンし、この結果
トランジスタQ3、トランジスタQ4がオンす
る。この時、トランジスタQ2,Q5,Q6はオ
フである。 出力端子T2からの出力信号の最大電圧値
Vmaxは飽和状態において、 Vmax=Vcc−Vbe4−Vces3 …… となる。ここで、Vccは電源電位、Vbe4はトラ
ンジスタQ4のベース・エミツタ間電圧、Vces
3はトランジスタQ3の飽和状態におけるコレク
タ・エミツタ間電圧である。 また、出力信号の最小電圧値Vminは、 Vmin=Vces6 …… となる。ここで、Vces66はトランジスタQ6の
飽和状態におけるコレクタ・エミツタ間電圧であ
る。 また、出力トランジスタQ4のコレクタ電流
c4と出力トランジスタQ6のコレクタ電流c
6はそれぞれ c4=i-×hfe2×hfe4 …… c6=i+×hfe2×hfe6 …… となる。 このようにこの回路は大きな出力振幅と出力電
流を得ることができるが、スイツチ回路を利用し
たスイツチング駆動方式であるためスイツチング
による電気ノイズの発生があり、出力波形に歪み
が生じてしまう。このためモータの円滑な駆動を
行なうには、そのノイズ対策として大きなコンデ
ンサ等を外付けする必要があり、小型化、コスト
の点で不利である。 そこで最近では第3図に示したようにスイツチ
ング駆動方式に変わつてアナログ駆動方式の回路
が使用されるようになつてきた。第4図にそのア
ナログ駆動方式の回路を示す。 第4図に示されている回路は、ダーリントン接
続されたプルアツプ用NPNトランジスタQ9,
Q10と、プルダウン用PNPおよびNPNトラン
ジスタQ11,Q12とを差動増幅器11の出力
を用いて制御すると共に、ダイオードD1,D
2,トランジスタQ9,Q10,ダイオードD
3,D4,トランジスタQ8,Q11によるルー
プを形成することで、信号入力端子T1に信号が
供給されない場合すなわちi+=i-=O付近の
時に出力段のトランジスタQ10に流れる電流を
そのループの各トランジスタのエミツタ面積の比
で制御する構成である。 信号入力端子T1に正の信号電流i +が流れる
と、差動増幅器11の正転入力端子の電圧は Vref+Ii+×R2となり、差動増幅器11の出力は
“H”レベルとなる。この結果、PNPトランジス
タQ5,Q6より成るカレントミラー回路の出力
電流がトランジスタQ9のベースに流れ、トラン
ジスタQ9,Q10がオン状態になる。この時、
トランジスタQ11,Q12はオフ状態である。 また、信号入力端子T1に負の電流Ii-が流れ
ると、差動増幅器11の正転入力端子の電圧は Vref−Ii-×R2となり、差動増幅器11の出力
は“L”レベルとなる。この結果、PNPトラン
ジスタQ11、NPNトランジスタQ12がオン
状態となる。この時、トランジスタQ9,Q10
はオフである。 このように差動増幅器を利用したアナログ駆動
方式にすると、スイツチングによる電気ノイズの
発生がないため安定した出力波形を得ることがで
きる。 また、出力トランジスタQ10のコレクタ電流
Ic10、出力トランジスタQ12のコレクタ電流
Ic12はそれぞれ Ic10=Ic6×hfe9×hfe10 …… Ic12=Ic7×hfe8×hfe12 …… となり、十分な出力電流を得ることができる。 しかしながら、出力端子T2からの出力信号の
最大電圧値Vmaxは飽和状態において、 Vmax=Vcc−Vbe10−Vbe9−Vces6 …… となり、第3図の回路に比べ低下する。ここで、
Vccは電源電位、Vbe10はトランジスタQ10
のベース・エミツタ間電圧、Vbe9はトランジス
タQ9のベース・エミツタ間電圧、Vces6はト
ランジスタQ6の飽和状態におけるコレクタ・エ
ミツタ間電圧である。 また、出力信号の最小電圧値Vminは、 Vmin=Vces12 …… となる。ここで、Vces12はトランジスタQ1
2の飽和状態におけるコレクタ・エミツタ間電圧
である。 前記第式、第式より分るようにその出力振
幅は第3図の回路よりも低下する欠点がある。し
たがつて、第4図の回路ではモータにかかる電圧
が下がり、充分なトルクを得ることができない。 尚、この回路は全体として増幅器の構成である
ので、その相互抵抗Rmは、入力電流をIi、出力
電圧をVoとすると、 R2・Ii ={R3・Vo/(R3+R4)} の関係より、 Rm=Vo/Ii =R2(R3+R4)/R3 となり、ここで、R2=R3とおくと、 Rm=R3+R4 となる。 (発明が解決しようとする問題点) この発明は前記のような点に鑑みなされたもの
で、従来の出力回路ではスイツチング駆動方式に
するとノイズの発生により安定した出力が得られ
ず、またアナログ駆動方式にすると出力波形は安
定するが出力振幅が低してしまう点を改善し、ア
ナログ駆動方式でしかも充分に大きな出力振幅を
得ることができる出力回路を提供することを目的
とする。 [発明の構成] (問題点を解決するための手段と作用) この発明による出力回路にあつては、第1およ
び第2の電源電位供給端子と、入力信号に応じた
差動出力を出力する差動増幅器と、この差動増幅
器の出力が各々のベースにそれぞれ供給される第
1極性の第1のトランジスタおよび第2極性の第
2のトランジスタと、前記第1の電源電位供給端
子に前記第2のトラジスタのエミツタを接続する
手段と、前記第2の電源電位供給端子に前記第2
のトランジスタのエミツタを接続する手段と、前
記第1のトランジスタのコレクタ電流に応じた信
号を出力端子に供給する手段と、前記第2のトラ
ンジスタコレクタの電流に応じた信号を前記出力
端子に供給する手段とを具備したものである。 このような構成の出力回路にあつては、差動増
幅器を用いたアナログ駆動方式であるためスイツ
チングによるノイズの発生を抑えることができ、
しかもスイツチ駆動方式と同等の充分に大きな出
力振幅を得ることができる。 (実施例) 以下、図面を参照してこの発明の実施例を説明
する。 第1図はこの発明の一実施例に係る出力回路を
示すもので、この回路は第4図の従来の回路と同
様に差動増幅器11を用いたアナログ駆動方式
で、しかも充分に大きな出力振幅を得ることがで
きる出力回路の構成例である。 すなわち、差動増幅器11の出力にはNPNト
ランジスタQ11のベースとPNPトランジスタ
Q12のベースが結合されており、そのNPNト
ランジスタQ11のコレクタにはプルアツプ用の
NPNトランジスタQ14にダーリントン接続さ
れたNPNトランジスタQ13のベースが結合さ
れている。また、トランジスタQ11のエミツタ
と接地GND端子間には電流源I1が挿入されて
いる。 一方、PNPトランジスタQ12のエミツタは
ダイオードD10を介して電源Vc.c.端子に接続さ
れており、またそのコレクタは、プルダウン用の
NPNトランジスタQ16にダーリントン接続さ
れたNPNトランジスタQ15のベースに接続さ
れている。 さらに、ダイオードD10のカソードには
NPNトランジスタQ17のコレクタが接続され、
そのエミツタはトランジスタQ11のエミツタに
共通接続されている。またトランジスタQ17の
ベース・コレクタ間には抵抗R5が挿入され、そ
のベースと接地GND端子間には電流源I2が挿
入されている。 そして、電源Vcc端子と接地GND端子間に直
列接続されたプルアツプ用トランジスタQ14と
プルダウン用トランジスタQ16との直列接続点
から出力信号が取出されると共に、この信号出力
端子T2は帰還抵抗R4を介して差動増幅器11
の反転入力に接続されている。 すなわち、信号入力端子T1に正の入力電流Ii
が流れると、差動増幅器11の正転入力端子に
はIi+×R2+Vrefの電圧が供給され、差動増幅器
11の出力は“H”レベルとなる。この結果、ト
ランジスタQ11,Q13,Q14がオンし、出
力端子T2は“H”レベルとなる(この時、トラ
ンジスタQ12,Q15,Q16はオフである)。 この場合、NPNトランジスタQ11がオンす
るためには、差動増幅器11の出力電位V1が、 V1>Vcc−Vf−I2・R5−Vbe17+Vbe11 ……′ の関係を満たすことが必要となる。 また、信号入力端子T1に負の入力電流Ii-
供給されると、Ii-×R2の電圧が発生して、差動
増幅器11の出力は“L”レベルとなる。この結
果、PNPトランジスタQ12,Q15,NPNト
ランジスタQ16がオンし、信号出力端子T2は
“L”レベルとなる。 この場合、PNPトランジスタQ12がオンす
るための条件は、差動増幅器11の出力電位V1
が、 V1<Vcc−Vf−Vbe12 ……′ の関係を満たすことが必要となる。 前記′式および′式より分るように、各トラ
ンジスタのベース・エミツタ間電圧が等しいとす
ると、NPNトランジスタQ11とPNPトランジ
スタQ12が共にオフとなる不感帯の電圧幅は、
−I2・R5+Vbe17となる。 したがつて、トランジスタのベース・エミツタ
間電圧VbeとI2・R5との関係を、 Vbe>I2・R5となるように設定することにより、
入力信号が供給されない場合すなわち Ii-+=Ii=Oの場合において出力用のトランジス
タQ14に流れる電流を制御することができる。 また、ダイオードD10はトランジスタQ11
のエミツタ電位をVfだけ低下させることにより、
トランジスタQ11,Q13,Q14がオするた
めに必要な関係を、 Vces11+Vbe13<Vbe17+I2R5+V fに設定し、トランジスタQ13,Q14が完全
にオン状態となるようにしている。 出力端子T2からの出力信号の最大電圧値 Vmaxは飽和状態において、 Vmax=Vc−Vbe14−Vce13 ……′ となる。ここで、Vccは電源電位、Vbe10はト
ランジスタQ10のベース・エミツタ間電圧、
Vbe9はトランジスタQ9のベース・エミツタ間
電圧、 Vces6はトランジスタQ6の飽和状態における
コレクタ・エミツタ間電圧である。。 また、出力信号の最小電圧値Vminは、 Vmin=Vces6 ……′ となる。ここで、Vces12はトランジスタQ1
2の飽和状態におけるコレクタ・エミツタ間電圧
である。 このように、この出力回路ではアナログ駆動方
式で、第3図のスイツチング駆動方式の回路と同
じ出力振幅値を得ることができる。 また、出力トランジスタQ14のコレクタ電流
Ic14、出力トランジスタQ16のコレクタ電流
Ic16はそれぞれ Ic14≒Ie14=I1×hfe13×hfe14 ……′ Ic16=Ic12×hfe15×hfe16 ……′ となる。 またこの回路は全体として増幅器の構成である
ので、その相互抵抗Rmは、 R2・Ii ={R3・Vo/(R3+R4)} の関係より、 Rm=R2(R3+R4)/R3 R2=R3とおくと、 Rm=R3+R4 となる。 このようなアナログ駆動方式の構成にすると電
気ノイズの発生が抑えられ、安定した出力波形を
得ることができ、しかも前記第′式、第′式よ
り分るようにその出力振幅はスイツチング駆動方
式の回路と同等となる。 第2図AおよびBはそれぞれ第1図の回路の具
体的な構成例を示すもので、差動増幅器11は、
NPNトランジスタQ21,Q22の差動トラン
ジスタ対と、PNPトランジスタQ22,Q23
より成るカレントミラー回路の能動負荷と、電流
源I3とにより構成され、第2図Aではリーク電
流による誤動作の発生を防止するために、ダーリ
ントン接続されたプルアツプ用トランジスタQ1
3,Q14、およびプルダウン用トラジスタQ1
5,Q16の各ベース・エミツタ間に抵抗R13
〜R16をそれぞれ接続している。 また第2図Bは、プルアツプ用トランジスタQ
13,Q14、およびプルダウン用トランジスタ
Q15,Q16の各ベース・エミツタ間にダイオ
ードと抵抗とを並列に挿入し、これによつてその
トランジスタの入力電流を制限すると共に、差動
増幅器11の出力インピーダンスを減少してトラ
ンジスタおける位相推移を抑えた例である。この
ようにすれば、トランジスタにおける位相推移に
よる出力信号の部分的発振を抑えることができ、
さらに安定した出力信号を得ることができる。 [発明の効果] 以上のようにこの発明によれば、差動増幅器を
用いたアナログ駆動方式であるのでノイズの発生
のない安定した出力が得られると共に、スイツチ
駆動方式と同等の充分に大きな出力振幅を得るこ
とが可能となる。
【図面の簡単な説明】
第1図はこの発明の一実施例に係る出力回路を
説明する回路図、第2図は第1図の回路をさらに
具体的に示す回路図、第3図および第4図はそれ
ぞれ従来の出力回路を説明する回路図である。 Q11,Q14,Q15,Q16,Q17……
NPNトランジスタ、Q12,Q13……PNPト
ランジスタ、R2〜R5……抵抗、11……差動
増幅器。

Claims (1)

  1. 【特許請求の範囲】 1 第1および第2の電源電位供給端子と、 前記第1の電源電位供給端子と出力端子間に設
    けられ、ダーリントン接続されたバイポーラトラ
    ンジスタから構成されるプルアツプ回路と、 前記第2の電源電位供給端子と出力端子間に設
    けられ、ダーリントン接続されたバイポーラトラ
    ンジスタから構成されるプルダウン回路と、 前記出力端子に負帰還接続され、入力端子に供
    給される正または負の入力電流に応じた差動出力
    を出力する差動増幅器と、 前記プルアツプ回路を構成するダーリントン接
    続されたトランジスタの初段トランジスタのベー
    スにコレクタが結合され、エミツタが負荷回路を
    介して前記第2の電源電位供給端子に結合され、
    ベースに前記差動増幅器の出力が供給される第1
    極性の第1のトランジスタと、 前記プルダウン回路を構成するダーリントン接
    続されたトランジスタの初段トランジスタのベー
    スにコレクタが結合され、エミツタが前記第1の
    電源電位供給端子に結合され、ベースに前記差動
    増幅器の出力が供給される第2極性の第2のトラ
    ンジスタと、 前記第1および第2の電源電位供給端子間に接
    続され、前記第2極性の第2のトランジスタが導
    通される前記差動増幅器の出力電位よりも前記第
    1極性の第1のトランジスタが導通される前記差
    動増幅器の出力電位が高くなるように前記第1の
    トランジスタのエミツタに所定の一定電位を供給
    する定電圧発生回路とを具備することを特徴とす
    るアナログ駆動方式の出力回路。 2 前記定電圧発生回路は、前記第1のトランジ
    スタのエミツタにエミツタが接続され、コレクタ
    が前記第1の電源電位供給端子に結合された第1
    極性の第3のトランジスタと、この第3のトラン
    ジスタのベースと前記第1の電源電位供給端子間
    に結合された抵抗素子と、前記第3のトランジス
    タのベースと前記第2の電源電位供給端子間に結
    合された電流源とを具備することを特徴とする特
    許請求の範囲第1項記載のアナログ駆動方式の出
    力回路。
JP62201305A 1987-08-12 1987-08-12 Output circuit Granted JPS6444610A (en)

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KR1019880010220A KR960005376B1 (ko) 1987-08-12 1988-08-11 출력회로

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