JPH0479171B2 - - Google Patents
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- JPH0479171B2 JPH0479171B2 JP62201305A JP20130587A JPH0479171B2 JP H0479171 B2 JPH0479171 B2 JP H0479171B2 JP 62201305 A JP62201305 A JP 62201305A JP 20130587 A JP20130587 A JP 20130587A JP H0479171 B2 JPH0479171 B2 JP H0479171B2
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- transistor
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- circuit
- terminal
- power supply
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
- Electronic Switches (AREA)
Description
［発明の目的］
（産業上の利用分野）
この発明は出力回路に関し、特にモータ駆動用
回路のように大きな出力電流および出力振幅が必
要とされる回路の出力段に使用される出力回路に
関する。 （従来の技術） 例えば、ブラシレスモータ駆動回路の出力段に
使用される出力回路としては、第３図に示すよう
なスイツチング駆動方式の回路が多く使用されて
いる。この回路は、NPNトランジスタＱ１、，
PNPトランジスタＱ２と、これらのトラジスタ
Ｑ１，Ｑ２のエミツタ・ベース間に共通に挿入さ
れた抵抗Ｒ１とによりスイツチ回路を構成し、こ
のスイツチ回路の動作により、出力用のPNPト
ランジスタＱ３、NPNトランジスタＱ４をオン
させるか、またはNPNトランジスタＱ５、NPN
トランジスタＱ６をオンさせるように構成されて
いる。 すなわち、信号入力端子Ｔ１に正の入力電流
ｉ+が流れた場合には、i+×R1の電圧が発生し、
この電圧値がトランジスタＱ２のベース・エミツ
タ間電圧Vbe２よりも大きいとトランジスタＱ２
がオンし、その結果トランジスタＱ５，Ｑ６がオ
ンする。この時、トランジスタＱ１，Ｑ３，Ｑ４
はオフ状態である。また、信号入力端子Ｔ１に負
の入力電流i-が流れた場合には、 i-×R1の電圧が発生し、この電圧値がトラン
ジスタＱ１のベース・エミツタ間電圧Vbe１より
も大きいとトランジスタＱ１がオンし、この結果
トランジスタＱ３、トランジスタＱ４がオンす
る。この時、トランジスタＱ２，Ｑ５，Ｑ６はオ
フである。 出力端子Ｔ２からの出力信号の最大電圧値
Vmaxは飽和状態において、 Vmax＝Vcc−Vbe4−Vces3 …… となる。ここで、Vccは電源電位、Vbe４はトラ
ンジスタＱ４のベース・エミツタ間電圧、Vces
３はトランジスタＱ３の飽和状態におけるコレク
タ・エミツタ間電圧である。 また、出力信号の最小電圧値Vminは、 Vmin＝Vces６ …… となる。ここで、Vces6６はトランジスタＱ６の
飽和状態におけるコレクタ・エミツタ間電圧であ
る。 また、出力トランジスタＱ４のコレクタ電流
ｃ４と出力トランジスタＱ６のコレクタ電流ｃ
６はそれぞれ c4＝i-×hfe2×hfe4 …… c6＝i+×hfe2×hfe6 …… となる。 このようにこの回路は大きな出力振幅と出力電
流を得ることができるが、スイツチ回路を利用し
たスイツチング駆動方式であるためスイツチング
による電気ノイズの発生があり、出力波形に歪み
が生じてしまう。このためモータの円滑な駆動を
行なうには、そのノイズ対策として大きなコンデ
ンサ等を外付けする必要があり、小型化、コスト
の点で不利である。 そこで最近では第３図に示したようにスイツチ
ング駆動方式に変わつてアナログ駆動方式の回路
が使用されるようになつてきた。第４図にそのア
ナログ駆動方式の回路を示す。 第４図に示されている回路は、ダーリントン接
続されたプルアツプ用NPNトランジスタＱ９，
Ｑ１０と、プルダウン用PNPおよびNPNトラン
ジスタＱ１１，Ｑ１２とを差動増幅器１１の出力
を用いて制御すると共に、ダイオードＤ１，Ｄ
２，トランジスタＱ９，Ｑ１０，ダイオードＤ
３，Ｄ４，トランジスタＱ８，Ｑ１１によるルー
プを形成することで、信号入力端子Ｔ１に信号が
供給されない場合すなわちi+＝i-＝Ｏ付近の
時に出力段のトランジスタＱ１０に流れる電流を
そのループの各トランジスタのエミツタ面積の比
で制御する構成である。 信号入力端子Ｔ１に正の信号電流i +が流れる
と、差動増幅器１１の正転入力端子の電圧は Vref＋Ii+×R2となり、差動増幅器１１の出力は
“Ｈ”レベルとなる。この結果、PNPトランジス
タＱ５，Ｑ６より成るカレントミラー回路の出力
電流がトランジスタＱ９のベースに流れ、トラン
ジスタＱ９，Ｑ１０がオン状態になる。この時、
トランジスタＱ１１，Ｑ１２はオフ状態である。 また、信号入力端子Ｔ１に負の電流Ii-が流れ
ると、差動増幅器１１の正転入力端子の電圧は Vref−Ii-×Ｒ２となり、差動増幅器１１の出力
は“Ｌ”レベルとなる。この結果、PNPトラン
ジスタＱ１１、NPNトランジスタＱ１２がオン
状態となる。この時、トランジスタＱ９，Ｑ１０
はオフである。 このように差動増幅器を利用したアナログ駆動
方式にすると、スイツチングによる電気ノイズの
発生がないため安定した出力波形を得ることがで
きる。 また、出力トランジスタＱ１０のコレクタ電流
Ic１０、出力トランジスタＱ１２のコレクタ電流
Ic１２はそれぞれ Ic10＝Ic6×hfe9×hfe10 …… Ic12＝Ic7×hfe8×hfe12 …… となり、十分な出力電流を得ることができる。 しかしながら、出力端子Ｔ２からの出力信号の
最大電圧値Vmaxは飽和状態において、 Vmax＝Vcc−Vbe10−Vbe9−Vces6 …… となり、第３図の回路に比べ低下する。ここで、
Vccは電源電位、Vbe１０はトランジスタＱ１０
のベース・エミツタ間電圧、Vbe９はトランジス
タＱ９のベース・エミツタ間電圧、Vces６はト
ランジスタＱ６の飽和状態におけるコレクタ・エ
ミツタ間電圧である。 また、出力信号の最小電圧値Vminは、 Vmin＝Vces12 …… となる。ここで、Vces１２はトランジスタＱ１
２の飽和状態におけるコレクタ・エミツタ間電圧
である。 前記第式、第式より分るようにその出力振
幅は第３図の回路よりも低下する欠点がある。し
たがつて、第４図の回路ではモータにかかる電圧
が下がり、充分なトルクを得ることができない。 尚、この回路は全体として増幅器の構成である
ので、その相互抵抗Rmは、入力電流をIi、出力
電圧をVoとすると、 R2・Ii ＝｛R3・Vo／（R3＋R4）｝ の関係より、 Rm＝Vo／Ii ＝R2（R3＋R4）／R3 となり、ここで、R2＝R3とおくと、 Rm＝R3＋R4 となる。 （発明が解決しようとする問題点） この発明は前記のような点に鑑みなされたもの
で、従来の出力回路ではスイツチング駆動方式に
するとノイズの発生により安定した出力が得られ
ず、またアナログ駆動方式にすると出力波形は安
定するが出力振幅が低してしまう点を改善し、ア
ナログ駆動方式でしかも充分に大きな出力振幅を
得ることができる出力回路を提供することを目的
とする。 ［発明の構成］ （問題点を解決するための手段と作用） この発明による出力回路にあつては、第１およ
び第２の電源電位供給端子と、入力信号に応じた
差動出力を出力する差動増幅器と、この差動増幅
器の出力が各々のベースにそれぞれ供給される第
１極性の第１のトランジスタおよび第２極性の第
２のトランジスタと、前記第１の電源電位供給端
子に前記第２のトラジスタのエミツタを接続する
手段と、前記第２の電源電位供給端子に前記第２
のトランジスタのエミツタを接続する手段と、前
記第１のトランジスタのコレクタ電流に応じた信
号を出力端子に供給する手段と、前記第２のトラ
ンジスタコレクタの電流に応じた信号を前記出力
端子に供給する手段とを具備したものである。 このような構成の出力回路にあつては、差動増
幅器を用いたアナログ駆動方式であるためスイツ
チングによるノイズの発生を抑えることができ、
しかもスイツチ駆動方式と同等の充分に大きな出
力振幅を得ることができる。 （実施例） 以下、図面を参照してこの発明の実施例を説明
する。 第１図はこの発明の一実施例に係る出力回路を
示すもので、この回路は第４図の従来の回路と同
様に差動増幅器１１を用いたアナログ駆動方式
で、しかも充分に大きな出力振幅を得ることがで
きる出力回路の構成例である。 すなわち、差動増幅器１１の出力にはNPNト
ランジスタＱ１１のベースとPNPトランジスタ
Ｑ１２のベースが結合されており、そのNPNト
ランジスタＱ１１のコレクタにはプルアツプ用の
NPNトランジスタＱ１４にダーリントン接続さ
れたNPNトランジスタＱ１３のベースが結合さ
れている。また、トランジスタＱ１１のエミツタ
と接地GND端子間には電流源Ｉ１が挿入されて
いる。 一方、PNPトランジスタＱ１２のエミツタは
ダイオードＤ１０を介して電源Ｖc.c.端子に接続さ
れており、またそのコレクタは、プルダウン用の
NPNトランジスタＱ１６にダーリントン接続さ
れたNPNトランジスタＱ１５のベースに接続さ
れている。 さらに、ダイオードＤ１０のカソードには
NPNトランジスタＱ１７のコレクタが接続され、
そのエミツタはトランジスタＱ１１のエミツタに
共通接続されている。またトランジスタＱ１７の
ベース・コレクタ間には抵抗Ｒ５が挿入され、そ
のベースと接地GND端子間には電流源Ｉ２が挿
入されている。 そして、電源Vcc端子と接地GND端子間に直
列接続されたプルアツプ用トランジスタＱ１４と
プルダウン用トランジスタＱ１６との直列接続点
から出力信号が取出されると共に、この信号出力
端子Ｔ２は帰還抵抗Ｒ４を介して差動増幅器１１
の反転入力に接続されている。 すなわち、信号入力端子Ｔ１に正の入力電流Ii
＋が流れると、差動増幅器１１の正転入力端子に
はIi+×R2＋Vrefの電圧が供給され、差動増幅器
１１の出力は“Ｈ”レベルとなる。この結果、ト
ランジスタＱ１１，Ｑ１３，Ｑ１４がオンし、出
力端子Ｔ２は“Ｈ”レベルとなる（この時、トラ
ンジスタＱ１２，Ｑ１５，Ｑ１６はオフである）。 この場合、NPNトランジスタＱ１１がオンす
るためには、差動増幅器１１の出力電位Ｖ１が、 V1＞Vcc−Vf−I2・R5−Vbe17＋Vbe11 ……′ の関係を満たすことが必要となる。 また、信号入力端子Ｔ１に負の入力電流Ii-が
供給されると、Ii-×R2の電圧が発生して、差動
増幅器１１の出力は“Ｌ”レベルとなる。この結
果、PNPトランジスタＱ１２，Ｑ１５，NPNト
ランジスタＱ１６がオンし、信号出力端子Ｔ２は
“Ｌ”レベルとなる。 この場合、PNPトランジスタＱ１２がオンす
るための条件は、差動増幅器１１の出力電位Ｖ１
が、 V1＜Vcc−Vf−Vbe12 ……′ の関係を満たすことが必要となる。 前記′式および′式より分るように、各トラ
ンジスタのベース・エミツタ間電圧が等しいとす
ると、NPNトランジスタＱ１１とPNPトランジ
スタＱ１２が共にオフとなる不感帯の電圧幅は、
−I2・R5＋Vbe17となる。 したがつて、トランジスタのベース・エミツタ
間電圧VbeとI2・R5との関係を、 Vbe＞I2・R5となるように設定することにより、
入力信号が供給されない場合すなわち Ii-+＝Ii＝Ｏの場合において出力用のトランジス
タＱ１４に流れる電流を制御することができる。 また、ダイオードＤ１０はトランジスタＱ１１
のエミツタ電位をVfだけ低下させることにより、
トランジスタＱ１１，Ｑ１３，Ｑ１４がオするた
めに必要な関係を、 Vces11＋Vbe13＜Vbe17＋I2R5＋Ｖ ｆに設定し、トランジスタＱ１３，Ｑ１４が完全
にオン状態となるようにしている。 出力端子Ｔ２からの出力信号の最大電圧値 Vmaxは飽和状態において、 Vmax＝Vc−Vbe14−Vce13 ……′ となる。ここで、Vccは電源電位、Vbe１０はト
ランジスタＱ１０のベース・エミツタ間電圧、
Vbe９はトランジスタＱ９のベース・エミツタ間
電圧、 Vces６はトランジスタＱ６の飽和状態における
コレクタ・エミツタ間電圧である。。 また、出力信号の最小電圧値Vminは、 Vmin＝Vces6 ……′ となる。ここで、Vces１２はトランジスタＱ１
２の飽和状態におけるコレクタ・エミツタ間電圧
である。 このように、この出力回路ではアナログ駆動方
式で、第３図のスイツチング駆動方式の回路と同
じ出力振幅値を得ることができる。 また、出力トランジスタＱ１４のコレクタ電流
Ic１４、出力トランジスタＱ１６のコレクタ電流
Ic１６はそれぞれ Ic14≒Ie14＝I1×hfe13×hfe14 ……′ Ic16＝Ic12×hfe15×hfe16 ……′ となる。 またこの回路は全体として増幅器の構成である
ので、その相互抵抗Rmは、 R2・Ii ＝｛R3・Vo／（R3＋R4）｝ の関係より、 Rm＝R2（R3＋R4）／Ｒ３ R2＝R3とおくと、 Rm＝R3＋R4 となる。 このようなアナログ駆動方式の構成にすると電
気ノイズの発生が抑えられ、安定した出力波形を
得ることができ、しかも前記第′式、第′式よ
り分るようにその出力振幅はスイツチング駆動方
式の回路と同等となる。 第２図ＡおよびＢはそれぞれ第１図の回路の具
体的な構成例を示すもので、差動増幅器１１は、
NPNトランジスタＱ２１，Ｑ２２の差動トラン
ジスタ対と、PNPトランジスタＱ２２，Ｑ２３
より成るカレントミラー回路の能動負荷と、電流
源Ｉ３とにより構成され、第２図Ａではリーク電
流による誤動作の発生を防止するために、ダーリ
ントン接続されたプルアツプ用トランジスタＱ１
３，Ｑ１４、およびプルダウン用トラジスタＱ１
５，Ｑ１６の各ベース・エミツタ間に抵抗Ｒ１３
〜Ｒ１６をそれぞれ接続している。 また第２図Ｂは、プルアツプ用トランジスタＱ
１３，Ｑ１４、およびプルダウン用トランジスタ
Ｑ１５，Ｑ１６の各ベース・エミツタ間にダイオ
ードと抵抗とを並列に挿入し、これによつてその
トランジスタの入力電流を制限すると共に、差動
増幅器１１の出力インピーダンスを減少してトラ
ンジスタおける位相推移を抑えた例である。この
ようにすれば、トランジスタにおける位相推移に
よる出力信号の部分的発振を抑えることができ、
さらに安定した出力信号を得ることができる。 ［発明の効果］ 以上のようにこの発明によれば、差動増幅器を
用いたアナログ駆動方式であるのでノイズの発生
のない安定した出力が得られると共に、スイツチ
駆動方式と同等の充分に大きな出力振幅を得るこ
とが可能となる。
回路のように大きな出力電流および出力振幅が必
要とされる回路の出力段に使用される出力回路に
関する。 （従来の技術） 例えば、ブラシレスモータ駆動回路の出力段に
使用される出力回路としては、第３図に示すよう
なスイツチング駆動方式の回路が多く使用されて
いる。この回路は、NPNトランジスタＱ１、，
PNPトランジスタＱ２と、これらのトラジスタ
Ｑ１，Ｑ２のエミツタ・ベース間に共通に挿入さ
れた抵抗Ｒ１とによりスイツチ回路を構成し、こ
のスイツチ回路の動作により、出力用のPNPト
ランジスタＱ３、NPNトランジスタＱ４をオン
させるか、またはNPNトランジスタＱ５、NPN
トランジスタＱ６をオンさせるように構成されて
いる。 すなわち、信号入力端子Ｔ１に正の入力電流
ｉ+が流れた場合には、i+×R1の電圧が発生し、
この電圧値がトランジスタＱ２のベース・エミツ
タ間電圧Vbe２よりも大きいとトランジスタＱ２
がオンし、その結果トランジスタＱ５，Ｑ６がオ
ンする。この時、トランジスタＱ１，Ｑ３，Ｑ４
はオフ状態である。また、信号入力端子Ｔ１に負
の入力電流i-が流れた場合には、 i-×R1の電圧が発生し、この電圧値がトラン
ジスタＱ１のベース・エミツタ間電圧Vbe１より
も大きいとトランジスタＱ１がオンし、この結果
トランジスタＱ３、トランジスタＱ４がオンす
る。この時、トランジスタＱ２，Ｑ５，Ｑ６はオ
フである。 出力端子Ｔ２からの出力信号の最大電圧値
Vmaxは飽和状態において、 Vmax＝Vcc−Vbe4−Vces3 …… となる。ここで、Vccは電源電位、Vbe４はトラ
ンジスタＱ４のベース・エミツタ間電圧、Vces
３はトランジスタＱ３の飽和状態におけるコレク
タ・エミツタ間電圧である。 また、出力信号の最小電圧値Vminは、 Vmin＝Vces６ …… となる。ここで、Vces6６はトランジスタＱ６の
飽和状態におけるコレクタ・エミツタ間電圧であ
る。 また、出力トランジスタＱ４のコレクタ電流
ｃ４と出力トランジスタＱ６のコレクタ電流ｃ
６はそれぞれ c4＝i-×hfe2×hfe4 …… c6＝i+×hfe2×hfe6 …… となる。 このようにこの回路は大きな出力振幅と出力電
流を得ることができるが、スイツチ回路を利用し
たスイツチング駆動方式であるためスイツチング
による電気ノイズの発生があり、出力波形に歪み
が生じてしまう。このためモータの円滑な駆動を
行なうには、そのノイズ対策として大きなコンデ
ンサ等を外付けする必要があり、小型化、コスト
の点で不利である。 そこで最近では第３図に示したようにスイツチ
ング駆動方式に変わつてアナログ駆動方式の回路
が使用されるようになつてきた。第４図にそのア
ナログ駆動方式の回路を示す。 第４図に示されている回路は、ダーリントン接
続されたプルアツプ用NPNトランジスタＱ９，
Ｑ１０と、プルダウン用PNPおよびNPNトラン
ジスタＱ１１，Ｑ１２とを差動増幅器１１の出力
を用いて制御すると共に、ダイオードＤ１，Ｄ
２，トランジスタＱ９，Ｑ１０，ダイオードＤ
３，Ｄ４，トランジスタＱ８，Ｑ１１によるルー
プを形成することで、信号入力端子Ｔ１に信号が
供給されない場合すなわちi+＝i-＝Ｏ付近の
時に出力段のトランジスタＱ１０に流れる電流を
そのループの各トランジスタのエミツタ面積の比
で制御する構成である。 信号入力端子Ｔ１に正の信号電流i +が流れる
と、差動増幅器１１の正転入力端子の電圧は Vref＋Ii+×R2となり、差動増幅器１１の出力は
“Ｈ”レベルとなる。この結果、PNPトランジス
タＱ５，Ｑ６より成るカレントミラー回路の出力
電流がトランジスタＱ９のベースに流れ、トラン
ジスタＱ９，Ｑ１０がオン状態になる。この時、
トランジスタＱ１１，Ｑ１２はオフ状態である。 また、信号入力端子Ｔ１に負の電流Ii-が流れ
ると、差動増幅器１１の正転入力端子の電圧は Vref−Ii-×Ｒ２となり、差動増幅器１１の出力
は“Ｌ”レベルとなる。この結果、PNPトラン
ジスタＱ１１、NPNトランジスタＱ１２がオン
状態となる。この時、トランジスタＱ９，Ｑ１０
はオフである。 このように差動増幅器を利用したアナログ駆動
方式にすると、スイツチングによる電気ノイズの
発生がないため安定した出力波形を得ることがで
きる。 また、出力トランジスタＱ１０のコレクタ電流
Ic１０、出力トランジスタＱ１２のコレクタ電流
Ic１２はそれぞれ Ic10＝Ic6×hfe9×hfe10 …… Ic12＝Ic7×hfe8×hfe12 …… となり、十分な出力電流を得ることができる。 しかしながら、出力端子Ｔ２からの出力信号の
最大電圧値Vmaxは飽和状態において、 Vmax＝Vcc−Vbe10−Vbe9−Vces6 …… となり、第３図の回路に比べ低下する。ここで、
Vccは電源電位、Vbe１０はトランジスタＱ１０
のベース・エミツタ間電圧、Vbe９はトランジス
タＱ９のベース・エミツタ間電圧、Vces６はト
ランジスタＱ６の飽和状態におけるコレクタ・エ
ミツタ間電圧である。 また、出力信号の最小電圧値Vminは、 Vmin＝Vces12 …… となる。ここで、Vces１２はトランジスタＱ１
２の飽和状態におけるコレクタ・エミツタ間電圧
である。 前記第式、第式より分るようにその出力振
幅は第３図の回路よりも低下する欠点がある。し
たがつて、第４図の回路ではモータにかかる電圧
が下がり、充分なトルクを得ることができない。 尚、この回路は全体として増幅器の構成である
ので、その相互抵抗Rmは、入力電流をIi、出力
電圧をVoとすると、 R2・Ii ＝｛R3・Vo／（R3＋R4）｝ の関係より、 Rm＝Vo／Ii ＝R2（R3＋R4）／R3 となり、ここで、R2＝R3とおくと、 Rm＝R3＋R4 となる。 （発明が解決しようとする問題点） この発明は前記のような点に鑑みなされたもの
で、従来の出力回路ではスイツチング駆動方式に
するとノイズの発生により安定した出力が得られ
ず、またアナログ駆動方式にすると出力波形は安
定するが出力振幅が低してしまう点を改善し、ア
ナログ駆動方式でしかも充分に大きな出力振幅を
得ることができる出力回路を提供することを目的
とする。 ［発明の構成］ （問題点を解決するための手段と作用） この発明による出力回路にあつては、第１およ
び第２の電源電位供給端子と、入力信号に応じた
差動出力を出力する差動増幅器と、この差動増幅
器の出力が各々のベースにそれぞれ供給される第
１極性の第１のトランジスタおよび第２極性の第
２のトランジスタと、前記第１の電源電位供給端
子に前記第２のトラジスタのエミツタを接続する
手段と、前記第２の電源電位供給端子に前記第２
のトランジスタのエミツタを接続する手段と、前
記第１のトランジスタのコレクタ電流に応じた信
号を出力端子に供給する手段と、前記第２のトラ
ンジスタコレクタの電流に応じた信号を前記出力
端子に供給する手段とを具備したものである。 このような構成の出力回路にあつては、差動増
幅器を用いたアナログ駆動方式であるためスイツ
チングによるノイズの発生を抑えることができ、
しかもスイツチ駆動方式と同等の充分に大きな出
力振幅を得ることができる。 （実施例） 以下、図面を参照してこの発明の実施例を説明
する。 第１図はこの発明の一実施例に係る出力回路を
示すもので、この回路は第４図の従来の回路と同
様に差動増幅器１１を用いたアナログ駆動方式
で、しかも充分に大きな出力振幅を得ることがで
きる出力回路の構成例である。 すなわち、差動増幅器１１の出力にはNPNト
ランジスタＱ１１のベースとPNPトランジスタ
Ｑ１２のベースが結合されており、そのNPNト
ランジスタＱ１１のコレクタにはプルアツプ用の
NPNトランジスタＱ１４にダーリントン接続さ
れたNPNトランジスタＱ１３のベースが結合さ
れている。また、トランジスタＱ１１のエミツタ
と接地GND端子間には電流源Ｉ１が挿入されて
いる。 一方、PNPトランジスタＱ１２のエミツタは
ダイオードＤ１０を介して電源Ｖc.c.端子に接続さ
れており、またそのコレクタは、プルダウン用の
NPNトランジスタＱ１６にダーリントン接続さ
れたNPNトランジスタＱ１５のベースに接続さ
れている。 さらに、ダイオードＤ１０のカソードには
NPNトランジスタＱ１７のコレクタが接続され、
そのエミツタはトランジスタＱ１１のエミツタに
共通接続されている。またトランジスタＱ１７の
ベース・コレクタ間には抵抗Ｒ５が挿入され、そ
のベースと接地GND端子間には電流源Ｉ２が挿
入されている。 そして、電源Vcc端子と接地GND端子間に直
列接続されたプルアツプ用トランジスタＱ１４と
プルダウン用トランジスタＱ１６との直列接続点
から出力信号が取出されると共に、この信号出力
端子Ｔ２は帰還抵抗Ｒ４を介して差動増幅器１１
の反転入力に接続されている。 すなわち、信号入力端子Ｔ１に正の入力電流Ii
＋が流れると、差動増幅器１１の正転入力端子に
はIi+×R2＋Vrefの電圧が供給され、差動増幅器
１１の出力は“Ｈ”レベルとなる。この結果、ト
ランジスタＱ１１，Ｑ１３，Ｑ１４がオンし、出
力端子Ｔ２は“Ｈ”レベルとなる（この時、トラ
ンジスタＱ１２，Ｑ１５，Ｑ１６はオフである）。 この場合、NPNトランジスタＱ１１がオンす
るためには、差動増幅器１１の出力電位Ｖ１が、 V1＞Vcc−Vf−I2・R5−Vbe17＋Vbe11 ……′ の関係を満たすことが必要となる。 また、信号入力端子Ｔ１に負の入力電流Ii-が
供給されると、Ii-×R2の電圧が発生して、差動
増幅器１１の出力は“Ｌ”レベルとなる。この結
果、PNPトランジスタＱ１２，Ｑ１５，NPNト
ランジスタＱ１６がオンし、信号出力端子Ｔ２は
“Ｌ”レベルとなる。 この場合、PNPトランジスタＱ１２がオンす
るための条件は、差動増幅器１１の出力電位Ｖ１
が、 V1＜Vcc−Vf−Vbe12 ……′ の関係を満たすことが必要となる。 前記′式および′式より分るように、各トラ
ンジスタのベース・エミツタ間電圧が等しいとす
ると、NPNトランジスタＱ１１とPNPトランジ
スタＱ１２が共にオフとなる不感帯の電圧幅は、
−I2・R5＋Vbe17となる。 したがつて、トランジスタのベース・エミツタ
間電圧VbeとI2・R5との関係を、 Vbe＞I2・R5となるように設定することにより、
入力信号が供給されない場合すなわち Ii-+＝Ii＝Ｏの場合において出力用のトランジス
タＱ１４に流れる電流を制御することができる。 また、ダイオードＤ１０はトランジスタＱ１１
のエミツタ電位をVfだけ低下させることにより、
トランジスタＱ１１，Ｑ１３，Ｑ１４がオするた
めに必要な関係を、 Vces11＋Vbe13＜Vbe17＋I2R5＋Ｖ ｆに設定し、トランジスタＱ１３，Ｑ１４が完全
にオン状態となるようにしている。 出力端子Ｔ２からの出力信号の最大電圧値 Vmaxは飽和状態において、 Vmax＝Vc−Vbe14−Vce13 ……′ となる。ここで、Vccは電源電位、Vbe１０はト
ランジスタＱ１０のベース・エミツタ間電圧、
Vbe９はトランジスタＱ９のベース・エミツタ間
電圧、 Vces６はトランジスタＱ６の飽和状態における
コレクタ・エミツタ間電圧である。。 また、出力信号の最小電圧値Vminは、 Vmin＝Vces6 ……′ となる。ここで、Vces１２はトランジスタＱ１
２の飽和状態におけるコレクタ・エミツタ間電圧
である。 このように、この出力回路ではアナログ駆動方
式で、第３図のスイツチング駆動方式の回路と同
じ出力振幅値を得ることができる。 また、出力トランジスタＱ１４のコレクタ電流
Ic１４、出力トランジスタＱ１６のコレクタ電流
Ic１６はそれぞれ Ic14≒Ie14＝I1×hfe13×hfe14 ……′ Ic16＝Ic12×hfe15×hfe16 ……′ となる。 またこの回路は全体として増幅器の構成である
ので、その相互抵抗Rmは、 R2・Ii ＝｛R3・Vo／（R3＋R4）｝ の関係より、 Rm＝R2（R3＋R4）／Ｒ３ R2＝R3とおくと、 Rm＝R3＋R4 となる。 このようなアナログ駆動方式の構成にすると電
気ノイズの発生が抑えられ、安定した出力波形を
得ることができ、しかも前記第′式、第′式よ
り分るようにその出力振幅はスイツチング駆動方
式の回路と同等となる。 第２図ＡおよびＢはそれぞれ第１図の回路の具
体的な構成例を示すもので、差動増幅器１１は、
NPNトランジスタＱ２１，Ｑ２２の差動トラン
ジスタ対と、PNPトランジスタＱ２２，Ｑ２３
より成るカレントミラー回路の能動負荷と、電流
源Ｉ３とにより構成され、第２図Ａではリーク電
流による誤動作の発生を防止するために、ダーリ
ントン接続されたプルアツプ用トランジスタＱ１
３，Ｑ１４、およびプルダウン用トラジスタＱ１
５，Ｑ１６の各ベース・エミツタ間に抵抗Ｒ１３
〜Ｒ１６をそれぞれ接続している。 また第２図Ｂは、プルアツプ用トランジスタＱ
１３，Ｑ１４、およびプルダウン用トランジスタ
Ｑ１５，Ｑ１６の各ベース・エミツタ間にダイオ
ードと抵抗とを並列に挿入し、これによつてその
トランジスタの入力電流を制限すると共に、差動
増幅器１１の出力インピーダンスを減少してトラ
ンジスタおける位相推移を抑えた例である。この
ようにすれば、トランジスタにおける位相推移に
よる出力信号の部分的発振を抑えることができ、
さらに安定した出力信号を得ることができる。 ［発明の効果］ 以上のようにこの発明によれば、差動増幅器を
用いたアナログ駆動方式であるのでノイズの発生
のない安定した出力が得られると共に、スイツチ
駆動方式と同等の充分に大きな出力振幅を得るこ
とが可能となる。
第１図はこの発明の一実施例に係る出力回路を
説明する回路図、第２図は第１図の回路をさらに
具体的に示す回路図、第３図および第４図はそれ
ぞれ従来の出力回路を説明する回路図である。 Ｑ１１，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７……
NPNトランジスタ、Ｑ１２，Ｑ１３……PNPト
ランジスタ、Ｒ２〜Ｒ５……抵抗、１１……差動
増幅器。
説明する回路図、第２図は第１図の回路をさらに
具体的に示す回路図、第３図および第４図はそれ
ぞれ従来の出力回路を説明する回路図である。 Ｑ１１，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７……
NPNトランジスタ、Ｑ１２，Ｑ１３……PNPト
ランジスタ、Ｒ２〜Ｒ５……抵抗、１１……差動
増幅器。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の電源電位供給端子と、 前記第１の電源電位供給端子と出力端子間に設
けられ、ダーリントン接続されたバイポーラトラ
ンジスタから構成されるプルアツプ回路と、 前記第２の電源電位供給端子と出力端子間に設
けられ、ダーリントン接続されたバイポーラトラ
ンジスタから構成されるプルダウン回路と、 前記出力端子に負帰還接続され、入力端子に供
給される正または負の入力電流に応じた差動出力
を出力する差動増幅器と、 前記プルアツプ回路を構成するダーリントン接
続されたトランジスタの初段トランジスタのベー
スにコレクタが結合され、エミツタが負荷回路を
介して前記第２の電源電位供給端子に結合され、
ベースに前記差動増幅器の出力が供給される第１
極性の第１のトランジスタと、 前記プルダウン回路を構成するダーリントン接
続されたトランジスタの初段トランジスタのベー
スにコレクタが結合され、エミツタが前記第１の
電源電位供給端子に結合され、ベースに前記差動
増幅器の出力が供給される第２極性の第２のトラ
ンジスタと、 前記第１および第２の電源電位供給端子間に接
続され、前記第２極性の第２のトランジスタが導
通される前記差動増幅器の出力電位よりも前記第
１極性の第１のトランジスタが導通される前記差
動増幅器の出力電位が高くなるように前記第１の
トランジスタのエミツタに所定の一定電位を供給
する定電圧発生回路とを具備することを特徴とす
るアナログ駆動方式の出力回路。 ２ 前記定電圧発生回路は、前記第１のトランジ
スタのエミツタにエミツタが接続され、コレクタ
が前記第１の電源電位供給端子に結合された第１
極性の第３のトランジスタと、この第３のトラン
ジスタのベースと前記第１の電源電位供給端子間
に結合された抵抗素子と、前記第３のトランジス
タのベースと前記第２の電源電位供給端子間に結
合された電流源とを具備することを特徴とする特
許請求の範囲第１項記載のアナログ駆動方式の出
力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201305A JPS6444610A (en) | 1987-08-12 | 1987-08-12 | Output circuit |
| US07/215,857 US4827158A (en) | 1987-08-12 | 1988-07-06 | Output circuit used in an output stage where large current and large output amplitude are required |
| KR1019880010220A KR960005376B1 (ko) | 1987-08-12 | 1988-08-11 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62201305A JPS6444610A (en) | 1987-08-12 | 1987-08-12 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444610A JPS6444610A (en) | 1989-02-17 |
| JPH0479171B2 true JPH0479171B2 (ja) | 1992-12-15 |
Family
ID=16438798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62201305A Granted JPS6444610A (en) | 1987-08-12 | 1987-08-12 | Output circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4827158A (ja) |
| JP (1) | JPS6444610A (ja) |
| KR (1) | KR960005376B1 (ja) |
Families Citing this family (7)
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| IT1228842B (it) * | 1989-02-21 | 1991-07-05 | Sgs Thomson Microelectronics | Circuito per la regolazione della corrente di base di un dispositivo di potenza a semiconduttore. |
| JPH04103218A (ja) * | 1990-08-22 | 1992-04-06 | Nec Corp | エミッタフォロア出力回路 |
| JP2586723B2 (ja) * | 1990-10-12 | 1997-03-05 | 日本電気株式会社 | センスアンプ |
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| WO2008086391A2 (en) * | 2007-01-10 | 2008-07-17 | Sikorsky Aircraft Corporation | Ice rate meter with virtual aspiration |
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| US8144325B2 (en) * | 2009-07-23 | 2012-03-27 | Rosemount Aerospace, Inc. | In-flight multiple field of view detector for supercooled airborne water droplets |
| ATE544678T1 (de) * | 2009-11-24 | 2012-02-15 | Agustawestland Spa | Luftfahrzeug mit einer vereisungsanzeige |
-
1987
- 1987-08-12 JP JP62201305A patent/JPS6444610A/ja active Granted
-
1988
- 1988-07-06 US US07/215,857 patent/US4827158A/en not_active Expired - Lifetime
- 1988-08-11 KR KR1019880010220A patent/KR960005376B1/ko not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR890004487A (ko) | 1989-04-22 |
| US4827158A (en) | 1989-05-02 |
| JPS6444610A (en) | 1989-02-17 |
| KR960005376B1 (ko) | 1996-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |