JPH04103218A - エミッタフォロア出力回路 - Google Patents

エミッタフォロア出力回路

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JPH04103218A
JPH04103218A JP2220203A JP22020390A JPH04103218A JP H04103218 A JPH04103218 A JP H04103218A JP 2220203 A JP2220203 A JP 2220203A JP 22020390 A JP22020390 A JP 22020390A JP H04103218 A JPH04103218 A JP H04103218A
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JP
Japan
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bipolar transistor
collector
npn bipolar
base
output
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JP2220203A
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Shiyuusei Tago
多胡　州星
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NEC Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

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  • Engineering & Computer Science (AREA)
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  • Mathematical Physics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路の出力回路に関し、特に、エミッタ
フォロア出力回路の回路構成に関する。
〔従来の技術〕 一般に、この種のエミッタフォロア出力回路は、差動ト
ランジスタ対からなる差動論理回路の出力側に接続され
て、後段に接続される負荷を駆動するための出力回路と
して用いられることが多い。
以後の説明では、上記の差動論理回路と、エミッタフォ
ロア出力回路とが組み合わされた回路をＥＣＬ（Ｅｍｉ
ｔｔｅｒ　　ＣｏｕｐｌｅｄＬｏｇｉｃ）回路と呼ぶこ
ととする。
第４図は、従来のエミッタフォロア出力回路を用いたＥ
ＣＬ回路の一例としてのインバータ回路の回路構成を示
す。
このインバータ回路は、差動論理回路１とエミッタフォ
ロア出力回路２とからなる。
差動論理回路１は、基本的には、２つのＮＰＮバイポー
ラトランジスタＱ、及びＱ２の差動対構成からなる。
ＮＰＮバイポーラトランジスタＱ１は、ベースが入力端
子３に接続され、コレクタが抵抗Ｒ１及びＲ２を介して
高位側電源端子４に接続されている。
このトランジスタは、入力トランジスタとして動作する
。
ＮＰＮバイポーラトランジスタＱ２は、ベースが基準電
源端子５に接続され、コレクタが抵抗Ｒ２を介して高位
側電源端子４に接続されている。
上記の２つのトランジスタのエミッタは共通に接続され
、更に、定電流源６を介して第１低位側電源端子７に接
続されている。
エミッタフォロア出力回路２は、出力トランジスタとし
てのＮＰＮバイポーラトランジスタＱ。
と定電流源８とからなる。
ＮＰＮバイポーラトランジスタＱ３は、コレクタが高位
側電源端子４に接続され、エミッタが定電流源８を介し
て第２低位側電源端子９に接続されている。
差動論理回路１からの出力信号は、出力のＮＰＮバイポ
ーラトランジスタＱ３のベースに入力され、インバータ
回路としての出力信号は、ＮＰＮバイポーラトランジス
タＱ３のエミッタに接続された出力端子１０に出力され
る。
なお、出力のＮＰＮバイポーラトランジスタＱ３のエミ
ッタに接続されている容量ＣＬは、配線容量や接合容量
を含めた、負荷としての容量を表したものである。
上述のように構成されたインバータ回路において、今、
入力端子３へ入力される信号の電位がハイレベルの時に
は、ＮＰＮバイポーラトランジスタＱ１が導通し、ＮＰ
ＮバイポーラトランジスタＱ２が非導通となる。
この時、出力端子１０に出力される出力信号の！位はロ
ウレベルとなる。
このロウレベルの電位の値は、高位側電源電位から、定
電流源６を流れる電流による抵抗Ｒ１及びＲＱにおける
電圧降下分と、出力のＮＰＮバイポーラトランジスタＱ
３のベース・エミッタ間順方向電圧だけ低位側にレベル
シフトした値となる。
次に、逆に、入力端子３への入力信号がロウレベルの時
には、入力のＮＰＮバイポーラトランジスタＱ１が非導
通となり、ＮＰＮバイポーラトランジスタＱ２が導通す
る。
この時、出力端子１０に出力される出力信号の電位はハ
イレベルとなる。
このハイレベルの電位の値は、高位側電源電位から、抵
抗Ｒ２における電圧降下分と、出力のＮＰＮバイポーラ
トランジスタＱ３のベース・エミッタ間順方向電圧だけ
低位側にレベルシフトした値となる。
〔発明が解決しようとする課題〕
上述したように、一般に、ＥＣＬ回路においては、出力
端子１０には、配線容量や接合容量による負荷容量が存
在している。
このため、出力信号の立ち上り・立ち下り時には、この
負荷容量ＣＬの充放電が伴なう。
この出力信号の立ち上りφ立ち下り時における負荷容量
ＣＬの充放電に関して、従来のエミッタフォロア出力回
路を用いたＥＣＬ回路について考えてみる。
この場合、出力信号の立ち上り時には、出力のＮＰＮバ
イポーラトランジスタＱ３からの駆動電流によって負荷
容量ＣＬが充電されるのであるが、このトランジスタの
駆動能力が大きく、十分に早い応答速度が得られるので
、定電流源８の電流値は少なくて良い。
ところが、これに対して、出力信号の立ち下り時には、
負荷容量ＣＬの電荷は定電流源８によって放電される。
従って、応答速度を早くするためには、定電流源８の電
流値を大きくしなければならない。
しかし、集積回路の大規模化が進む今日、回路の配線長
が長くなって負荷容量ＣＬが大きくなる一方であるのに
対して、定電流源の電流値については、消費電力を増大
させないために、配線長の増加に見合うだけの大きさに
はできないことから、従来のエミッタフォロア出力回路
では、出力信号の立ち下り時間が著しく長くなるという
問題が起っている。
本発明の目的は、上記の問題点を解決し、消費電力が小
さり、シかも高速で動作するエミッタフォロア出力回路
を提供することにある。
〔課題を解決するための手段〕
本発明のエミッタフォロア出力回路は、エミッタより出
力端子に電位を供給する第１のバイポーラトランジスタ
と、 この第１のバイポーラトランジスタに直列に接続され、
この第１のバイポーラトランジスタに電流を供給する第
２のバイポーラトランジスタと、前記第１のバイポーラ
トランジスタのコレクタと、前記第２のバイポーラトラ
ンジスタのベースとの間に接続して設けられ、前記第１
のバイポーラトランジスタのコレクタ電位の過渡的な変
化を検出して第２のバイポーラトランジスタのベース電
位を制御する手段とを有し、 前記第２のバイポーラトランジスタを流れる電流が、出
力信号が立ち下る時には、過渡的に、定常時の電流より
多ぐ流れ、その出力信号が立ち上る時には、過渡的に、
定常時の電流より少なく流れるように動作することを特
徴とする。
〔実施例〕
次に、本発明の好適な実施例について、図面を参照して
説明する。
第１図は、本発明の第１の実施例の回路構成を示す回路
図である。
本実施例は、第４図に示す従来のＥＣＬ回路と同様にイ
ンバータとしての動作をする。
本実施例は、第１図に示すように、差動論理回路１とエ
ミッタフォロア出力回路１１とからなるが、差動論理回
路１は従来のＥＣＬ回路におけるものと同一である。
エミッタフォロア出力回路１１は、エミッタが出力端子
１０に接続された出力のＮＰＮバイポーラトランジスタ
Ｑ３と、このトランジスタのエミッタにコレクタが接続
されたＮＰＮバイポーラトランジスタＱ４と、このＮＰ
ＮバイパーラトランジスタＱ４のベース電位を制御スル
ヘースハイアス回路１２と、同じ＜、ＮＰＮバイボーラ
トランジスタＱ４のベース電位を制御する容量Ｃ及び抵
抗Ｒ３とからなる。
ベースバイアス回路１２は、出力信号がハイレベル又は
ロウレベルの定常状態にある時の、ＮＰＮバイポーラト
ランジスタＱ４のベース電位を制御する。
一方、容量Ｃと抵抗Ｒ３とは、出力信号の立ち上り・立
ち下りの過渡時に、ＮＰＮバイポーラトランジスタＱ４
のベース電位を制御する。
本実施例では、出力のＮＰＮバイポーラトランジスタＱ
３のコレクタは、抵抗Ｒ３を介して高位側電源端子４に
接続されている。
又、ＮＰＮバイポーラトランジスタＱ４は、ベースが容
量ｃを介して出力のＮＰＮバイポーラトランジスタＱ３
のコレクタに接続され、エミッタが第２低位側電源端子
９に接続されている。
このトランジスタのベースは、又、ベースバイアス回路
１２の出力にも接続されている。
ベースバイアス回路１２は、３つの抵抗Ｒ４１Ｒ５及び
Ｒ８並びにＮＰＮ　トランジスタＱ５からなる。
ＮＰＮバイポーラトランジスタＱ５は、コレクタが抵抗
Ｒ４を介して高位側電源端子４に接続され、エミッタが
第２低位側電源端子９に直接接続され、ベースが直列に
接続された抵抗Ｒ５及びＲ６を介してＮＰＮバイポーラ
トランジスタＱ４ノヘースに接続されている。
抵抗Ｒ６とＲ６の接続点は、ＮＰＮバイポーラトランジ
スタＱＩ５のコレクタにも接続されている。
以下に、上述のような構成を持つ本実施例の動作につい
て、第１図に示す回路図および第２図（ａ）及び（ｂ）
に示す信号波形図を用いて説明する。
先ず、出力端子１０に出力される信号がハイレベル又は
ロウレベルの定常状態にある時を考える。
この場合、ＮＰＮトランジスタＱ４のベースは、ベース
バイアス回路１２から一定電位を与えられて、コレクタ
に定常電流が流れている。
つまり、ＮＰＮバイポーラトランジスタＱ４及びＱ５の
ベース会エミッタ間順方向電圧をそれぞＶＦ４及びれＶ
ア。とし、抵抗Ｒ５及びＲ８に流れる電流の大きさをそ
れぞれ■、及び■６とするとＶＦ４は、次式で表される
。
Ｖ　ｐ、ｓ＝　Ｖ　Ｆ５＋　Ｒ５・ｌ５−Ｒθ・Ｉｅ　
　　（ｔ）この電圧Ｖア。によって、ＮＰＮバイポーラ
トランジスタＱ４のコレクタには、次式で表されるコレ
クタ電流工。４が定常的に流れる。
ボルツマン定数、Ｔは絶対温度である。
今、入力端子３への入力信号がロウレベルにあるとすれ
ば、出力端子１０にはハイレベルの信号が出力されてい
る。
この時、ＮＰＮバイポーラトランジスタＱ４のベース会
エミッタ間順方向電圧ＶＦ４は（１）式で与えられ、コ
レクタ、つまり、ＮＰＮバイポーラトランジスタＱ３の
エミッタには０式で与えられる電流Ｉｃ４が流れている
。
ここで、出力のＮＰＮバイポーラトランジスタＱ３の電
流増幅率をβとすると、ＮＰＮバイポーラトランジスタ
Ｑ３のコレクタには、 の定常電流Ｉ。３が流れている。
従って、ＮＰＮバイポーラトランジスタＱ３のコレクタ
電位は、高位側電源電位からこのコレクタ電流１ｃ３に
よる抵抗Ｒ３での電圧降下の分だけレベレシフトした電
位となっている。
ここで、上記のような状態にある時、入力端子３への入
力信号がロウレベルからハイレベルに変化すると、定電
流源６を流れる電流の経路がＮＰＮバイポーラトランジ
スタＱ２からＮＰＮバイポーラトランジスタＱ１に切り
替る。
これによって、ＮＰＮバイポーラトランジスタＱ１のコ
レクタ電位、つまりＮＰＮバイポーラトランジスタＱ３
のベース電位が急激に立ち下る。
ところが、出力端子１０、つまりＮＰＮバイポーラトラ
ンジスタＱ３のエミッタ電位は、負荷容量ＣＬに蓄積さ
れた電荷が放電されないと電位が下らないので、初期の
過渡期にはこのＮＰＮバイポーラトランジスタＱ３のベ
ース電位に追随して立ち下ることができない。
従って、出力のＮＰＮバイポーラトランジスタＱ３のベ
ース・エミッタ間順方向電圧は、入力信号のレベル変化
の初期の過渡期において、定常時の値に対して小さくな
る。
そして、このＮＰＮバイポーラトランジスタＱ３におい
ても、ベース・エミッタ間電圧とコレクタ電流との間に
は０式と同様の関係が成立するので、このトランジスタ
のコレクタ電流は前述した定常状態での電流値に比べて
減少する。
その結果、出力のＮＰＮバイポーラトランジスタＱ３の
コレクタ電位は、第２図（ａ）に示すように、上昇する
。
次いで、上記のＮＰＮバイポーラトランジスタＱ３のコ
レクタ電位の上昇に伴って、ＮＰＮバイポーラトランジ
スタＱ４のベース電位が過渡的に上昇する。
これは、ＮＰＮバイポーラトランジスタＱ３のコレクタ
とＮＰＮバイポーラトランジスタＱ４のベースとが、容
量Ｃによって容量結合されているからである。
この結果、ＶＦ４が増加することにより０式に従ってＮ
ＰＮバイポーラトランジスタＱ４のコレクタ電流が、第
２図（ｂ）に示すように、過渡的に増大する。
このＮＰＮバイポーラトランジスタＱ４のコレクタ電流
の過渡的な増大は、負荷容量ＯＬに蓄積されている電荷
が放電されるまで続き、その大きさは、第２図（ｂ）に
示すように、負荷容量ＣＬの大きさに応じて大きくなる
。
負荷容量ＣＬの電荷は、上記の増大したコレクタ電流に
よって放電されるので、出力端子１０の電位は、第２図
（ａ）に示すように、急激に立ち下る。
出力端子１０への出力信号のレベルがロウレベルに立ち
下った後は、ＮＰＮバイポーラトランジスタＱ４のコレ
クタ電流は、出力のＮＰＮバイポーラトランジスタＱ３
を流れ、ＮＰＮバイポーラトランジスタＱ４のベース電
位は、ベースバイアス回路１２より与えられる一定電位
に戻り、ＮＰＮバイポーラトランジスタＱ３のコレクタ
電位およびＮＰＮバイポーラトランジスタＱ４のコレク
タ電流は、第２図（ａ）及び（ｂ）に示すように、定常
値に戻る。
次に、入力端子３への入力信号が、ハイレベルからロウ
レベルに立ち下る場合を考える。
この場合は、定電流源６の電流経路が、ＮＰＮバイポー
ラトランジスタＱ工からＮＰＮバイポーラトランジスタ
Ｑ２に切り替ってＮＰＮバイポーラトランジスタＱ１の
コレクタ電位、つまり出力のＮＰＮバイポーラトランジ
スタＱ３のベース電位が急激に立ち上る。
ところが出力端子１０、つまり出力のＮＰＮバイポーラ
トランジスタＱ３のエミッタ電位は、負荷容量ＣＬが充
電されてから立ち上がるので１入力信号のレベル変化の
初期の過渡期にはベース電位に追随できず、出力のＮＰ
ＮバイポーラトランジスタＱ３のベース・エミッタ間電
圧が増大する。
その結果、ＮＰＮバイポーラトランジスタＱ３のコレク
タ電流は定常状態での値に対して過渡的に増大し、この
ＮＰＮバイポーラトランジスタＱ３のコレクタ電位が、
第２図（ａ）に示すように、過渡的に低下する。
上記のＮＰＮバイポーラトランジスタＱ３のコレクタ電
位の低下に伴って、ＮＰＮバイポーラトランジスタＱ４
のベース電位も降下する。
その結果、ＮＰＮバイポーラトランジスタＱ４のコレク
タ電流が、第２図（ｂ）に示すように、過渡的に減少し
、負荷容量ＣＬが、出力のＮＰＮバイポーラトランジス
タＱ３によって充電されることにより、出力端子１０の
電位は急激に立ち下る。
第２図に、本発明の効果を確認するために、本実施例に
おいて、負荷容量ＣＬの値を、ＣＬ　＝Ｏ，０，５，及
び１．ＯｐＦ とした時のそれぞれについて、動作時の信号波形を観測
した結果を示す。
第２図（ａ）は、上記の動作時における出力信号および
ＮＰＮバイポーラトランジスタＱ３のコレクタの電位の
波形を示す図である。
又、第２図（ｂ）は、第２図（ａ）に対応する時間帯に
おけるＮＰＮバイポーラトランジスタＱ４のコレクタ電
流の波形を示す図である。
更に、第２図（ａ）には、第４図に示す従来のエミッタ
フォロア出力回路において、定電流源８の電流値が０　
、４　ｍ　Ａ　ｓ負荷容量ＣＬが１．ＯｐＦの場合の出
力信号の立ち下り波形も併せて示しである。
なお、本実施例の動作条件は下記の通りである。
（１）高位側電源電位；ＯＶ ■第１低位側電源電位；−４，５Ｖ （３）第２低位側電源電位；−３，３Ｖ（２）基準電源
端子電位；−１，４Ｖ ■入出力信号ハイレベル；−１，ＩＶ 入出力信号ロウレベル；−１，７Ｖ （６）抵抗Ｒ，；１．０７５にΩ 抵抗Ｒ２；２．１５にΩ 抵抗Ｒｓ　：　１．０７５にΩ 抵抗Ｒ４，ＲＩＳ及びＲｅ　；８．３にΩ■容量Ｃｏｏ
、１ｐＦ 第２図（ａ）において、負荷容量ＣＬが１．０ｐＦの場
合について、本実施例の出力信号の立ち下り波形と従来
のエミッタフォロア出力回路の出力信号の立ち下り波形
とを比較すると、本実施例の出力信号波形の方が急峻に
立ち下っていて、本発明の効果が表れていることが分る
。
又、本実施例において、負荷容量ＣＬが変化した場合に
は、ＮＰＮバイポーラトランジスタＱ４のコレクタ電流
が、第２図（ｂ）に示されるように、負荷容量の大きさ
に応じて大きくなり、これによって負荷容量の大きさに
関らず出力信号の立ち下り時間が改善されており、本発
明の効果が表れていることが確認される。
次に、本発明の第２の実施例について述べる。
第３図は、本発明の第２の実施例の回路構成を示す回路
図である。
本実施例と、第１図に示した第１の実施例との違いは、
本実施例では、出力のＮＰＮバイポーラトランジスタＱ
３のコレクタと高位側電源端子４との間に、ＮＰＮバイ
ポーラトランジスタＱ８が設けられていることである。
このトランジスタは、コレクタとベースが共通に高位側
電源端子４に接続され、エミッタが出力のＮＰＮバイポ
ーラトランジスタＱ３のコレクタに接続されている。
本実施例は、第１の実施例の効果を含み、更に、下記の
効果も併せ持っている。
負荷容量ＣＬが特に大きい場合は、出力端子１０の電位
の立ち上り時に過渡的に流れるＮＰＮバイポーラトラン
ジスタＱ３のコレクタ電流が多くなりすぎる。
このため、ＮＰＮバイポーラトランジスタＱ３のコレク
タ電位が低くなりすぎて、このトランジスタが飽和して
しまう、或いはこのトランジスタのコレクタ電位が定常
値に戻る迄の時間が長くなって、本発明の高速性が損わ
れてしまう。
本実施例のようにＮＰＮバイポーラトランジスタＱ８を
設けると、出力のＮＰＮバイポーラトランジスタＱ３の
コレクタ電位をクランプすることができて、上述の高速
性の低下を防ぐことができるので、本発明の適用範囲を
更に広げることができる。
なお、これまでの第１の実施例および第２の実施例の説
明においてはエミッタフォロア出力回路の前段にあって
論理演算を行なう論理回路として、差動トランジスタ対
からなる差動論理回路を用いて説明したが、本発明がこ
れに限られるものではなく、他の回路形式の論理回路に
も適用できることは明らかである。
又、ベースバイアス回路およびコレククタ電位クランプ
回路についても、一般によく用いられる回路を用いたが
、本発明の効果がこれに限られるものではないことも明
らかである。
〔発明の効果〕
以上説明したように、本発明によれば、エミッタフォロ
ア出力回路に流れる電流を、定常状態では出力端子の電
位レベルによらず少なくしておき、出力信号の立ち下り
時には過渡的に、しかも負荷容量の大きさに応じて多く
流して負荷容量を急速に放電させ、出力信号の立ち上り
時には過渡的に少なくシ、負荷容量を出力のトランジス
タで急速に充電することによって、消費電力が少なくし
かも高速で動作するエミッタフォロア出力回路を得るこ
とができる。
子、５・・・基準電源端子、６，８・・・定電流源、７
・・・第１低位側電源端子、９・・・第２低位側電源端
子、１０・・・出力端子、１２・・・ベースバイアス回
路。

Claims (4)

    【特許請求の範囲】
  1. （１）エミッタから出力端子に電位を供給する第１のバ
    イポーラトランジスタと、 この第１のバイポーラトランジスタに直列に接続され、
    この第１のバイポーラトランジスタに電流を供給する第
    ２のバイポーラトランジスタと、前記第１のバイポーラ
    トランジスタのコレクタと、前記第２のバイポーラトラ
    ンジスタのベースとの間に接続して設けられ、前記第１
    のバイポーラトランジスタのコレクタ電位の過渡的な変
    化を検出して第２のバイポーラトランジスタのベース電
    位を制御する手段とを有し、 前記第２のバイポーラトランジスタを流れる電流が、出
    力信号が立ち下る時には、過渡的に、定常時の電流より
    多く流れ、その出力信号が立ち上る時には、過渡的に、
    定常時の電流より少なく流れるように動作することを特
    徴とするエミッタフォロア出力回路。
  2. （２）ベースが外部信号入力端子に接続され、コレクタ
    が抵抗を介して高位側電源端子に接続され、エミッタが
    出力端子に接続された第１のＮＰＮバイポーラトランジ
    スタと、 ベースがベースバイアス回路の出力部に接続され、コレ
    クタが出力端子に接続され、エミッタが低位側電源端子
    に接続された第２のＮＰＮバイポーラトランジスタとを
    含み、 前記第１のＮＰＮバイポーラトランジスタのコレクタと
    前記第２のＮＰＮバイポーラトランジスタのベースとが
    容量結合されていることを特徴とするエミッタフォロア
    出力回路。
  3. （３）請求項２記載のエミッタフォロア出力回路におい
    て、第１のＮＰＮバイポーラトランジスタのコレクタと
    高位側電源端子との間に、コレクタ電位クランプ回路を
    設けたことを特徴とするエミッタフォロア出力回路。
  4. （４）請求項２あるいは請求項３記載のエミッタフォロ
    ア出力回路において、 ベースバイアス回路は、コレクタが第１の抵抗を介して
    高位側電源端子に接続され、エミッタが低位側電源端子
    に接続されたＮＰＮバイポーラトランジスタと、 このＮＰＮバイポーラトランジスタのコレクタとベース
    との間に接続された第２の抵抗と、前記第１の抵抗と前
    記第２の抵抗の接続点に接続され、他端を出力部とする
    第３の抵抗とからなり、前記コレクタ電位クランプ回路
    は、コレクタとベースとが高位側電源端子に接続され、
    エミッタが前記第１のバイポーラトランジスタのコレク
    タに接続されたＮＰＮバイポーラトランジスタからなる
    ことを特徴とするエミッタフォロア出力回路。
JP2220203A 1990-08-22 1990-08-22 エミッタフォロア出力回路 Pending JPH04103218A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1047194A1 (en) * 1999-04-23 2000-10-25 STMicroelectronics S.r.l. High-frequency clipping stage
CN1689276A (zh) * 2002-04-01 2005-10-26 斯科特·D·莫多克 组合收费电话和无线接入技术的数据通信系统
US9425748B2 (en) 2014-05-20 2016-08-23 Freescale Semiconductor, Inc. Amplifier circuit, bi-stage amplifier circuit, multi-stage amplifier circuit, RF-amplifier circuit, receiver section, RF-transceiver, and integrated circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE644317A (ja) * 1963-02-25
US4331887A (en) * 1980-06-23 1982-05-25 International Business Machines Corporation Current switch driving circuit arrangements
US4623803A (en) * 1983-11-08 1986-11-18 Advanced Micro Devices, Inc. Logic level translator circuit for integrated circuit semiconductor devices having transistor-transistor logic output circuitry
US4683383A (en) * 1984-07-19 1987-07-28 Tandem Computers Incorporated Driver circuit for a three-state gate array using low driving current
US4672242A (en) * 1986-03-06 1987-06-09 Advanced Micro Devices, Inc. Reduced power/temperature controlled TTL tri-state buffer utilizing three phase splitter transistors
JPS6444610A (en) * 1987-08-12 1989-02-17 Toshiba Corp Output circuit
US4926065A (en) * 1987-11-17 1990-05-15 Applied Micro Circuits Corporation Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
JPH01190021A (ja) * 1988-01-25 1989-07-31 Sharp Corp パルス増幅回路
US4835455A (en) * 1988-09-15 1989-05-30 Honeywell Inc. Reference voltage generator
FR2641143A1 (en) * 1988-12-27 1990-06-29 Thomson Composants Militaires Output buffer amplifier in bipolar technology
KR930009491B1 (ko) * 1989-09-18 1993-10-04 후지쓰 가부시끼가이샤 Ecl회로
US5059827A (en) * 1990-07-31 1991-10-22 Motorola, Inc. ECL circuit with low voltage/fast pull-down

Also Published As

Publication number Publication date
US5233234A (en) 1993-08-03
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DE69128856T2 (de) 1998-07-30
DE69128856D1 (de) 1998-03-12
EP0473352B1 (en) 1998-02-04

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