JPH07109979B2 - シュミット回路 - Google Patents
シュミット回路Info
- Publication number
- JPH07109979B2 JPH07109979B2 JP1151624A JP15162489A JPH07109979B2 JP H07109979 B2 JPH07109979 B2 JP H07109979B2 JP 1151624 A JP1151624 A JP 1151624A JP 15162489 A JP15162489 A JP 15162489A JP H07109979 B2 JPH07109979 B2 JP H07109979B2
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- JP
- Japan
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- transistor
- power supply
- emitter
- base
- collector
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシュミット回路に関し、特にしきい値電圧の温
度依存性を改善したシュミット回路に関する。
度依存性を改善したシュミット回路に関する。
従来、かかるシュミット回路としては、一対のトランジ
スタの一方のベースに入力信号を供給し、定電流源や前
記一対のトランジスタのコレクタにそれぞれ他のトラン
ジスタを接続し、出力信号を得るシュミット回路が良く
知られている。
スタの一方のベースに入力信号を供給し、定電流源や前
記一対のトランジスタのコレクタにそれぞれ他のトラン
ジスタを接続し、出力信号を得るシュミット回路が良く
知られている。
第４図はかかる従来の一例を示すシュミット回路であ
る。
る。
第４図に示すように、このシュミット回路は抵抗R1〜R5
と、トランジスタQ1〜Q3,Q5,Q6と、入力端子１および出
力端子２と、定電流源用電源端子3,高位側電源端子４お
よび低位側電源端子５とを備えている。この回路は一般
的にエミッタ結合論理（以下、ECLという。）における
シュミット回路として用いられ、特に高位側電源端子４
はアースに、また低位側電源端子５は負の電源に接続さ
れることが多い。また、定電流源用電源端子３とトラン
ジスタQ6および抵抗R3により定電流源を構成している。
と、トランジスタQ1〜Q3,Q5,Q6と、入力端子１および出
力端子２と、定電流源用電源端子3,高位側電源端子４お
よび低位側電源端子５とを備えている。この回路は一般
的にエミッタ結合論理（以下、ECLという。）における
シュミット回路として用いられ、特に高位側電源端子４
はアースに、また低位側電源端子５は負の電源に接続さ
れることが多い。また、定電流源用電源端子３とトラン
ジスタQ6および抵抗R3により定電流源を構成している。
かかるシュミット回路において、入力端子１が“L"レベ
ルであると、トランジスタQ1はオフ状態、トランジスタ
Q3はオン状態にあり、出力端子２は“L"レベルを示して
いる。このとき、抵抗R1にはトランジスタQ2へのベース
電流しか流れないので、節点６の電位は高電位側電源
（約0V）とほぼ等しい。従って、入力の正方向しきい値
電圧VT +は次の（１）式のように設定される。
ルであると、トランジスタQ1はオフ状態、トランジスタ
Q3はオン状態にあり、出力端子２は“L"レベルを示して
いる。このとき、抵抗R1にはトランジスタQ2へのベース
電流しか流れないので、節点６の電位は高電位側電源
（約0V）とほぼ等しい。従って、入力の正方向しきい値
電圧VT +は次の（１）式のように設定される。
VT +＝−VBE2 ……（１） ここで、VBE2はトランジスタQ2のベース・エミッタ間順
方向電圧である。
方向電圧である。
次に、入力端子１の入力電圧レベルが上昇して正方向し
きい値電圧VT +を越えると、トランジスタQ1にコレクタ
電流が流れるので、正帰還作用によりトランジスタQ1が
オン状態、トランジスタQ3がオフ状態になり、出力端子
２は“H"レベルに切り換わる。このとき、抵抗R1にトラ
ンジスタQ1のコレクタ電流I2が流れて抵抗R1の両端に電
位差I2・R1が生じるので、入力の負方向しきい値電圧VT -
は、 VT -＝−I2・R1−VBE2 ……（２） に設定される。
きい値電圧VT +を越えると、トランジスタQ1にコレクタ
電流が流れるので、正帰還作用によりトランジスタQ1が
オン状態、トランジスタQ3がオフ状態になり、出力端子
２は“H"レベルに切り換わる。このとき、抵抗R1にトラ
ンジスタQ1のコレクタ電流I2が流れて抵抗R1の両端に電
位差I2・R1が生じるので、入力の負方向しきい値電圧VT -
は、 VT -＝−I2・R1−VBE2 ……（２） に設定される。
しかしながら、この第４図に示す従来回路においては、
上述した（１）式から明らかなように正方向しきい値電
圧がトランジスタQ2のベース・エミッタ間順方向電圧に
より決定され、任意に設定できないという問題がある。
上述した（１）式から明らかなように正方向しきい値電
圧がトランジスタQ2のベース・エミッタ間順方向電圧に
より決定され、任意に設定できないという問題がある。
第５図はこの問題を解決するための従来の他の例を示す
シュミット回路図である。
シュミット回路図である。
第５図に示すように、かかるシュミット回路は第４図の
回路における節点６と低電位側電源端子５との間にトラ
ンジスタQ7および抵抗R7を接続し、トランジスタQ7のベ
ースを定電流源端子３で駆動するようにした回路であ
る。このシュミット回路における入力のしきい値電圧は
以下の（３），（４）式にて設定される。
回路における節点６と低電位側電源端子５との間にトラ
ンジスタQ7および抵抗R7を接続し、トランジスタQ7のベ
ースを定電流源端子３で駆動するようにした回路であ
る。このシュミット回路における入力のしきい値電圧は
以下の（３），（４）式にて設定される。
VT +＝I1・R1−VBE2 ……（３） VT -＝−（I1＋I2）R1−VBE2 ……（４） ここで、I1はトランジスタQ7のコレクタ電流、I2は前述
したようにトランジスタQ1のコレクタ電流、VBE2はトラ
ンジスタQ2のベース・エミッタ間順方向電圧である。
したようにトランジスタQ1のコレクタ電流、VBE2はトラ
ンジスタQ2のベース・エミッタ間順方向電圧である。
第６図は第５図に示す回路の入力電圧のジャンクション
温度依存特性図である。
温度依存特性図である。
第６図に示すように、第５図のシュミット回路はヒステ
リシス幅VT +−VT -＝200mVに設定したとき、ジャンクシ
ョン温度Tj（℃）の上昇とともに、入力VINの正および
負しきい値電圧VT +およびVT -が上昇していく状態を示し
ている。尚、ここでVIHおよびVILはそれぞれ高レベル入
力電圧と低レベル入力電圧とを表わしている。
リシス幅VT +−VT -＝200mVに設定したとき、ジャンクシ
ョン温度Tj（℃）の上昇とともに、入力VINの正および
負しきい値電圧VT +およびVT -が上昇していく状態を示し
ている。尚、ここでVIHおよびVILはそれぞれ高レベル入
力電圧と低レベル入力電圧とを表わしている。
上述したこれら従来のシュミット回路は、入力のしきい
値電圧に温度依存性をもつという欠点がある。
値電圧に温度依存性をもつという欠点がある。
すなわち、上述した（１）〜（４）式からわかるよう
に、入力のしきい値電圧において、トランジスタQ2のベ
ース・エミッタ間順方向電圧VBE2が有する温度依存性
（2mV/℃）がそのままあらわれる。
に、入力のしきい値電圧において、トランジスタQ2のベ
ース・エミッタ間順方向電圧VBE2が有する温度依存性
（2mV/℃）がそのままあらわれる。
近年のECLは大規模化および高消費電力化が進んでいる
ので、これに対処するためのECLの入出力レベルは温度
依存性のない特性を有するデバイスが主流となってい
る。すなわち、ECL入力の“H"レベルVIHと、“L"レベル
VILとはすべての温度内において、 VIH＝−1.165V ……（５） VIL＝−1.475V ……（６） を保証する必要がある。よって、しきい値電圧VT +とVT -
は動作保証のすべての温度範囲内にて（５）および
（６）式の間に存在しなければならない。
ので、これに対処するためのECLの入出力レベルは温度
依存性のない特性を有するデバイスが主流となってい
る。すなわち、ECL入力の“H"レベルVIHと、“L"レベル
VILとはすべての温度内において、 VIH＝−1.165V ……（５） VIL＝−1.475V ……（６） を保証する必要がある。よって、しきい値電圧VT +とVT -
は動作保証のすべての温度範囲内にて（５）および
（６）式の間に存在しなければならない。
ここで、第４図および第５図に示すシュミット回路にお
いて、デバイスのジャンクション温度Tj範囲がTj＝−40
℃〜＋150℃であれば、しきい値電圧の温度変化ΔV
Tは、 ΔVT＝ΔVBE2＝（2mv/℃）×190℃＝380mv＞VIH−VIL＝
310mv となる。
いて、デバイスのジャンクション温度Tj範囲がTj＝−40
℃〜＋150℃であれば、しきい値電圧の温度変化ΔV
Tは、 ΔVT＝ΔVBE2＝（2mv/℃）×190℃＝380mv＞VIH−VIL＝
310mv となる。
このように、従来のシュミット回路では、しきい値VT +,
VT -の温度依存性が大きいことにより、安定したヒステ
リシス幅を得ることができないばかりか、通常のECL入
力レベルすら満足できないという欠点がある。
VT -の温度依存性が大きいことにより、安定したヒステ
リシス幅を得ることができないばかりか、通常のECL入
力レベルすら満足できないという欠点がある。
本発明の目的は、かかる正および負のしきい値電圧が温
度依存性をもたないようにするとともに、通常のECL入
力レベルを満足してインターフェースを実現することの
できるシュミット回路を提供することにある。
度依存性をもたないようにするとともに、通常のECL入
力レベルを満足してインターフェースを実現することの
できるシュミット回路を提供することにある。
本発明のシュミット回路は、エミッタが定電流源を介し
て低電源に接続され且つコレクタが抵抗を介して高電源
に接続された第一のトランジスタと、前記第一のトラン
ジスタのコレクタにベースが接続され且つコレクタが高
電源に接続された第二のトランジスタと、ベースが前記
第二のトランジスタのエミッタとともに抵抗を介して低
電源に接続され、エミッタが前記第一のトランジスタの
エミッタと共に定電流源に接続され且つコレクタが抵抗
を介して高電源に接続された第三のトランジスタと、ベ
ースおよびコレクタがそれぞれ入力端子および高電源に
接続され且つエミッタが前記第一のトランジスタのベー
スと抵抗を介した低電源とに接続される第四のトランジ
スタと、ベースおよびコレクタがそれぞれ前記第三のト
ランジスタのコレクタおよび高電源に接続され且つエミ
ッタが出力端子と抵抗を介した低電源とに接続される第
五のトランジスタと、コレクタが前記第一および第三の
トランジスタのエミッタに接続され且つエミッタが抵抗
を介して低電源に接続されるとともに、ベースが定電源
端子に接続されて定電源回路を形成する第六のトランジ
スタとを含むことを特徴としている。
て低電源に接続され且つコレクタが抵抗を介して高電源
に接続された第一のトランジスタと、前記第一のトラン
ジスタのコレクタにベースが接続され且つコレクタが高
電源に接続された第二のトランジスタと、ベースが前記
第二のトランジスタのエミッタとともに抵抗を介して低
電源に接続され、エミッタが前記第一のトランジスタの
エミッタと共に定電流源に接続され且つコレクタが抵抗
を介して高電源に接続された第三のトランジスタと、ベ
ースおよびコレクタがそれぞれ入力端子および高電源に
接続され且つエミッタが前記第一のトランジスタのベー
スと抵抗を介した低電源とに接続される第四のトランジ
スタと、ベースおよびコレクタがそれぞれ前記第三のト
ランジスタのコレクタおよび高電源に接続され且つエミ
ッタが出力端子と抵抗を介した低電源とに接続される第
五のトランジスタと、コレクタが前記第一および第三の
トランジスタのエミッタに接続され且つエミッタが抵抗
を介して低電源に接続されるとともに、ベースが定電源
端子に接続されて定電源回路を形成する第六のトランジ
スタとを含むことを特徴としている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示すシュミット回路図
である。
である。
第１図に示すように、本実施例はエミッタが定電流源を
介して低電位側電源端子５に接続され且つコレクタが抵
抗R1を介して高電位側電源端子４に接続された第一のト
ランジスタQ1と、この第一のトランジスタQ1のコレクタ
にベースが接続され且つコレクタが高電位側電源端子４
に接続された第二のトランジスタQ2と、ベースが第二の
トランジスタQ2のエミッタとともに抵抗R4を介して低電
位側電源端子５に接続され、エミッタが第一のトランジ
スタQ1のエミッタと共に定電流源に接続され且つコレク
タが抵抗R2を介して高電位側電源端子４に接続された第
三のトランジスタQ3と、ベースが入力端子１に接続され
且つエミッタおよびコレクタがそれぞれ第一のトランジ
スタQ1のベースおよび高電位側電源端子４に接続される
とともに、エミッタが抵抗R6を介して低電位側電源端子
４に接続される第四のトランジスタQ4と、第三のトラン
ジスタQ3のコレクタにベースが接続され且つエミッタお
よびコレクタがそれぞれ出力端子２および高電位側電源
端子４に接続されるとともに、エミッタが抵抗R5を介し
て低電位側電源端子５に接続される第五のトランジスタ
Q5と、コレクタが第一および第三のトランジスタQ1およ
びQ3にエミッタに接続され且つエミッタが抵抗R3を介し
て低電位側電源端子５に接続されるとともに、ベースが
定電源端子３に接続された定電流源回路を構成する第六
のトランジスタQ6とを含んでいる。
介して低電位側電源端子５に接続され且つコレクタが抵
抗R1を介して高電位側電源端子４に接続された第一のト
ランジスタQ1と、この第一のトランジスタQ1のコレクタ
にベースが接続され且つコレクタが高電位側電源端子４
に接続された第二のトランジスタQ2と、ベースが第二の
トランジスタQ2のエミッタとともに抵抗R4を介して低電
位側電源端子５に接続され、エミッタが第一のトランジ
スタQ1のエミッタと共に定電流源に接続され且つコレク
タが抵抗R2を介して高電位側電源端子４に接続された第
三のトランジスタQ3と、ベースが入力端子１に接続され
且つエミッタおよびコレクタがそれぞれ第一のトランジ
スタQ1のベースおよび高電位側電源端子４に接続される
とともに、エミッタが抵抗R6を介して低電位側電源端子
４に接続される第四のトランジスタQ4と、第三のトラン
ジスタQ3のコレクタにベースが接続され且つエミッタお
よびコレクタがそれぞれ出力端子２および高電位側電源
端子４に接続されるとともに、エミッタが抵抗R5を介し
て低電位側電源端子５に接続される第五のトランジスタ
Q5と、コレクタが第一および第三のトランジスタQ1およ
びQ3にエミッタに接続され且つエミッタが抵抗R3を介し
て低電位側電源端子５に接続されるとともに、ベースが
定電源端子３に接続された定電流源回路を構成する第六
のトランジスタQ6とを含んでいる。
かかるシュミット回路においては、前述した第４図の従
来例と比較して異なる点は、トランジスタQ4および抵抗
R6を接続し且つトランジスタQ4のベースに入力端子１を
接続したことにある。
来例と比較して異なる点は、トランジスタQ4および抵抗
R6を接続し且つトランジスタQ4のベースに入力端子１を
接続したことにある。
次に、本実施例におけるしきい値電圧について説明す
る。
る。
すなわち、しきい値電圧VT +およびVT -は、 VT +＝−VBE2＋VBE4 0V ……（７） VT -＝−I2・R1−VBE2＋VBE4 −I2・R1 ……（８） にて設定される。尚、VBE4はトランジスタQ4のベース・
エミッタ間順方向電圧であり、ほぼVBE2と等しい。
エミッタ間順方向電圧であり、ほぼVBE2と等しい。
従って、第１図に示す本実施例では、第４図の従来回路
と比較して、しきい値電圧VT +,VT -は双方共にトランジ
スタのベース・エミッタ間順方向電圧（VBE）分だけレ
ベルシフトされるが、上述の（７），（８）式から明ら
かなように、VBEに関するパラメータが存在しないの
で、入力のしきい値電圧VT +およびVT -に温度依存性はな
くなる。
と比較して、しきい値電圧VT +,VT -は双方共にトランジ
スタのベース・エミッタ間順方向電圧（VBE）分だけレ
ベルシフトされるが、上述の（７），（８）式から明ら
かなように、VBEに関するパラメータが存在しないの
で、入力のしきい値電圧VT +およびVT -に温度依存性はな
くなる。
第２図は本発明の第二の実施例を示すシュミット回路図
である。
である。
第２図に示すように、本実施例は前述した第５図の従来
回路と比較すると、トランジスタQ4および抵抗R6が付加
され且つトランジスタQ4のベースを入力端子１としてい
ることにある。
回路と比較すると、トランジスタQ4および抵抗R6が付加
され且つトランジスタQ4のベースを入力端子１としてい
ることにある。
かかるシュミット回路におけるしきい値電圧は、下式に
て設定される。
て設定される。
VT +＝−I2・R1−VBE2＋VBE4 −I1・R1 ……（９） VT -＝−（I1＋I2)R1−VBE2＋VBE4 −（I1＋I2)R1 ……（10） よって、前述した（７），（８）式と同様に、トランジ
スタのベース・エミッタ間順方向電圧VBEに関するパラ
メータが存在しないので、入力のしきい値電圧VT +およ
びVT -共に温度依存性はなくなる。
スタのベース・エミッタ間順方向電圧VBEに関するパラ
メータが存在しないので、入力のしきい値電圧VT +およ
びVT -共に温度依存性はなくなる。
第３図はかかる第２図に示す回路の入力電圧（VIN）の
ジャンクション温度依存特性図である。
ジャンクション温度依存特性図である。
第３図に示すように、例えばI1＝1.22mAになるように定
電流源端子３の電位および抵抗R7を設定し且つI2＝0.2m
Aになるように抵抗R3を設定し、抵抗R1＝1KΩとする
と、 VT +＝−（1.22mA×1KΩ） ＝−1.22V ……（11） VT -＝−（1.22mA＋0.2mA）×1KΩ ＝−1.42V ……（12） となる。尚、VIHおよびVILはそれぞれ高レベル入力電
圧、および低レベル入力電圧である。
電流源端子３の電位および抵抗R7を設定し且つI2＝0.2m
Aになるように抵抗R3を設定し、抵抗R1＝1KΩとする
と、 VT +＝−（1.22mA×1KΩ） ＝−1.22V ……（11） VT -＝−（1.22mA＋0.2mA）×1KΩ ＝−1.42V ……（12） となる。尚、VIHおよびVILはそれぞれ高レベル入力電
圧、および低レベル入力電圧である。
これら（11），（12）式からも判るように、このときの
しきい値電圧VT +およびVT -はジャンクション温度T
j（℃）に関係なく一定となる。
しきい値電圧VT +およびVT -はジャンクション温度T
j（℃）に関係なく一定となる。
以上説明したように、本発明のシュミット回路は正方向
および負方向のしきい値電圧において温度依存性をもた
ない安定したヒステリシス特性を得ることができ、且つ
通常のECL入力とのインターフェースを実現できるとい
う効果がある。
および負方向のしきい値電圧において温度依存性をもた
ない安定したヒステリシス特性を得ることができ、且つ
通常のECL入力とのインターフェースを実現できるとい
う効果がある。
第１図は本発明の第一の実施例を示すシュミット回路
図、第２図は本発明の第二の実施例を示すシュミット回
路図、第３図は第２図に示す回路の入力電圧のジャンク
ション温度依存特性図、第４図は従来の一例を示すシュ
ミット回路図、第５図は従来の他の例を示すシュミット
回路図、第６図は第５図に示す回路の入力電圧のジャン
クション温度依存特性図である。 １……入力端子、２……出力端子、３……定電流源端
子、４……高電位側電源端子、５……低電位側電源端
子、６……節点、Q1〜Q7……トランジスタ、R1〜R7……
抵抗、VT +……正方向しきい値電圧、VT -……負方向しき
い値電圧、VIH……高レベル入力電圧、VIL……低レベル
入力電圧。
図、第２図は本発明の第二の実施例を示すシュミット回
路図、第３図は第２図に示す回路の入力電圧のジャンク
ション温度依存特性図、第４図は従来の一例を示すシュ
ミット回路図、第５図は従来の他の例を示すシュミット
回路図、第６図は第５図に示す回路の入力電圧のジャン
クション温度依存特性図である。 １……入力端子、２……出力端子、３……定電流源端
子、４……高電位側電源端子、５……低電位側電源端
子、６……節点、Q1〜Q7……トランジスタ、R1〜R7……
抵抗、VT +……正方向しきい値電圧、VT -……負方向しき
い値電圧、VIH……高レベル入力電圧、VIL……低レベル
入力電圧。
Claims (1)
- 【請求項１】エミッタが定電流源を介して低電源に接続
され且つコレクタが抵抗を介して高電源に接続された第
一のトランジスタと、前記第一のトランジスタのコレク
タにベースが接続され且つコレクタが高電源に接続され
た第二のトランジスタと、ベースが前記第二のトランジ
スタのエミッタとともに抵抗を介して低電源に接続さ
れ、エミッタが前記第一のトランジスタのエミッタと共
に定電流源に接続され且つコレクタが抵抗を介して高電
源に接続された第三のトランジスタと、ベースおよびコ
レクタがそれぞれ入力端子および高電源に接続され且つ
エミッタが前記第一のトランジスタのベースと抵抗を介
した低電源とに接続される第四のトランジスタと、ベー
スおよびコレクタがそれぞれ前記第三のトランジスタの
コレクタおよび高電源に接続され且つエミッタが出力端
子と抵抗を介した低電源とに接続される第五のトランジ
スタと、コレクタが前記第一および第三のトランジスタ
のエミッタに接続され且つエミッタが抵抗を介して低電
源に接続されるとともに、ベースが定電源端子に接続さ
れて定電源回路を形成する第六のトランジスタとを含む
ことを特徴とするシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151624A JPH07109979B2 (ja) | 1989-06-13 | 1989-06-13 | シュミット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151624A JPH07109979B2 (ja) | 1989-06-13 | 1989-06-13 | シュミット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316312A JPH0316312A (ja) | 1991-01-24 |
| JPH07109979B2 true JPH07109979B2 (ja) | 1995-11-22 |
Family
ID=15522615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151624A Expired - Lifetime JPH07109979B2 (ja) | 1989-06-13 | 1989-06-13 | シュミット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109979B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002292555A (ja) | 2001-01-25 | 2002-10-08 | Senjo Seiki Kk | ラップ工具 |
-
1989
- 1989-06-13 JP JP1151624A patent/JPH07109979B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316312A (ja) | 1991-01-24 |
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