JPH0316312A - シュミット回路 - Google Patents
シュミット回路Info
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- JPH0316312A JPH0316312A JP1151624A JP15162489A JPH0316312A JP H0316312 A JPH0316312 A JP H0316312A JP 1151624 A JP1151624 A JP 1151624A JP 15162489 A JP15162489 A JP 15162489A JP H0316312 A JPH0316312 A JP H0316312A
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- power supply
- resistor
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- 238000010586 diagram Methods 0.000 description 9
- 238000001378 electrochemiluminescence detection Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシュミット回路に関し、特にしきい値電圧の温
度依存性を改善したシュミット回路に関する。
度依存性を改善したシュミット回路に関する。
従来、かかるシュミット回路としては，一対のトランジ
スタの一方のベースに入力信号を供給し、定電流源や前
記一対のトランジスタのコレクタにそれぞれ他のトラン
ジスタを接続し、出力信号を得るシュミット回路が良く
知られている。
スタの一方のベースに入力信号を供給し、定電流源や前
記一対のトランジスタのコレクタにそれぞれ他のトラン
ジスタを接続し、出力信号を得るシュミット回路が良く
知られている。
第４図はかかる従来の一例を示すシュミット回路図であ
る。
る。
第４図に示すように、このシェミット回路は抵抗Ｒ１〜
Ｒ５と、トランジスタＱ１〜Ｑ３ ， Ｑ５ ， Ｑ６
と、入力端子１かよび出力端子２と、定電流源用電源端
子３，高位側電源端子４および低位＠電源端子５とを備
えている。この回路は一般的にエミッタ結合論理（以下
，ＥＣＬという。）にかけるシュミット回路として用い
られ、特に高位側電源端子４はアースに、また低位側電
源端子５は負の電源に接続されることが多い。また、定
電流源用電源端子３とトランジスタＱ６ｔｉｐよび抵抗
Ｒ３によシ定電流源を構成している。
Ｒ５と、トランジスタＱ１〜Ｑ３ ， Ｑ５ ， Ｑ６
と、入力端子１かよび出力端子２と、定電流源用電源端
子３，高位側電源端子４および低位＠電源端子５とを備
えている。この回路は一般的にエミッタ結合論理（以下
，ＥＣＬという。）にかけるシュミット回路として用い
られ、特に高位側電源端子４はアースに、また低位側電
源端子５は負の電源に接続されることが多い。また、定
電流源用電源端子３とトランジスタＱ６ｔｉｐよび抵抗
Ｒ３によシ定電流源を構成している。
かかるシュζット回路において、入力端子１が’Ｌ”レ
ベルであると、トランジスタＱ１はオフ状態、トランジ
スタＱ３はオン状態にメヤ、出力端子２は１Ｌ”レベル
を示している。このとき、抵抗凡１にはトランジスタＱ
２へのベース電流しか流れないので、節点６の電位は高
電位側電源（約ＯＶ）とほぼ等しい。従って、入力の正
方向しきい値電圧■Ｔ＋は次の（１）式のように設定さ
れる。
ベルであると、トランジスタＱ１はオフ状態、トランジ
スタＱ３はオン状態にメヤ、出力端子２は１Ｌ”レベル
を示している。このとき、抵抗凡１にはトランジスタＱ
２へのベース電流しか流れないので、節点６の電位は高
電位側電源（約ＯＶ）とほぼ等しい。従って、入力の正
方向しきい値電圧■Ｔ＋は次の（１）式のように設定さ
れる。
ＶＴ” ” ＶＢＥ２ ・・・・・・・
・・・・・・・・・・・・・・（１）ここで％ ＶＢＥ
２はトランジスタＱ２のベース・エミッタ間順方向電圧
である。
・・・・・・・・・・・・・・（１）ここで％ ＶＢＥ
２はトランジスタＱ２のベース・エミッタ間順方向電圧
である。
次に、入力端子１の入力電圧レベルが上昇して正方向し
きい値電圧〜丁 を越えると、トランジスタＱ１にコレ
クタ電流が流れるので、正帰還作用によシトランジスタ
Ｑ１がオン状態、トランジスタＱ３がオフ状態になジ、
出力端子２は゛Ｈ”レベルに切り換わる。このとき、抵
抗Ｒ１にトランジスタＱｌのコレクタ電流工２が流れて
抵抗Ｒｌの両端に電位差工２・Ｒ１が生じるので、入力
の負方向しきい他電圧Ｖ，−は、 ＶＴ−＝：−Ｉ２・Ｒｌ−ＶＢＥ２ ・・・・・・
・・・・・・・・・（２）に設定される。
きい値電圧〜丁 を越えると、トランジスタＱ１にコレ
クタ電流が流れるので、正帰還作用によシトランジスタ
Ｑ１がオン状態、トランジスタＱ３がオフ状態になジ、
出力端子２は゛Ｈ”レベルに切り換わる。このとき、抵
抗Ｒ１にトランジスタＱｌのコレクタ電流工２が流れて
抵抗Ｒｌの両端に電位差工２・Ｒ１が生じるので、入力
の負方向しきい他電圧Ｖ，−は、 ＶＴ−＝：−Ｉ２・Ｒｌ−ＶＢＥ２ ・・・・・・
・・・・・・・・・（２）に設定される。
しかしながら、この第４図に示す従来回賂にかいては、
上述した（１）式から明らかなように正方向しきい｛Ｉ
ｔ電圧がトランジスタＱ２のベース・エミッタ間顔方向
電Ｅｔ−Ｋよシ決定され、任意に設定できないという問
題がある。
上述した（１）式から明らかなように正方向しきい｛Ｉ
ｔ電圧がトランジスタＱ２のベース・エミッタ間顔方向
電Ｅｔ−Ｋよシ決定され、任意に設定できないという問
題がある。
第５図はこの問題を解決するための従来の他の例を示す
シュミット回路図である。
シュミット回路図である。
第５図に示すように、かかるシュミット回路は第４図の
回路にかける節点６と低電位側電源端子５との間にトラ
ンジスタＱ７＞よび抵抗Ｒ７を接続し、トランジスタＱ
７のベースを定電流源端子３で駆動するようにした回路
である。このシ↓ミット回路における入力のしきい値電
圧は以下の（３），（４）式にて設定される。
回路にかける節点６と低電位側電源端子５との間にトラ
ンジスタＱ７＞よび抵抗Ｒ７を接続し、トランジスタＱ
７のベースを定電流源端子３で駆動するようにした回路
である。このシ↓ミット回路における入力のしきい値電
圧は以下の（３），（４）式にて設定される。
ＶＴ”＝＝１．・Ｒｌ − ＶＢｚ２ ・・・・
・・・・・・・・・・・・・・（３）■Ｔ一〇ー（ Ｉ
Ｉ ＋ １２ ）Ｒｌ−ＶＢＥ２ ・・・・・・・・
・・・・（４）ここで、工１はトランジスタＱ７のコレ
クタ電流、１２は前述したようにトランジスタＱｌのコ
レクタ電流ｓ ■ＢＥ２はトランジスタＱ２のベース
・エミッタ間順方向電圧である。
・・・・・・・・・・・・・・（３）■Ｔ一〇ー（ Ｉ
Ｉ ＋ １２ ）Ｒｌ−ＶＢＥ２ ・・・・・・・・
・・・・（４）ここで、工１はトランジスタＱ７のコレ
クタ電流、１２は前述したようにトランジスタＱｌのコ
レクタ電流ｓ ■ＢＥ２はトランジスタＱ２のベース
・エミッタ間順方向電圧である。
第６図は第５図に示す回路の入力電圧のジャンクシｌン
温度依存特性図である。
温度依存特性図である。
第６図に示すように、第５図のシュミット回路はヒステ
リシス幅ＶＴ −ＶＴ ＝２００ｍＶに設定したトキ、
ジャンクション温度Ｔｊ（″０）の上昇とともに、入力
ＶＩＮの正かよひ負しきい値電圧■ＴカよびｖＴ一が上
昇していく状態を示している。尚、ここでＶＩＨ＞よび
ＶＩＬはそれぞれ高レベル入力電圧と低レベル入力電圧
とを表わしている。
リシス幅ＶＴ −ＶＴ ＝２００ｍＶに設定したトキ、
ジャンクション温度Ｔｊ（″０）の上昇とともに、入力
ＶＩＮの正かよひ負しきい値電圧■ＴカよびｖＴ一が上
昇していく状態を示している。尚、ここでＶＩＨ＞よび
ＶＩＬはそれぞれ高レベル入力電圧と低レベル入力電圧
とを表わしている。
上述したこれら従来のシュミット回路は、入力のしきい
値電圧に温度依存性をもつという欠点がある。
値電圧に温度依存性をもつという欠点がある。
すなわち、上述した（１）〜（４）式からわかるように
、入力のしきい値電圧に訃いて、トランジスタＱ２のベ
ース・エミッタ間順方向電圧ＶＢＥ２が有する温度依存
性（２ｍＶ／’Ｏ）がその筐まあらわれる。
、入力のしきい値電圧に訃いて、トランジスタＱ２のベ
ース・エミッタ間順方向電圧ＶＢＥ２が有する温度依存
性（２ｍＶ／’Ｏ）がその筐まあらわれる。
近年のＥＣＬは大規模化かよび高消費電力化が進んでい
るので、これに対処するためのＥｅＬの入出力レベルは
温度依存性のない特性を有するデバイスが主流となって
いる。すなわち，ＥＣＬ入力の″Ｈ＃レベルＶＩＨと、
＠Ｌ＃レベルＶＩＥ，とはすべての温度内にかいて、 ＶＩＨ＝−１．１６５Ｖ ・・・・・・・・
・・・・・・・・・・（５）ＶＩＬ＝−１．４７５Ｖ
・・・・・・・・・・・・・・・・・・（６
）を保証する必要がある。よって、しきい値電圧Ｖ↑
と■↑一は動作保証のすべての温度範囲内にて（５）カ
よび（６）式の間に存在しなければｉらない。
るので、これに対処するためのＥｅＬの入出力レベルは
温度依存性のない特性を有するデバイスが主流となって
いる。すなわち，ＥＣＬ入力の″Ｈ＃レベルＶＩＨと、
＠Ｌ＃レベルＶＩＥ，とはすべての温度内にかいて、 ＶＩＨ＝−１．１６５Ｖ ・・・・・・・・
・・・・・・・・・・（５）ＶＩＬ＝−１．４７５Ｖ
・・・・・・・・・・・・・・・・・・（６
）を保証する必要がある。よって、しきい値電圧Ｖ↑
と■↑一は動作保証のすべての温度範囲内にて（５）カ
よび（６）式の間に存在しなければｉらない。
ここで、第４図および第５図に示すシュミット回路にか
いて、デバイスのジャンクシ璽ン温度Ｔｊ範狸がＴｊ＝
−４０″０〜＋１５０″０であれば、しきい値電圧の温
度変化ＪＶ，は、 １’ＪＴ＝ ｊＶｎｔ２＝ （ ２”ｖ／”ｏ ） Ｘ
１ ９ ｏ”０＝ ３ ８０ｍｖ＞Ｖｔｎ−ＶＩＬ＝
３ １ ０ｍｖとなる。
いて、デバイスのジャンクシ璽ン温度Ｔｊ範狸がＴｊ＝
−４０″０〜＋１５０″０であれば、しきい値電圧の温
度変化ＪＶ，は、 １’ＪＴ＝ ｊＶｎｔ２＝ （ ２”ｖ／”ｏ ） Ｘ
１ ９ ｏ”０＝ ３ ８０ｍｖ＞Ｖｔｎ−ＶＩＬ＝
３ １ ０ｍｖとなる。
このように、従来のシュミット回路では、しきい値ｖＴ
” ， Ｖ，一の温度依存性が大きいことによう、安定
したヒステリシス幅を得ることができないはかうか、通
常のＥＣＬ入カレベルすら満足できないという欠点があ
る。
” ， Ｖ，一の温度依存性が大きいことによう、安定
したヒステリシス幅を得ることができないはかうか、通
常のＥＣＬ入カレベルすら満足できないという欠点があ
る。
本発明の目的は、かかる正および負のしきい値電圧が温
度依存性をもたないようにするとともに、通常のＥＣＬ
入カレベルを満足してインター７エースを実現すること
のできるシェミット回路を提供することにある。
度依存性をもたないようにするとともに、通常のＥＣＬ
入カレベルを満足してインター７エースを実現すること
のできるシェミット回路を提供することにある。
本発明のシュミット回路は、エミッタが定電流源を介し
て低電源に接続され且つコレクタが抵抗を介して高電源
に接続された第一のトランジ．スタと、前記第一のトラ
ンジスタのコレクタにベースが接続され且つコレクタが
高電源に接続された第二のトランジスタと、ベースが前
記第二のトランジスタのエミッタとともに抵抗を介して
低電源に接続され、エミッタが前記第一のトランジスタ
のエミッタと共に定電流源に接続され且つコレクタが抵
抗を介して高電詠に接続された第三のトランジスタと、
ベースおよびコレクタがそれぞれ入力端子訃よび高電源
に接続され且つエミッタが前記第一のトランジスタのベ
ースと抵抗を介した低電源とに接続される第四のトラン
ジスタと、ベースかよびコレクタがそれぞれ前記第三の
トランジスタのコレクタおよび高電源に接続され且つエ
ミッタが出力端子と抵抗を介し九似電源とに接続される
第五のトランジスタと、コレクタが前記第一釦よび第三
のトラン−′２スタのエミッタに接続され且？エミッタ
が抵抗を介して低電源に接続されるとともに、ベースが
定電源端子に一接続されて定電源回路を形威する第六の
トランジスタとを含むことを特徴としている。
て低電源に接続され且つコレクタが抵抗を介して高電源
に接続された第一のトランジ．スタと、前記第一のトラ
ンジスタのコレクタにベースが接続され且つコレクタが
高電源に接続された第二のトランジスタと、ベースが前
記第二のトランジスタのエミッタとともに抵抗を介して
低電源に接続され、エミッタが前記第一のトランジスタ
のエミッタと共に定電流源に接続され且つコレクタが抵
抗を介して高電詠に接続された第三のトランジスタと、
ベースおよびコレクタがそれぞれ入力端子訃よび高電源
に接続され且つエミッタが前記第一のトランジスタのベ
ースと抵抗を介した低電源とに接続される第四のトラン
ジスタと、ベースかよびコレクタがそれぞれ前記第三の
トランジスタのコレクタおよび高電源に接続され且つエ
ミッタが出力端子と抵抗を介し九似電源とに接続される
第五のトランジスタと、コレクタが前記第一釦よび第三
のトラン−′２スタのエミッタに接続され且？エミッタ
が抵抗を介して低電源に接続されるとともに、ベースが
定電源端子に一接続されて定電源回路を形威する第六の
トランジスタとを含むことを特徴としている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すシュミット回路図
である。
である。
第１図に示すように、本実施例はエミツタが定電流源を
介して低電位側電源端子５に接続され且つコレクタが抵
抗ｋＬ１を介して高電位側電源端子４に接続された第一
のトランジスタＱ１と、この第一のトランジスタＱ１の
コレクタにベースが接続され且つコレクタが高電位側電
源端子４に接続された第二のトランジスタＱ２と、ベー
スが第二のトランジスタＱ２のエミッタとともに抵抗凡
４を介して低電位側電諏端子５に接続され、二■ツタが
第一のトランジスタＱ１の工■ツタと共に定電流源に接
続され且つコレクタが抵抗凡２を介し？高電位側電源端
子４に接続された第三のトランジスタＱ３と、ベースが
入力端子ｌに接続され且つエミッタ卦よびコレクタがそ
れぞれ第一のトランジスタＱ１のベースかよび高電位側
電源端子４に接続されるとともに、エミッタが抵抗Ｒ６
を介して低電位側電源端子４に接続される第四のトラン
ジスタＱ４と、第三のトランジスタＱ３のコレクタにベ
ースが接続され且つ二■ツタ釦よびコレクタがそれぞれ
出力端子２および高電位側電源端子４に接続されるとと
もに、エミッタが抵抗Ｒ５を介して低電位側電源端子５
に接続される第五のトランジスタＱ５と、コレクタが第
一かよび第三のトランジスタＱｌ＆よびＱ３にエミツタ
に接続覧 され且つエミッタが抵抗Ｒ３を介して低電位側電源端子
５に接続されるとともに、ベースが定電源端子３に接続
された定電流源回路を構成する第六のトランジスタＱ６
とを含んでいる。
介して低電位側電源端子５に接続され且つコレクタが抵
抗ｋＬ１を介して高電位側電源端子４に接続された第一
のトランジスタＱ１と、この第一のトランジスタＱ１の
コレクタにベースが接続され且つコレクタが高電位側電
源端子４に接続された第二のトランジスタＱ２と、ベー
スが第二のトランジスタＱ２のエミッタとともに抵抗凡
４を介して低電位側電諏端子５に接続され、二■ツタが
第一のトランジスタＱ１の工■ツタと共に定電流源に接
続され且つコレクタが抵抗凡２を介し？高電位側電源端
子４に接続された第三のトランジスタＱ３と、ベースが
入力端子ｌに接続され且つエミッタ卦よびコレクタがそ
れぞれ第一のトランジスタＱ１のベースかよび高電位側
電源端子４に接続されるとともに、エミッタが抵抗Ｒ６
を介して低電位側電源端子４に接続される第四のトラン
ジスタＱ４と、第三のトランジスタＱ３のコレクタにベ
ースが接続され且つ二■ツタ釦よびコレクタがそれぞれ
出力端子２および高電位側電源端子４に接続されるとと
もに、エミッタが抵抗Ｒ５を介して低電位側電源端子５
に接続される第五のトランジスタＱ５と、コレクタが第
一かよび第三のトランジスタＱｌ＆よびＱ３にエミツタ
に接続覧 され且つエミッタが抵抗Ｒ３を介して低電位側電源端子
５に接続されるとともに、ベースが定電源端子３に接続
された定電流源回路を構成する第六のトランジスタＱ６
とを含んでいる。
かかるシュミット回路にかいては、荊述した第４図の従
来例と比較して異なる点は、トランジスタＱ４＞よび抵
抗Ｒ６を接続し且つトランジスタ？４のベースに入力端
子１を接続したことにある。
来例と比較して異なる点は、トランジスタＱ４＞よび抵
抗Ｒ６を接続し且つトランジスタ？４のベースに入力端
子１を接続したことにある。
次に，本実施例にかけるしきい値電圧について説明する
。
。
すなわち，しきい値電圧Ｖ丁＋およびＶｔ”Ｂ、ｙＴ＋
” − ＶＢＩ！ ＋ ＶＢＥ４二■ｖ
・・・・・・・・・・・・・・・・・・（７
）％−＝−１２°Ｒ １ − ＶＢ， ＋ ｖＢＥ，ユ
ーエ２ ・Ｒ１ ・・・・・・・・・・・・
・・・・・・（８）にて設定される。尚％ ￥ＢＥ４
はトランジスタＱ４のベース・エミッタ間順方向電圧
であシ、ほぼＶＢＥ２と等しい。
” − ＶＢＩ！ ＋ ＶＢＥ４二■ｖ
・・・・・・・・・・・・・・・・・・（７
）％−＝−１２°Ｒ １ − ＶＢ， ＋ ｖＢＥ，ユ
ーエ２ ・Ｒ１ ・・・・・・・・・・・・
・・・・・・（８）にて設定される。尚％ ￥ＢＥ４
はトランジスタＱ４のベース・エミッタ間順方向電圧
であシ、ほぼＶＢＥ２と等しい。
従って、第１図に示す本実施例では、第４図の従来回路
と比較して、しきい値電圧Ｖ丁 ，ｖＴ一は双方共にト
ランジスタのベース・エミッタ間順方向電圧（ＶＢＥ）
分だけレベルシフトされるが、上述の（７） ， （８
１式から明らかなようにｓ ｖＢＥに関するパラメータ
が存在しないので、入力のしきい値電圧ＶＴ” ＆よび
Ｖ〒−に温度依存性はなくなる。
と比較して、しきい値電圧Ｖ丁 ，ｖＴ一は双方共にト
ランジスタのベース・エミッタ間順方向電圧（ＶＢＥ）
分だけレベルシフトされるが、上述の（７） ， （８
１式から明らかなようにｓ ｖＢＥに関するパラメータ
が存在しないので、入力のしきい値電圧ＶＴ” ＆よび
Ｖ〒−に温度依存性はなくなる。
第２図は本発明の第二の実施例を示すシュミット回路図
である。
である。
第２図に示すように、本実施例は罰述した第５図の従来
回路と比較すると、トランジスタＱ４かよび抵抗Ｒ６が
付加され且つトランジスタＱ４のベースを入力端子１と
していることにある。
回路と比較すると、トランジスタＱ４かよび抵抗Ｒ６が
付加され且つトランジスタＱ４のベースを入力端子１と
していることにある。
かかるシュミット回路にかけるしきい値電圧は、下式に
て設定される。
て設定される。
ｖＴ＋ ＝ − ｉ， ” Ｒ １ ”− Ｖ！ＩＥ！
” ｖＢＥ４二−Ｉ，−Ｒｌ ・・・・
・・・・・・・・・・・＋９）ＶＴ− ＝ − （１１
＋ １２ ） Ｒｌ−ＶＢＥ２ ＋ Ｖ１１Ｋ４二一
（１１＋１２）Ｒｌ ・・・・・・・・・・・・
・・・（１０）よって、削述した（７） ， （８）式
と同様に、トランジスタのベース・エミッタ間順方向電
圧ＶＢＩに関するパラメータが存在しないので、入力の
しきい値電圧ｖＴ およびνＴ一共に温度依存性はなく
なる。
” ｖＢＥ４二−Ｉ，−Ｒｌ ・・・・
・・・・・・・・・・・＋９）ＶＴ− ＝ − （１１
＋ １２ ） Ｒｌ−ＶＢＥ２ ＋ Ｖ１１Ｋ４二一
（１１＋１２）Ｒｌ ・・・・・・・・・・・・
・・・（１０）よって、削述した（７） ， （８）式
と同様に、トランジスタのベース・エミッタ間順方向電
圧ＶＢＩに関するパラメータが存在しないので、入力の
しきい値電圧ｖＴ およびνＴ一共に温度依存性はなく
なる。
第３図はかかる第２図に示す回路の入力電圧（ＶＩＮ）
のジャンクシ璽ン温度依存特性図である。
のジャンクシ璽ン温度依存特性図である。
第３図に示すように、例えばｈ ＝１．２２ｍＡになる
ように定電流源端子３の電位ｋよび抵抗九７を設定し且
つ ｌ２＝０．２ｍＡになるように抵抗Ｒ３を設定し、
抵抗凡１＝ＩＫΩとすると、Ｖｔ”＝− （Ｌ２２ｍＡ
ＸＩＫΩ） ＝−１．２２Ｖ ・・・・・・・・
・・・・・・・αυｖＴ− ＝＋ （１．２２ｍＡ＋
０．２ｍＡ）Ｚ ％ＩｆＱ冨−１．４２Ｖ
・・・・・・・・・・・・・・・ａのとなる。
ように定電流源端子３の電位ｋよび抵抗九７を設定し且
つ ｌ２＝０．２ｍＡになるように抵抗Ｒ３を設定し、
抵抗凡１＝ＩＫΩとすると、Ｖｔ”＝− （Ｌ２２ｍＡ
ＸＩＫΩ） ＝−１．２２Ｖ ・・・・・・・・
・・・・・・・αυｖＴ− ＝＋ （１．２２ｍＡ＋
０．２ｍＡ）Ｚ ％ＩｆＱ冨−１．４２Ｖ
・・・・・・・・・・・・・・・ａのとなる。
尚、ＶＩＨｉよびＶＩＬはそれぞれ高レベル入力電圧、
かよび低レベル入力電圧である。
かよび低レベル入力電圧である。
これら（１１） ， Ｑ２式からも判るように、このと
きのしきい値電圧ＶＴ ＞よびＶＴ−はジャンクシ冒ン
温度Ｔｊ（’Ｏ）に関係なく一定となる。
きのしきい値電圧ＶＴ ＞よびＶＴ−はジャンクシ冒ン
温度Ｔｊ（’Ｏ）に関係なく一定となる。
以上説明したように、本発明のシ瓢ミットＩＩ路は正方
向かよび負方向のしきい値電圧にかいて温度依存性をも
たない安定したヒステリシス特性を得ることができ、且
つ通常のＥＣＬ入力とのインターフェースを実現できる
という効果がある。
向かよび負方向のしきい値電圧にかいて温度依存性をも
たない安定したヒステリシス特性を得ることができ、且
つ通常のＥＣＬ入力とのインターフェースを実現できる
という効果がある。
入力電圧のジャンクシ曹ン温度依存特性図、第４図は従
来の一例を示すシェミット回路図、第５図は従来の他の
例を示すシュミット回路図、第６図は第５図に示す回路
の入力電圧のジャンクシｌン温度依存特性図である。
来の一例を示すシェミット回路図、第５図は従来の他の
例を示すシュミット回路図、第６図は第５図に示す回路
の入力電圧のジャンクシｌン温度依存特性図である。
１・・・入力端子、２・・・出力端子、３・・・定電流
源端子、４・・・高電位側電源端子、５・・・低電位側
電源端子、６・・・節点、Ｑｌ−Ｑ７・・・トランジス
タ、Ｒ１〜Ｒ７・・・抵抗、νＴ・・・正方向しきい値
電圧、ＶＴ一・・・負方向しきい値電圧ｂ ＶＩＢ・・
・高レベル入力電圧、ＶＩＬ・・・低レベル入力電圧。
源端子、４・・・高電位側電源端子、５・・・低電位側
電源端子、６・・・節点、Ｑｌ−Ｑ７・・・トランジス
タ、Ｒ１〜Ｒ７・・・抵抗、νＴ・・・正方向しきい値
電圧、ＶＴ一・・・負方向しきい値電圧ｂ ＶＩＢ・・
・高レベル入力電圧、ＶＩＬ・・・低レベル入力電圧。
Claims (1)
- エミッタが定電流源を介して低電源に接続され且つコ
レクタが抵抗を介して高電源に接続された第一のトラン
ジスタと、前記第一のトランジスタのコレクタにベース
が接続され且つコレクタが高電源に接続された第二のト
ランジスタと、ベースが前記第二のトランジスタのエミ
ッタとともに抵抗を介して低電源に接続され、エミッタ
が前記第一のトランジスタのエミッタと共に定電流源に
接続され且つコレクタが抵抗を介して高電源に接続され
た第三のトランジスタと、ベースおよびコレクタがそれ
ぞれ入力端子および高電源に接続され且つエミッタが前
記第一のトランジスタのベースと抵抗を介した低電源と
に接続される第四のトランジスタと、ベースおよびコレ
クタがそれぞれ前記第三のトランジスタのコレクタおよ
び高電源に接続され且つエミッタが出力端子と抵抗を介
した低電源とに接続される第五のトランジスタと、コレ
クタが前記第一および第三のトランジスタのエミッタに
接続され且つエミッタが抵抗を介して低電源に接続され
るとともに、ベースが定電源端子に接続されて定電源回
路を形成する第六のトランジスタとを含むことを特徴と
するシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151624A JPH07109979B2 (ja) | 1989-06-13 | 1989-06-13 | シュミット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151624A JPH07109979B2 (ja) | 1989-06-13 | 1989-06-13 | シュミット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316312A true JPH0316312A (ja) | 1991-01-24 |
| JPH07109979B2 JPH07109979B2 (ja) | 1995-11-22 |
Family
ID=15522615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151624A Expired - Lifetime JPH07109979B2 (ja) | 1989-06-13 | 1989-06-13 | シュミット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109979B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008311B2 (en) | 2001-01-25 | 2006-03-07 | Senjo Seiki Corporation | Lapping tool |
-
1989
- 1989-06-13 JP JP1151624A patent/JPH07109979B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008311B2 (en) | 2001-01-25 | 2006-03-07 | Senjo Seiki Corporation | Lapping tool |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07109979B2 (ja) | 1995-11-22 |
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