JPS63501914A

JPS63501914A - 温度補償付ｃｍｏｓ−ｅｃｌロジツク・レベル変換器

Info

Publication number: JPS63501914A
Application number: JP61506344A
Authority: JP
Inventors: ラウフアー，ドナルド　キース; サンオー，イクオ　ジミー
Original assignee: エヌ・シー・アール・インターナショナル・インコーポレイテッド
Priority date: 1985-12-16
Filing date: 1986-11-24
Publication date: 1988-07-28
Also published as: EP0252931B1; US4656375A; CA1238374A; EP0252931A1; WO1987003758A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】温度補償付ＣＭＯ８−ＥＣＬロジック・レベル変換器この発明は、ＣＭＯＳロジック・レベル信号を受信する入力手段と、前記入力手段に接続され１対の電源端子を含み前記ＣＭＯＳロジック・レベル信号をＥＣＬＣノロク・レベル信号に変換するインタフェース手段と、サービスを受けるＥＣＬ装置に前記ＥＣＬ　Ｏ−、’ツク・レベル信号を供給する出力手段とを含むＣＭＯ８−ＥＣＬインタフェース回路に関する。

背景技術ＣＭＯ８回路をＥＣＬ回路に接続するために必要な一方の回路の出力電圧と第２の回路が必要とする大刀電圧との差違はインタフェース回路を介して形成てれる。

ＣＭＯ８回路のロジック・レベル“１″は例えば約−３ｖの電源値に近く、ロジック・レベル”０″は基準又は接地レベルに近い。他方、ＥＣＬ回路のロジック・レベル“１＃は約−〇、ＳＶであり、ロジック・レベル“０＃は約温度の差違は、その電気特性が温度の関数としてシフトするため、皮り回路の応答レベル建変動を生ずるで接続されているエミッタにおいてＥＣＬロジック遷移出力を供給するＮＰＮ　）ランソスタのベース電極に接続すれた出力を有するＣＭＯＳＭＯＳインパルむようにした５Ｖ　ＣＭＯＳロジック遷移用のＣＭＯ３−ＥＣＬインタフェース回路を開示している。その米国特許はディファレンシャル対のバイポーラ・トランジスタの１人力に対して接続された出力を有するＣＭＯＳインバータを含むＺ　Ｖ　ＣＭＯ８ロノック遷移を有するＣＭＯＳ　ｏノック回路用のインタフェース回路を開示している。このディファレンシャル対はエミッタが希望するＥＣＬ出力を供給するバイポーラ・トランジスタのベースに接続でれた出力を有する。

米国特許第４，５３３，８４２号は温度補償回路を使用し、ＴＴＬ口・ノック・レベルヲＥＣＬロジック・レベル変換器琺ロジック・レベル変換器を開示している。ロジック・レベル変換器は対の一方のトランジスタのベース電極にしきい値電圧を供給するようにしたディファレンシャル対のバイポーラ・トランジスタを含む。しきい値電圧は正及び負温度係数を有する抵抗を使用するバンドギャップ基準電圧発生器か、ら供給され、発生したしきい値電圧は温度と無関係になる。

発明の開示この発明の目的は温度変化を補償するようにしたＣＭＯ３−ＥＣＬインタフェース回路を提供することである。

従って、この発明によると、動作中のロジック装置と同一の温度環境下におかれ、対の供給電圧端子に接続され、温度の関数とｌ−で上記の動作中のＥＣＬ　ｏシック装置のＥＣＬ出力ロジック・レベルの変化を追跡する供給電圧をインタフェース手段に供給するようにしたＥＣＬ回路手段を含むＣＭＯ８−ＥＣＬインタフェース回路を提供する。

図面の簡単な説明次に、以下の添付図面を参照してその例によりこの発明の一実施例を説明する。

第１図は、この発明の好ましい実施例の回路図である。

第２図は、第１図の回路のラベルされた各部の典型的な電圧状態を示すテーブルである。

発明を実施するための最良の形態第１図は、出力端子ＶＯを介し、ファンアウト形式でＥＣＬＣノロク装置に作用するよう接続されたＣＭＯＳロジック装置１０を示す。ＣＭＯＳロソノク回路１２は基準電位ＶＣＣと供給電圧ＶＳＳとの間に接続逼れ、その出力からｖｌと称する夫々２つの電圧レベル（ＱＶ及び、３．３Ｖ）の２つのロジック状態を有するＣＭＯＳロジック・レベル信号を出力する。相補型電界効果トランジスタ１４．１６から成り、別の装置を使用する形式でも又ＣＭＯＳロジック装置ｌＯの一部として形成してもよいインタフェース回路がその信号ｖｉを受信し、それを対応するＥＣＬＣノロク・レベル信号に変換する。トランジスタ１４，１６は１対の供給電圧端子ＶＡ及びｖＢＯ間に直列に接続されたソース−ドレイン回路を持ち、そのダートには信号Ｖｌが接続される。端子Ｖ　Ｏハ）ランジスタ１４．１６のソース−ドレイン回路の間の接合点に接続される。

ＥＣＬロジック回路をドライブするため、端子■０に現われる電圧は夫々２つのロジック状態に対し、ＥＣＬ鴨ハイ”及び１０−”ロジック・レベルに対応する −０．８　Ｖ及び−１，６ｖの値を有する。出力ｖＯに接続されたサービスを受けるＥＣＬロジック装置に対する電圧応答は幾分温度の関数として変化するので、ロジック・レベルを表わす電圧はサービスされるＥＣＬＣノロク回路に対する電圧応答に直接比例する方式で変化するのが最も好ましい。この実施例においては、それはＣＭＯ３装置１０によってサービスされている他のＥＣＬロジック・ダートと同じ温度環境に置かれている使用されていないＥＣＬロジック・ダートの１つを使用して達成される。

この作用と同一作用を達成するため、すなわち温度の直接関数として変化する出力電圧を供給するためにとの好寸しい典型的な実施例ではオアーノア・ダートを使用する。この好ましい実施例のオアーノア・ダートは端子ＶＣＣに基準（接地）電位を受け、端子ＶＥＥに電圧−５，２Ｖを受ける。ＮＰＮ形の４つのトランジスタＱ１〜Ｑ４はオアーノア・ダートを形成し、それらはノア出力であるＱ３のエミッタが端子ＶＡに接続され、オア出力であるＱ４のエミッタが端子ＶＢに接続されるというように接続される。Ｑｌ　、Ｑ２）ランジスタのエミッタは共に接続され、７７９Ω抵抗を介してＶＥＥ電源に接続される。電圧−１，３ｖの値の基準電源２２はトランジスタＱ２のベースに接続される。トランジスタＱ１のベースは５０にΩ抵抗を介して端子ＶＥＥに接続される。２２０Ωバイアス抵抗は夫々トランジスタＱ３及びＱｌの（−ス及びコレクタを基準電位■ＣＣに接続する。同様にして、２４５ΩｉＺイアス抵抗は夫々トランジスタＱ４及びＱ２のベース及びコレクタを基準電位ｖＣＣに接続する。２つの５１００抵抗の各々はその一端が端子ＶＡ及びＶＢに接続されている導体に、及び他端が一２ｖ電源に接続される。２つの１マイクロフアラド・キャノぐシタの各々も又、導体と接地との間に接続される。

を約−０，８■にするぞのベースとエミッタとの間に現われる１つのダイオード電圧降下によりオン（ＯＮ）にパイ・アスされる。トランジスタＱｌのベースはオープンに維持され、５０にΩ抵抗を介して−５，２Ｖ電源ＶＥＥに接続される。トランジスタＱ１はオフ状態に維持される。トランジスタＱ３は−５，２ｖのＶＥＥ電源より正電圧である−１，３■のＶＲＥＦ電源に゛よってオンにバイアスされる。トラン・ソスタＱ２オンにおいて、２４５Ω抵抗を通るコレクタ電流は、そのベースとエミッタとの間の電圧が１ダイオード電圧降下に等しいから、トランジスタＱ４のベース電圧を約−〇、８■にしてＱ４をターンオンする。５１０Ωトランジスタを流れるトラン・ゾスタＱ４のエミッタ電流は端子ＶＢの電圧を−１，６Ｖにする。

第２図は第１図の回路の各符号点の電圧値のリストの図表である。ＶＩＨはＣＭＯ８回路１２の出力の信号の晩ハイ″ロジック・１ノベルに対応する。ｖＩＬはその“ロー″ロソック・レベルに対応する。同様にして、電圧レベルＶＯＨ及びＶＯＬは出力ＶＯの“ノ・イ”及び″ロー”電圧レベルに対応する。

電圧ＶＡ及びＶＢを供給するだめの不使用ＥＣＬロソソク・ノア（Ｎ０Ｒ）回路の相補出力の使用は、ＶＡ及びＶＢが温度の関数としてＥＣＬ出力ロジック・レベルの変化を自動的に追跡するようにして温度追跡問題を解決した。

目４　町　！困　雰　去Ｕ　牛ＡＮＮＥＸ　Ｔｏ　Ｔ１−　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲＴ　０Ｔｈｅ　Ｅｕｒｏｐｅａｎ　ＰａｔＩ：！ｎｔ　０ｆｆｉｃｅ　ｉｓ　ｉｎ　ｎｏ　ｗａｙ　１ｉａｂｌｅ　ｆｏｒ　ｔｈｅｓｅｐａｒ：１ｃｕｌａｒｓ　ｗｈｉｃｈ　ａｒｅ　ｍｅｒｅｌｙ　ｇｉｖｅｎ　ｆｏｒ　ｔｈｅ　ｐｕｒｐｏｓｅ　ｏｆｉｎｆｏｒ：ｎａｔｉｏｎ。

Claims

【特許請求の範囲】

１．ＣＭＯＳロジック・レベル信号を受信する入力手段と、前記入力手段に接続され、前記ＣＭＯＳロジック・レベル信号をＥＣＬロジック・レベル信号に変換し、１対の電源電圧端子（ＶＡ，ＶＢ）を含むインタフエース手段（１４，１６）と、前記ＥＣＬロジック・レベル信号をサービスされるＥＣＬ装置に供給する出力手段とを含むＣＭＯＳ−ＥＣＬインタフェース回路であって、前記サービスされるＥＣＬロジック装置と同−温度環境にあり、前記１対の電源端子（ＶＡ，ＶＢ）に接続され、前記インタフエース手段（１４，１６）に供給され温度の関数として前記サービスされるＥＣＬロジック装置のＥＣＬ出力ロジック・レベルの変化を追跡する供給電圧を供給するようにしたＥＣＬ回路手段（２０）を含むことを特徴とするＣＭＯＳ−ＥＣＬインタフェース回路。
２．前記ＥＣＬ回路手段（２０）は夫々第１及び第２の供給電圧端子（ＶＡ，ＶＢ）に接続され、前記供給電圧を前記インタフェース手段（１４，１６）のために供給する第１及び第２の出力を有するオアーノア・グート（２０）を含む請求の範囲１項記載のＣＭＯＳ−ＥＣＬ回路。
３．前記第１の出力はオア出力であり、“ロー”のＥＣＬロジック・レベル信号を供給するようにし、前記第２の出力はノア出力であり、“ハイ”のＥＣＬロジック・レベル信号を供給するようにしたことを特徴とする請求の範囲２項記載のＣＭＯＳ−ＥＣＬ回路。
４．前記オア及びノア出力と供給電源との間に夫々１対の抵抗が接続された請求の範囲３項記載のＣＭＯＳ−ＥＣＬインタフエース回路。
５．前記１対の供給電圧端子（ＶＡ，ＶＢ）と接地との間に１対のキャパシンタが接続された請求の範囲４項記載のＣＭＯＳ−ＥＣＬインタフェース回路。
６．前記インタフェース手段は前記供給電圧端子（ＶＡ，ＶＢ）の間に直列に接続されたソースードレイン回路を有する１対の相補電界効果トランジスタ（１４，１６）を含み、前記１対のトランジスタ（１４，１６）のグート電極は前記入力手段に共通に接続され、前記１対のトランジスタ（１４，１６）のソースードレイン回路間の接合点は前記出力手段に接続された請求の範囲１項記載のＣＭＯＳ−ＥＣＬインタフエース回路。